JP2008244417A - 半導体素子の微細パターン形成方法 - Google Patents

半導体素子の微細パターン形成方法 Download PDF

Info

Publication number
JP2008244417A
JP2008244417A JP2007163673A JP2007163673A JP2008244417A JP 2008244417 A JP2008244417 A JP 2008244417A JP 2007163673 A JP2007163673 A JP 2007163673A JP 2007163673 A JP2007163673 A JP 2007163673A JP 2008244417 A JP2008244417 A JP 2008244417A
Authority
JP
Japan
Prior art keywords
film
auxiliary
pattern
etching
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007163673A
Other languages
English (en)
Other versions
JP5013082B2 (ja
Inventor
Woo Yung Jung
宇 榮 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2008244417A publication Critical patent/JP2008244417A/ja
Application granted granted Critical
Publication of JP5013082B2 publication Critical patent/JP5013082B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】半導体素子の微細パターンを形成する方法であって、現状露光設備における解像度能力を上回って、より微細なパターンの形成が可能となるようにする。
【解決手段】半導体基板１００の上部にエッチング対象膜１０１、ハードマスク膜１０２及び第１補助パターン１０４ａを形成し、それらハードマスク膜と第１補助パターンの上部に絶縁膜１１０と第２補助膜１１２を形成する。第１のエッチング工程を実施し、第２補助膜１１２が第１補助パターン１０４ａ間に残留して第２補助パターン１１２ａとなる。続いて絶縁膜１１０を除去し、第２のエッチング工程で第１，第２補助パターンをエッチングマスクとしてハードマスクパターンを形成し、それをエッチングマスクとして第３のエッチング工程でエッチング対象膜１０１をエッチングする。
【選択図】図１Ｄ

Description

本発明は、半導体素子の微細パターン形成方法に関するものである。
半導体素子の高集積化に伴って線幅サイズもますます狭小化、縮小化されつつある。しかし、そうした半導体素子の高集積化が要求されているにもかかわらず、微細線幅を実現するために満足すべき露光装備の技術的進展が追いついていないのが実情である。
特に、現段階で既存する露光装備を用いて50nm以下の微細線幅を実現しようとする場合、その露光装備に備わる解像度能力では限界がある。
かかる現状に鑑み、本発明の目的は、現状露光設備における解像度能力を上回って、より微細なパターンの形成が可能な半導体素子の微細パターン形成方法を提供する。
上記目的を達成するために本発明の代表的な半導体素子の微細パターン形成方法は、半導体基板の上部にエッチング対象膜、ハードマスク膜及び第１補助パターンを形成する工程と、前記ハードマスク膜と前記第１補助パターンの上部に絶縁膜及び第２補助膜を形成する工程と、前記第２補助膜が前記第１補助パターン間の前記絶縁膜上に残留して第２補助パターンとなるように第１のエッチング工程を実施する工程と、前記第１補助パターンの上部と前記第１，第２補助パターン間の前記絶縁膜を除去する工程と、前記第１，第２補助パターンをエッチングマスクとして用いる第２のエッチング工程で前記ハードマスク膜をエッチングしてハードマスクパターンを形成する工程と、前記ハードマスクパターンをエッチングマスクとして用いる第３のエッチング工程で前記エッチング対象膜をエッチングする工程と、を含むことを特徴とする.
本発明の半導体素子の微細パターン形成方法によれば、第１補助パターンと第２補助パターン形成工程のみで微細パターンを形成することで所要の臨界寸法を有する微細パターンを形成できる。加えて、スペーサ形成工程を省いて工程時間が短縮できる。
以下、本発明に係る半導体素子の微細パターン形成方法についてその実施形態をセルゲート領域に限定して工程順に示す各図を参照して詳細に説明する。
≪第１実施形態≫
図１Ａ〜図１Ｆは、本発明の第１実施形態による形成工程を順に示す。
まず、図１Ａに示す工程において、半導体基板(100)上部にエッチング対象となるターゲットの膜(101)と、ハードマスク膜(102)及び第１補助膜(104)を順次形成する。この時、ハードマスク膜(102)は、アモルファス膜(102a)及びシリコン酸化窒化膜(SiON; 102b)が積層された構造で形成し、第１補助膜(104)は、ポリシリコン膜、SiO2、タングステン(W)膜またはSOG(Spin on Glass)のような物質で形成する。上記エッチング対象膜(101)としては、絶縁膜、導電膜または層間絶縁膜などの膜質からなる。
その後、第１補助膜(104)の上部に下部反射防止膜(Bottom Anti Reflective Coating; BARC; 106)及びフォトレジストパターン(108)を形成する。この時、フォトレジストパターン(108)は、最終工程で微細パターンのピッチの２倍になるピッチを有するように形成する。
つぎに、図１Ｂに示す工程において、フォトレジストパターン(108)をエッチングマスクにして下部反射防止膜(BARC;106)及び第１補助膜(104)をエッチングし、第１補助パターン(104a)を形成する。この時、第１補助膜(104)のエッチング工程時、ハードマスク膜(102)中にシリコン酸化窒化膜(SiON;102b)の上部が過度にエッチングされることがある。これは、第１補助膜(104)の一部がハードマスク膜(102)の上部に残留し、後続工程でブリッジを誘発させないようにするために実施するものである。
その後、フォトレジストパターン(108)を除去する。この時、フォトレジストパターン(108)の除去工程時に下部反射防止膜(BARC;106)も共に除去することが望ましい。第１補助パターン(104a)の臨界寸法(Critical Dimension; CD)は、最終工程で形成された微細パターンのピッチの半分程度になるようにする。
つぎに、図１Ｃに示す工程において、ハードマスク膜(102)と第１補助パターン(104a)の上部の表面に絶縁膜(110)を形成する。この時、絶縁膜(110)としては、アモルファス膜、SiO2、タングステン(W)膜またはSOG物質で形成することが望ましい。ここで、絶縁膜(110)としてアモルファス膜を用いる理由は、アモルファス膜が次の後工程で形成される第２補助膜(112)と第１補助パターン(104a)物質のエッチング選択比を有していて、後続工程であるアモルファス膜である絶縁膜(110)の除去工程で第１補助パターン(104a)が損傷しないで十分に除去され得るためである。
したがって、上記絶縁膜(110)としては、第２補助膜(112)と第１補助パターン(104a)物質に対してエッチング選択比を有する物質を用いることができる。第１補助パターン(104a)の側面に蒸着された絶縁膜(110)の厚さは、最終工程で形成された微細パターンのピッチの半分程度になるようにする。
その後、第１補助パターン(104a)の間が満たされるように絶縁膜(110)の上部に第２補助膜(112)を形成する。この時、第２補助膜(112)は、導電物質または絶縁物質で形成するが、望ましくは、ギャップフィル(gap-fill)の特性が良好なSOG物質、多機能ハードマスク膜のようにシリコン(Si)が含まれた有機下部反射防止膜、SiO2、タングステン(W)膜またはポリシリコンで形成する。SOG物質は、内部に不純物と水分が多く含まれているため、SOG物質を用いる場合、これを除去するために蒸着工程後に熱処理工程を実施しなければならない。
つぎに、図１Ｄに示す工程において、エッチング工程で絶縁膜(110)の上部が露出されるまで第２補助膜(112)をエッチングする。この時、エッチング工程はエッチバック(etch back)工程で実施する。第２補助膜(112)の除去工程時、絶縁膜(110)の間に形成された第２補助膜(112)は、第１補助パターン(104a)の高さまで残留するようにする。
その後、第２補助膜(112)のエッチング工程によって露出させた絶縁膜(110)と第１補助パターン(104a)及び第２補助膜(112)の間に形成された絶縁膜(110)を除去し、第２補助膜(112)の下部にのみ絶縁膜(110)を残留させる。そうすることによって、第２補助パターン(112a)を形成する。この時、絶縁膜(110)は、O2プラズマを用いた乾式エッチング工程で除去する。第２補助膜(112)のエッチング工程と絶縁膜(110)の除去工程時、絶縁膜(110)は第１補助パターン(104a)物質と第２補助膜(112)に対してエッチング選択比を有する。このように、第１補助パターン(104a)の間に第２補助パターン(112a)を形成することにより、所望のピッチを有することができる。
つぎに、図１Ｅに示す工程において、第１補助パターン(104a)と第２補助パターン(112a)をエッチングマスクにしてハードマスク膜(102)をエッチングし、所望のラインとスペースを有するハードマスクパターン(102a)を形成する。この時、ハードマスク膜(102)は乾式エッチング工程で除去する。第１補助パターン(104a)、絶縁膜(110)及び第２補助パターン(112a)を除去し、ハードマスクパターン(102c)からなる微細パターンを形成する。
そして、図１Ｆに示す工程では、所要のラインとスペースを有するハードマスクパターン(102c)をエッチングマスクにしてエッチング対象膜(101)をエッチングし、エッチング対象パターン(101a)を形成する。ハードマスクパターン(102c)を除去する。
以上から明らかなように、第１実施形態によれば、第１補助パターン(104a)と第２補助パターン(112a)形成工程のみで微細パターンを形成する。それによって、所要の臨界寸法(CD)を有する微細パターンを形成することができる。また、従前使用してきたスペーサの形成工程を省略して工程時間を短縮できる利点がある。
≪第２実施形態≫
つぎに、図２Ａ〜図２Ｈは、本発明に係る半導体素子の微細パターン形成方法について、NAND型のフラッシュメモリ素子の製造方法に適用した場合の第２実施形態の工程順を示す。
まず、図２Ａに示す工程において、セルゲート領域(A)、選択トランジスタ領域(B)及び周辺回路領域(C)が設定された半導体基板(200)の上部にエッチング対象膜(201)を形成する。この時、エッチング対象膜(201)は、タングステンシリサイド(WSix)で形成するが、タングステンシリサイド膜(WSix)膜と半導体基板(200)の間にはトンネル絶縁膜、フローティングゲート用の第１導電膜、誘電体膜及びコントロールゲート用の第２導電膜が積層された構造で形成される。エッチング対象膜(201)の上部にハードマスク膜(202)及び第１補助膜(204)を順次形成する。この時、ハードマスク膜(202)は、アモルファス膜(202a)及びシリコン酸化窒化膜(SiON;202b)が積層された構造で形成し、第１補助膜(204)はポリシリコン膜、SiO2、タングステン(W)膜またはSOGのような物質で形成する。
その後、第１補助膜(204)の上部に下部反射防止膜(BARC; 206)及び第１のフォトレジストパターン(208)を形成する。この時、第１のフォトレジストパターン(208)は、最終工程でセルゲート領域(A)に形成されるゲートラインのピッチより２倍になるピッチを有するように形成する。
つぎに、図２Ｂに示す工程において、第１のフォトレジストパターン(208)をエッチングマスクにして下部反射防止膜(BARC;206)及び第１補助膜(204)をエッチングし、第１補助パターン(204a)を形成する。この時、第１補助膜(204)のエッチング工程時、ハードマスク膜(202)中にシリコン酸化窒化膜(SiON;202b)の上部が過度にエッチングされることができる。これは、第１補助膜(204)の一部がハードマスク膜(202)の上部に残留し、後続工程でブリッジを誘発させないようにするために実施するものである。
その後、第１のフォトレジストパターン(208)を除去する。この時、第１のフォトレジストパターン(208)の除去工程時に下部反射防止膜(BARC;206)も共に除去することが望ましい。第１補助パターン(204a)の臨界寸法(CD)は、最終工程で形成された微細パターンのピッチの半分程度になるようにする。
つぎに、図２Ｃに示す工程において、ハードマスク膜(202)と第１補助パターン(204a)の上部の表面に絶縁膜(210)を形成する。この時、絶縁膜(210)としては、アモルファス膜、SiO2、タングステン(W)膜またはSOGのような物質で形成することが望ましい。ここで、絶縁膜(210)としてアモルファス膜を用いる理由は、アモルファス膜が後続工程で形成される第２補助膜(212)と第１補助パターン(204a)物質のエッチング選択比を有していて、後続工程であるアモルファス膜である絶縁膜(210)の除去工程で第１補助パターン(204a)が損傷しないで十分に除去され得るためである。
したがって、絶縁膜(210)は第２補助膜(212)と第１補助パターン(204a)物質に対し、エッチング選択比を有する物質を用いることができる。第１補助パターン(204a)の側面に蒸着された絶縁膜(210)の厚さは最終工程で形成された微細パターンのピッチの半分程度になるようにする。
その後、第１補助パターン(204a)の間が満たされるように絶縁膜(210)の上部に第２補助膜(212)を形成する。この時、第２補助膜(212)は導電物質または絶縁物質で形成するが、望ましくはギャップフィル特性がよいSOG物質、多機能ハードマスク膜のようにシリコン(Si)が含まれた有機下部反射防止膜(OBARC)、SiO2、タングステン(W)膜またはポリシリコンで形成する。SOG物質は、内部に不純物と水分が多く含まれているため、SOG物質を用いる場合、これを除去するために蒸着工程後に熱処理工程を実施しなければならない。
つぎに、図２Ｄに示す工程において、選択トランジスタ領域(B)と周辺回路領域(C)がオープンされるようにセルゲート領域(A)の第２補助膜(212)の上部に第２のフォトレジストパターン(214)を形成する。
つぎに、図２Ｅに示す工程において、第２のフォトレジストパターン(214)をエッチングマスクにして選択トランジスタ領域(B)と周辺回路領域(C)に形成された第２補助膜(212)と絶縁膜(210)をエッチングする。この時、エッチング工程時にハードマスク膜(202)中の一つのシリコン酸化窒化膜(SiON;202b)の上部が損失するのを防止するために絶縁膜(210)をエッチング停止膜として用い、第２補助膜(112)を乾式エッチング工程で除去した後、シリコン酸化窒化膜(SiON;202b)をエッチング停止膜として用い、絶縁膜(110)を乾式エッチング工程で除去する。第２のフォトレジストパターン(214)を除去する。
つぎに、図２Ｆに示す工程において、エッチング工程で絶縁膜(210)の上部が露出されるまでセルゲート領域(A)に形成された第２補助膜(212)をエッチングする。この時、エッチング工程は、エッチバック(etch back)工程で実施する。セルゲート領域(A)に形成された第２補助膜(212)エッチング工程時、絶縁膜(210)の間に形成された第２補助膜(212)は第１補助パターン(204a)の高さまで残留するようにし、セルゲート領域(A)に形成された第２補助膜(212)エッチング工程時、選択トランジスタ領域(B)に形成された第２補助膜(212)も絶縁膜(110)の上部が露出されるまで除去する。
その後、セルゲート領域(A)から第２補助膜(212)エッチング工程で露出された絶縁膜(210)と第１補助パターン(204a)及び第２補助膜(212)の間に形成された絶縁膜(210)を除去し、第２補助膜(212)の下部にのみ絶縁膜(210)を残留させることにより、セルゲート領域(A)に第２補助パターン(212a)を形成する。この時、絶縁膜(210)は、O2プラズマを用いた乾式エッチング工程で除去する。ここで、第２補助膜(212)エッチング工程と絶縁膜(210)除去工程時に絶縁膜(210)は第１補助パターン(204a)物質と第２補助膜(212)に対してエッチング選択比を有する。セルゲート領域(A)に形成された絶縁膜(210)の除去工程時、選択トランジスタ領域(B)に残留する絶縁膜(210)も除去する。このように第１補助パターン(204a)の間に第２補助パターン(212a)を形成することにより、所望のピッチを有することができる。
つぎに、図２Ｇに示す工程において、第１補助パターン(204a)と第２補助パターン(212a)をエッチングマスクにしてハードマスク膜(202)をエッチングし、所望のライン及びスペースを有するハードマスクパターン(202c)を形成する。この時、ハードマスク膜(202)は、乾式エッチング工程で除去する。第１補助パターン(204a)、絶縁膜(210)及び第２補助パターン(212a)を除去し、ハードマスクパターン(202c)からなる微細パターンを形成する。
そして、図２Ｈに示す工程では、所望のライン及びスペースを有するハードマスクパターン(202c)をエッチングマスクにしてエッチング対象膜(201)をエッチングし、エッチング対象パターン(201a)を形成する。この時、エッチング対象膜(201)のエッチング工程時にエッチング対象膜(201)と半導体基板(200)の間に形成されたトンネル絶縁膜、フローティングゲート用の第１導電膜、誘電体膜及びコントロールゲート用の第２導電膜も共にエッチングされてゲートを形成する。ハードマスクパターン(202c)を除去する。
上記のように、第１補助パターン(204a)と第２補助パターン(212a)の形成工程のみで微細パターンを形成することにより、所望の臨界寸法(CD)を有する微細パターンを形成することができる。また、これまで用いたスペーサ形成工程を省略することにより、工程時間を短縮することができる。また、選択トランジスタ領域(B)と周辺回路領域(C)に形成された第２補助膜(212)と絶縁膜(210)のエッチング工程時、第２補助膜(212)の下部に第２補助膜(212)と第１補助パターン(204a)物質のエッチング選択比がある絶縁膜(210)が形成されているため、第１補助パターン(204a)とハードマスク膜(202)中の一つのシリコン酸化窒化膜(SiON;202b)の上部が損失するのを防止することができる。
以上、本発明に係る半導体素子の微細パターン形成方法の実施形態について説明したが、本発明はそうした実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例、そしてそれらの組み合わせも可能である。
本発明による半導体素子の微細パターン形成方法の第１実施形態としてその工程順を示す素子の断面図。 同第１実施形態における次工程を示す断面図。 同第１実施形態における次工程を示す断面図。 同第１実施形態における次工程を示す断面図。 同第１実施形態における次工程を示す断面図。 同第１実施形態における次工程を示す断面図。 本発明による半導体素子の微細パターン形成方法について、NAND型のフラッシュメモリ素子の製造方法に適用した場合の第２実施形態の工程順を示す素子の断面図。 同第２実施形態における次工程を示す断面図。 同第２実施形態における次工程を示す断面図。 同第２実施形態における次工程を示す断面図。 同第２実施形態における次工程を示す断面図。 同第２実施形態における次工程を示す断面図。 同第２実施形態における次工程を示す断面図。 同第２実施形態における次工程を示す断面図。
符号の説明
100, 200 半導体基板
101, 201 エッチング対象膜
101a, 201a エッチング対象パターン
102, 202 ハードマスク膜
102c, 202c ハードマスクパターン
102a, 202a アモルファス膜
102b, 202b シリコン酸化窒化膜
104, 204 第１補助膜
104a, 204a 第１補助パターン
106, 206 下部反射防止膜
108 フォトレジストパターン
208 第１のフォトレジストパターン
110, 210 絶縁膜
112, 212 第２補助膜
112a, 212a 第２補助パターン
214 第２のフォトレジストパターン

Claims (27)

  1. 半導体基板の上部にエッチング対象膜、ハードマスク膜及び第１補助パターンを形成する工程と、
    前記ハードマスク膜と前記第１補助パターンの上部に絶縁膜及び第２補助膜を形成する工程と、
    前記第２補助膜が前記第１補助パターンの間の前記絶縁膜上に残留され、第２補助パターンになるように第１のエッチング工程を実施する工程と、
    前記第１補助パターンの上部と前記第１，第２補助パターンの間の前記絶縁膜を除去する工程と、
    前記第１，第２補助パターンをエッチングマスクとして用いる第２のエッチング工程で前記ハードマスク膜をエッチングしてハードマスクパターンを形成する工程と、
    前記ハードマスクパターンをエッチングマスクとして用いる第３のエッチング工程で前記エッチング対象膜をエッチングする工程と、
    を含むことを特徴とする半導体素子の微細パターン形成方法。
  2. セルゲート領域、選択トランジスタ領域及び周辺回路領域が設定された半導体基板の上部にエッチング対象膜、ハードマスク膜及び第１補助パターンを形成する工程と、
    前記ハードマスク膜と前記第１補助パターンの上部に絶縁膜及び第２補助膜を形成する工程と、
    前記選択トランジスタ領域及び周辺回路領域に形成された前記絶縁膜と第２補助膜を除去する工程と、
    前記セルゲート領域に形成された前記第２補助膜が前記第１補助パターンの間の前記絶縁膜上に残留され、第２補助パターンになるように第１のエッチング工程を実施する工程と、
    前記セルゲート領域から前記第１補助パターンの上部と前記第１，第２補助パターンの間の前記絶縁膜を除去する工程と、
    前記第１，第２補助パターンをエッチングマスクとして用いる第２のエッチング工程で前記ハードマスク膜をエッチングし、ハードマスクパターンを形成する工程と、
    前記ハードマスクパターンをエッチングマスクとして用いる第３のエッチング工程で前記エッチング対象膜をエッチングする工程と、
    を含むことを特徴とする半導体素子の微細パターン形成方法。
  3. 前記エッチング対象膜は、絶縁膜、導電膜または層間絶縁膜の膜質からなっていることを特徴とする請求項１に記載の半導体素子の微細パターン形成方法。
  4. 前記エッチング対象膜は、タングステンシリサイドで形成することを特徴とする請求項２に記載の半導体素子の微細パターン形成方法。
  5. 前記エッチング対象膜と半導体基板の間には、トンネル絶縁膜、フローティングゲート用の第１導電膜、誘電体膜及びコントロールゲート用の第２導電膜が積層された構造で形成されることを特徴とする請求項２に記載の半導体素子の微細パターン形成方法。
  6. 前記ハードマスク膜は、アモルファス膜及びシリコン酸化窒化膜が積層された構造で形成することを特徴とする請求項１または２に記載の半導体素子の微細パターン形成方法。
  7. 前記第１補助膜は、ポリシリコン膜、SiO2、タングステン膜またはSOG物質で形成することを特徴とする請求項１または２に記載の半導体素子の微細パターン形成方法。
  8. 前記第１補助パターンの臨界寸法は、最終工程で形成された微細パターンのピッチの半分程度になるようにすることを特徴とする請求項１または２に記載の半導体素子の微細パターン形成方法。
  9. 前記絶縁膜は、アモルファス膜、SiO2、タングステン膜またはSOG物質で形成することを特徴とする請求項１または２に記載の半導体素子の微細パターン形成方法。
  10. 前記絶縁膜は、前記第２補助膜と前記第１補助パターン物質に対してエッチング選択比を有する物質で形成することを特徴とする請求項１または２に記載の半導体素子の微細パターン形成方法。
  11. 前記第１補助パターンの側面に蒸着された前記絶縁膜の厚さは、最終工程で形成された微細パターンのピッチの半分程度になるようにすることを特徴とする請求項１または２に記載の半導体素子の微細パターン形成方法。
  12. 前記第２補助膜は、導電物質または絶縁物質で形成することを特徴とする請求項１または２に記載の半導体素子の微細パターン形成方法。
  13. 前記第２補助膜は、SOG物質、多機能ハードマスク膜のようにシリコンが含まれた有機下部反射防止膜、SiO2、タングステン膜またはポリシリコンで形成することを特徴とする請求項１または２に記載の半導体素子の微細パターン形成方法。
  14. 前記SOG物質を用いる場合、蒸着工程後に熱処理工程をさらに実施することを特徴とする請求項１３に記載の半導体素子の微細パターン形成方法。
  15. 前記選択トランジスタ領域及び周辺回路領域に形成された前記第２の補助膜除去工程時に前記絶縁膜をエッチング停止膜として用い、乾式エッチング工程で除去することを特徴とする請求項２に記載の半導体素子の微細パターン形成方法。
  16. 前記選択トランジスタ領域及び周辺回路領域に形成された前記絶縁膜除去工程時に前記ハードマスク膜をエッチング停止膜として用い、乾式エッチング工程で除去することを特徴とする請求項２に記載の半導体素子の微細パターン形成方法。
  17. 前記第2の補助膜は、エッチバック工程でエッチングすることを特徴とする請求項１に記載の半導体素子の微細パターン形成方法。
  18. 前記セルゲート領域に形成された前記第２の補助膜エッチング工程時、前記選択トランジスタ領域に残留する前記第２補助膜も除去されることを特徴とする請求項２に記載の半導体素子の微細パターン形成方法。
  19. 前記選択トランジスタ領域に残留する前記第２補助膜は、エッチバック工程でエッチングすることを特徴とする請求項１８に記載の半導体素子の微細パターン形成方法。
  20. 前記第１のエッチング工程時に前記第２補助パターンは、前記第１補助パターンの高さまで残留することを特徴とする請求項１または２に記載の半導体素子の微細パターン形成方法。
  21. 前記絶縁膜は、O2プラズマを用いた乾式エッチング工程で除去することを特徴とする請求項１に記載の半導体素子の微細パターン形成方法。
  22. 前記第１のエッチング工程及び前記絶縁膜除去工程時に前記絶縁膜は、前記第１補助パターン物質と前記第２補助膜に対してエッチング選択比を有することを特徴とする請求項１または２に記載の半導体素子の微細パターン形成方法。
  23. 前記セルゲート領域に形成された前記絶縁膜除去工程時、前記選択トランジスタ領域に残留する前記絶縁膜も除去されることを特徴とする請求項２に記載の半導体素子の微細パターン形成方法。
  24. 前記選択トランジスタ領域に残留する前記絶縁膜は、O2プラズマを用いた乾式エッチング工程で除去することを特徴とする請求項２３に記載の半導体素子の微細パターン形成方法。
  25. 前記第２補助パターンは、前記第１補助パターンの間に形成されることを特徴とする請求項１または２に記載の半導体素子の微細パターン形成方法。
  26. 前記第２のエッチング工程は、乾式エッチング工程で実施することを特徴とする請求項１または２に記載の半導体素子の微細パターン形成方法。
  27. 前記第３のエッチング工程時に前記エッチング対象膜と半導体基板の間に形成された前記トンネル絶縁膜、フローティングゲート用の第１導電膜、誘電体膜及びコントロールゲート用の第２導電膜も共にエッチングされてゲートを形成することを特徴とする請求項５に記載の半導体素子の微細パターン形成方法。
JP2007163673A 2007-03-23 2007-06-21 半導体素子の微細パターン形成方法 Expired - Fee Related JP5013082B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2007-0028783 2007-03-23
KR1020070028783A KR100822592B1 (ko) 2007-03-23 2007-03-23 반도체 소자의 미세 패턴 형성방법

Publications (2)

Publication Number Publication Date
JP2008244417A true JP2008244417A (ja) 2008-10-09
JP5013082B2 JP5013082B2 (ja) 2012-08-29

Family

ID=39571630

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007163673A Expired - Fee Related JP5013082B2 (ja) 2007-03-23 2007-06-21 半導体素子の微細パターン形成方法

Country Status (6)

Country Link
US (2) US7563712B2 (ja)
JP (1) JP5013082B2 (ja)
KR (1) KR100822592B1 (ja)
CN (1) CN100583390C (ja)
DE (1) DE102007026372B4 (ja)
TW (1) TWI353625B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009099792A (ja) * 2007-10-17 2009-05-07 Toshiba Corp 半導体装置の製造方法
JP2012514339A (ja) * 2008-12-31 2012-06-21 サンディスク スリーディー，エルエルシー 柱状構造のためのレジストフィーチャおよび除去可能スペーサピッチを倍増するパターニング法
US8658526B2 (en) 2008-12-31 2014-02-25 Sandisk 3D Llc Methods for increased array feature density

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100822621B1 (ko) 2007-04-06 2008-04-16 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US7718546B2 (en) * 2007-06-27 2010-05-18 Sandisk 3D Llc Method for fabricating a 3-D integrated circuit using a hard mask of silicon-oxynitride on amorphous carbon
US8980756B2 (en) 2007-07-30 2015-03-17 Micron Technology, Inc. Methods for device fabrication using pitch reduction
US7651950B2 (en) * 2007-09-28 2010-01-26 Hynix Semiconductor Inc. Method for forming a pattern of a semiconductor device
KR101435520B1 (ko) 2008-08-11 2014-09-01 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
KR101540083B1 (ko) * 2008-10-22 2015-07-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US9969613B2 (en) 2013-04-12 2018-05-15 International Business Machines Corporation Method for forming micro-electro-mechanical system (MEMS) beam structure
KR102049569B1 (ko) * 2013-08-01 2019-11-28 삼성디스플레이 주식회사 미세 패턴을 포함한 구조물의 형성 방법, 나노 패턴 형성 방법 및 액정 표시 장치용 표시판의 제조 방법
CN104078366B (zh) * 2014-07-16 2018-01-26 上海集成电路研发中心有限公司 双重图形化鳍式晶体管的鳍结构制造方法
KR102192350B1 (ko) * 2014-08-05 2020-12-18 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조방법
KR102280471B1 (ko) 2015-07-20 2021-07-22 삼성전자주식회사 액티브 패턴들 형성 방법, 액티브 패턴 어레이, 및 반도체 장치 제조 방법
CN107437497B (zh) * 2016-05-27 2019-11-01 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN110911272B (zh) * 2018-09-17 2024-05-03 长鑫存储技术有限公司 在半导体器件中形成微图案的方法
CN111063611B (zh) * 2018-10-17 2024-05-10 长鑫存储技术有限公司 微图案刻蚀方法
CN113800465B (zh) * 2021-08-23 2024-03-22 天津工业大学 一种电容式微机械超声换能器的工艺制造方法

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56137651A (en) * 1980-03-17 1981-10-27 Ibm Method of forming exfoliating region
JPS58100441A (ja) * 1981-12-10 1983-06-15 Toshiba Corp 半導体装置の製造方法
JPH02266517A (ja) * 1989-04-06 1990-10-31 Rohm Co Ltd 半導体装置の製造方法
JPH05291210A (ja) * 1991-10-10 1993-11-05 Gold Star Electron Co Ltd 半導体素子の微細パターンの形成方法
JPH10144660A (ja) * 1996-11-12 1998-05-29 Toyota Central Res & Dev Lab Inc 半導体装置の製造方法
JP2003318180A (ja) * 2002-04-23 2003-11-07 Hewlett Packard Co <Hp> サブリソグラフィサイズの線および空間パターンを形成する方法
JP2006261307A (ja) * 2005-03-16 2006-09-28 Toshiba Corp パターン形成方法
US20060240361A1 (en) * 2005-04-21 2006-10-26 Ji-Young Lee Method of forming small pitch pattern using double spacers
JP2006303500A (ja) * 2005-04-19 2006-11-02 Samsung Electronics Co Ltd 微細ピッチのハードマスクを用いた半導体素子の微細パターン形成方法
US20060273456A1 (en) * 2005-06-02 2006-12-07 Micron Technology, Inc., A Corporation Multiple spacer steps for pitch multiplication
JP2007081403A (ja) * 2005-09-14 2007-03-29 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法
JP2008091925A (ja) * 2006-10-02 2008-04-17 Samsung Electronics Co Ltd セルフアラインダブルパターニング法を使用したパッドパターンの形成方法、それによって形成されたパッドパターンレイアウト、及びセルフアラインダブルパターニング法を使用したコンタクトホールの形成方法
JP2008103719A (ja) * 2006-10-17 2008-05-01 Samsung Electronics Co Ltd 微細ピッチのハードマスクパターンの形成方法及びそれを用いた半導体素子の微細パターン形成方法
JP2008103718A (ja) * 2006-10-17 2008-05-01 Samsung Electronics Co Ltd 半導体素子の微細パターンの形成方法
JP2008205470A (ja) * 2007-02-16 2008-09-04 Samsung Electronics Co Ltd 半導体素子の微細金属配線パターンの形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100608343B1 (ko) * 2000-02-26 2006-08-09 주식회사 하이닉스반도체 반도체소자의 격리영역 형성방법
JP2004530668A (ja) * 2001-04-12 2004-10-07 ワイス バソプレッシンアゴニストとしてのｎ−ビフェニルカルボニル−およびｎ−フェニルピリジルカルボニル置換二および三環アゼピンおよびジアゼピン
KR100489657B1 (ko) * 2003-02-21 2005-05-17 삼성전자주식회사 반도체 장치의 패턴 형성 방법 및 이를 이용한 반도체장치의 제조방법
US7064078B2 (en) * 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
KR100672153B1 (ko) 2005-05-25 2007-01-19 주식회사 하이닉스반도체 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법
KR100640657B1 (ko) * 2005-07-25 2006-11-01 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
KR100727847B1 (ko) 2005-09-07 2007-06-14 세메스 주식회사 기판 가장자리 노광 장치

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56137651A (en) * 1980-03-17 1981-10-27 Ibm Method of forming exfoliating region
JPS58100441A (ja) * 1981-12-10 1983-06-15 Toshiba Corp 半導体装置の製造方法
JPH02266517A (ja) * 1989-04-06 1990-10-31 Rohm Co Ltd 半導体装置の製造方法
JPH05291210A (ja) * 1991-10-10 1993-11-05 Gold Star Electron Co Ltd 半導体素子の微細パターンの形成方法
JPH10144660A (ja) * 1996-11-12 1998-05-29 Toyota Central Res & Dev Lab Inc 半導体装置の製造方法
JP2003318180A (ja) * 2002-04-23 2003-11-07 Hewlett Packard Co <Hp> サブリソグラフィサイズの線および空間パターンを形成する方法
JP2006261307A (ja) * 2005-03-16 2006-09-28 Toshiba Corp パターン形成方法
JP2006303500A (ja) * 2005-04-19 2006-11-02 Samsung Electronics Co Ltd 微細ピッチのハードマスクを用いた半導体素子の微細パターン形成方法
US20060240361A1 (en) * 2005-04-21 2006-10-26 Ji-Young Lee Method of forming small pitch pattern using double spacers
US20060273456A1 (en) * 2005-06-02 2006-12-07 Micron Technology, Inc., A Corporation Multiple spacer steps for pitch multiplication
JP2007081403A (ja) * 2005-09-14 2007-03-29 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法
JP2008091925A (ja) * 2006-10-02 2008-04-17 Samsung Electronics Co Ltd セルフアラインダブルパターニング法を使用したパッドパターンの形成方法、それによって形成されたパッドパターンレイアウト、及びセルフアラインダブルパターニング法を使用したコンタクトホールの形成方法
JP2008103719A (ja) * 2006-10-17 2008-05-01 Samsung Electronics Co Ltd 微細ピッチのハードマスクパターンの形成方法及びそれを用いた半導体素子の微細パターン形成方法
JP2008103718A (ja) * 2006-10-17 2008-05-01 Samsung Electronics Co Ltd 半導体素子の微細パターンの形成方法
JP2008205470A (ja) * 2007-02-16 2008-09-04 Samsung Electronics Co Ltd 半導体素子の微細金属配線パターンの形成方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009099792A (ja) * 2007-10-17 2009-05-07 Toshiba Corp 半導体装置の製造方法
JP2012514339A (ja) * 2008-12-31 2012-06-21 サンディスク スリーディー，エルエルシー 柱状構造のためのレジストフィーチャおよび除去可能スペーサピッチを倍増するパターニング法
US8637389B2 (en) 2008-12-31 2014-01-28 Sandisk 3D Llc Resist feature and removable spacer pitch doubling patterning method for pillar structures
US8658526B2 (en) 2008-12-31 2014-02-25 Sandisk 3D Llc Methods for increased array feature density

Also Published As

Publication number Publication date
TWI353625B (en) 2011-12-01
US20090286388A1 (en) 2009-11-19
DE102007026372A1 (de) 2008-09-25
TW200839840A (en) 2008-10-01
JP5013082B2 (ja) 2012-08-29
DE102007026372B4 (de) 2009-07-09
US7943498B2 (en) 2011-05-17
KR100822592B1 (ko) 2008-04-16
CN100583390C (zh) 2010-01-20
US7563712B2 (en) 2009-07-21
CN101271826A (zh) 2008-09-24
US20080233729A1 (en) 2008-09-25

Similar Documents

Publication Publication Date Title
JP5013082B2 (ja) 半導体素子の微細パターン形成方法
KR100822621B1 (ko) 반도체 소자의 미세 패턴 형성방법
US8110340B2 (en) Method of forming a pattern of a semiconductor device
US7842601B2 (en) Method of forming small pitch pattern using double spacers
KR100822622B1 (ko) 반도체 소자의 미세 패턴 형성방법
JP5062969B2 (ja) 半導体素子のランディングプラグコンタクト形成方法
US7384874B2 (en) Method of forming hardmask pattern of semiconductor device
JP5014276B2 (ja) 半導体素子の微細パターン形成方法
US20090170325A1 (en) Method of forming a semiconductor device pattern
JP2010153458A (ja) 半導体装置の製造方法および半導体装置
JP4711658B2 (ja) 微細なパターンを有する半導体装置の製造方法
US8304175B2 (en) Patterning method
JP2005175420A (ja) Ｎａｎｄフラッシュ素子の製造方法
US7186614B2 (en) Method for manufacturing high density flash memory and high performance logic on a single die
TWI578440B (zh) 導體插塞及其製造方法
TWI469269B (zh) 嵌入式快閃記憶體之字元線的製造方法
JP2006310757A (ja) フラッシュメモリ素子のゲート形成方法
KR100639467B1 (ko) 플래시 메모리 소자의 소자 분리 영역 형성 방법
US20060183311A1 (en) Method for manufacturing semiconductor devices and plug
TWI449085B (zh) 半導體元件的製程方法
TWI629749B (zh) 半導體元件及其製造方法與記憶體的製造方法
CN108110008B (zh) 半导体元件及其制造方法与存储器的制造方法
KR20060118734A (ko) 플래시 메모리 소자의 제조 방법
KR20090096878A (ko) 반도체 소자의 금속배선 형성 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120203

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120508

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120522

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150615

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees