JP2003318180A - サブリソグラフィサイズの線および空間パターンを形成する方法 - Google Patents
サブリソグラフィサイズの線および空間パターンを形成する方法Info
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Abstract
型電子回路プロセスを利用して、小さな構造サイズの線
および空間パターンを形成すること。 【解決手段】酸素ガスを含むプラズマ内でポリシリコン
線構造(21)を酸化し、該酸化を、前記ポリシリコン
線構造(21)がサブリソグラフィ構造サイズに縮小さ
れ、前記ポリシリコン線構造(21)の酸化された外被
部分(22)が拡大され(e)、それにより前記空間構
造(20)がサブリソグラフィ構造サイズに縮小するま
で続けることと、前記ポリシリコン線構造(21)の前
記酸化された外被部分(22)を完全に覆い、前記空間
構造(20)を完全に埋める第2のポリシリコン層(2
5)を堆積することと、該第2のポリシリコン層(2
5)を平坦化することと、による。
Description
サイズよりも細かい(以降、サブリソグラフィサイズ)
線および空間パターンを形成する方法に関する。より具
体的には、本発明はフォトリソグラフィパターニングお
よびエッチング、ポリシリコンエッチング、ポリシリコ
ン酸化ならびにポリシリコン堆積を含む従来の超小型電
子回路プロセスの組み合わせを用いて、種々の基板上に
サブリソグラフィサイズの線および空間パターンを形成
する方法に関する。 【0002】 【従来の技術】ナノインプリンティングリソグラフィ
は、ナノサイズパターン(数十ナノメートル程度)を得
るための有望な技術である。ナノサイズパターンを形成
する際の重要なステップは、ナノサイズパターンに対し
て相補的なパターンを含むインプリンティングスタンプ
を最初に形成することである。通常は、インプリンティ
ングスタンプは、基板材料によって支持される、サブリ
ソグラフィサイズの線および空間パターンを含む。イン
プリンティングスタンプは、マスク層を含む別の基板に
対して押し付けられる。マスク層には、たとえば、フォ
トレジスト材料のようなポリマーを用いることができ
る。サブリソグラフィサイズの線および空間パターンは
マスク層に転写され、その中に複製される。通常は、後
続の超小型電子回路処理ステップを用いて、そのサブリ
ソグラフィパターンは、マスク層から、マスク層の下側
に配置される下層に転写される。 【0003】超小型電子回路分野において基板上に構造
をパターニングするための標準的な方法では、広く知ら
れているフォトリソグラフィプロセスを用いる。通常
は、基板材料上にフォトレジストの層がコーティングさ
れ、その後、マスク層を通して、そのフォトレジストを
光源で露光する。マスクは、線および空間のような、フ
ォトレジストに転写されることになるパターニングされ
た構造を含む。フォトレジストが露光された後、そのフ
ォトレジストはエッチング、すなわち溶媒内に浸漬さ
れ、フォトレジストに転写されたパターンを画定する。
このプロセスによって生成されるパターンは通常は、フ
ォトリソグラフィ用の位置合わせ手段のリソグラフィ限
界λよりも太い線幅に限定され、それは結局、フォトレ
ジストを露光するために用いられる光源の光の波長によ
って制限される。現時点では、最新技術のフォトリソグ
ラフィ用の位置合わせ手段は、λ=100.0nm程度
の細い線幅を印刷することができる。 【0004】フォトレジスト内にパターニングされる構
造は、たとえばイオンミリング、プラズマエッチングあ
るいは化学エッチングのような既知の超小型電子回路プ
ロセスを用いて、基板材料に転写される。標準的な超小
型電子回路処理方法を用いるとき、λ以上の構造サイズ
(すなわち、幅)の線および空間、あるいは2λ以上の
周期を有する格子(線−空間の配列)を作り出すことが
できる。 【0005】しかしながら、数多くの応用形態では、線
および空間が可能な限り細かいような構造を備えること
が有利である。より細かい線幅あるいは周期によって、
回路の性能がより高くなり、かつ/または回路の密度が
高められる。それゆえ、超小型電子回路の分野では、フ
ォトリソグラフィシステムの最小分解能を低減し、それ
によりパターニングされた基板上の線幅あるいは周期を
細かくすることが常に求められている。電子工業界は、
より高速でより小型の電子装置に対する需要によって後
押しされるので、性能および/または密度の向上は著し
い経済的な利益をもたらすことができる。ナノインプリ
ンティングリソグラフィのために用いられるインプリン
ティングスタンプは、できる限り小さく、リソグラフィ
限界λより小さな構造サイズを有する線および空間パタ
ーンを備えることが必要な応用形態の一例にすぎない。 【0006】 【発明が解決しようとする課題】したがって、本発明の
目的は、従来のリソグラフィシステムを含む従来の超小
型電子回路プロセスを利用して、リソグラフィシステム
のリソグラフィ限界λよりも小さな構造サイズを有する
サブリソグラフィサイズの線および空間パターンを形成
する、サブリソグラフィサイズの線および空間パターン
を形成する方法を提供することである。 【0007】 【課題を解決するための手段】本発明のサブリソグラフ
ィサイズの線および空間パターンを形成する方法は、従
来の超小型電子回路プロセスを用いて、サブリソグラフ
ィサイズの線および空間パターンを形成するための要求
に対処する。 【0008】限定はしないが、ナノインプリンティング
リソグラフィプロセスにおけるインプリンティングスタ
ンプ、超小型電気機械システム、およびサブリソグラフ
ィ光学系を含む応用形態に対して用いることができる複
数のサブリソグラフィ線および空間パターンが、フォト
リソグラフィパターニングおよびエッチング、ポリシリ
コン堆積、ポリシリコン酸化、ポリシリコン酸化物エッ
チング、ポリシリコンウエットおよびプラズマエッチン
グ、ならびに化学機械平坦化を含む従来の超小型電子回
路プロセスを用いて形成されることができる。 【0009】本発明の他の態様および利点は、以下に記
載される詳細な説明から明らかになり、本発明の原理を
示す添付の図面とともに一例を用いて説明される。 【0010】 【発明の実施の形態】以下に記載される詳細な説明およ
び図面においては、類似の素子は類似の参照番号によっ
て特定される。 【0011】例示のための図面に示されるように、本発
明は、サブリソグラフィサイズの線および空間パターン
を形成する方法において具現化される。その方法は、ベ
ース層の表面上に第1のポリシリコン層を堆積すること
と、その後、第1のポリシリコン層上にフォトレジスト
層を堆積することとを含む。フォトレジスト層はパター
ニングされ、その後エッチングされて、そのパターニン
グのために用いられるリソグラフィシステムのリソグラ
フィ限界以上の最小構造サイズを有する線および空間パ
ターンが画定される。その線および空間パターンは、第
1のポリシリコン層をエッチングすることにより第1の
ポリシリコン層に転写され、第1のポリシリコン層内に
複数のポリシリコン線構造および空間構造が画定され
る。 【0012】そのポリシリコン線構造および空間構造
も、そのパターニングのために用いられるリソグラフィ
システムのリソグラフィ限界以上の最小構造サイズを含
む。その後、フォトレジスト層は除去され、ポリシリコ
ン線構造は、酸素ガスを含むプラズマ内で酸化される。 【0013】ポリシリコン線構造の酸化は、ポリシリコ
ン線構造がサブリソグラフィ構造サイズに縮小され、ポ
リシリコン線構造の酸化された外被部分が拡大するまで
継続される。その拡大の結果として、空間構造がサブリ
ソグラフィ構造サイズまで縮小される。結果として、ポ
リシリコン線構造の酸化の後、ポリシリコン構造および
空間構造がいずれもサブリソグラフィ構造サイズを有す
る。 【0014】第2のポリシリコン層がポリシリコン線構
造および空間構造上に堆積され、ポリシリコン線構造を
完全に覆い、空間構造内を完全に埋める。第2のポリシ
リコン層は平坦化され、サブリソグラフィサイズのポリ
シリコン線構造および酸化されたポリシリコン線構造が
交互に並ぶ平坦な層が形成される。 【0015】平坦な層はエッチングされて、ポリシリコ
ン線構造あるいは酸化されたポリシリコン線構造のいず
れかが選択的に除去される。選択的にエッチングした後
に、ベース層は、複数のサブリソグラフィサイズのポリ
シリコン線構造およびサブリソグラフィサイズの空間構
造か、あるいは複数のサブリソグラフィサイズの酸化さ
れたポリシリコン線構造およびサブリソグラフィサイズ
の空間構造を含む。 【0016】図1(a)において、サブリソグラフィサ
イズの線および空間パターンを形成する方法は、ベース
層13の表面6上に第1のポリシリコン層17(α−S
i)を堆積することを含む。ベース層13は、限定はし
ないが、誘電体材料を含む種々の材料からつくることが
できる。たとえば、ベース層13のために適した材料
は、限定はしないが、シリコン酸化物(SiO2)およ
びシリコン窒化物(Si 3N4)を含む。限定はしない
が、スパッタリングおよび化学気相成長(CVD)を含
むプロセスを用いて、第1のポリシリコン層17を堆積
することができる。 【0017】選択的に、ベース層13を基板11に接続
することができる。基板11には半導体材料を用いるこ
とができる。たとえば基板11には、シリコン(S
i)、たとえば単結晶シリコンのウェーハを用いること
ができる。基板がシリコンである場合には、ベース層1
3はそのシリコンの表面上にシリコン酸化物(Si
O2)の層を堆積あるいは成長させることにより形成さ
れることができる。 【0018】第1のポリシリコン層17の表面12上に
は、フォトレジスト層15が堆積される。その後、フォ
トレジスト層15はリソグラフィシステム(図示せず)
によってパターニングされる。たとえば、深UVフォト
リソグラフィシステムを用いて、フォトレジスト層15
をパターニングすることができる。光源(図示せず)か
らの光(41、43)は、光を通さない線構造34およ
び光に対して透過性を有する空間構造35によって形成
されるパターンを支持するマスク21を照明する。光4
1はマスク21を通過し、光41が入射するフォトレジ
スト層15の部分において光活性反応を引き起こす。逆
に光43は、線構造34によって遮断される。結果とし
て、フォトレジスト層15はパターン(34、35)の
画像で露光される。線構造34および空間構造35は、
そのパターニングのために用いられるリソグラフィシス
テムのリソグラフィ限界λ以上(すなわち、≧λ)の最
小構造サイズを有する。 【0019】図1(b)において、その後、フォトレジ
スト層15はエッチングされて、その中に線23および
空間24のパターンが画定される。線および空間パター
ン(23、24)も、リソグラフィ限界λ以上(すなわ
ち、≧λ)の最小構造サイズを有する。フォトレジスト
層15のエッチングは、限定はしないが、ウエットエッ
チング、プラズマエッチングおよび溶媒内でフォトレジ
スト層15を現像することを含むプロセスによって達成
されることができる。 【0020】図2では、第1のポリシリコン層17をエ
ッチングすることにより、線および空間パターン(2
3、24)が第1のポリシリコン層17に転写され、複
数のポリシリコン線構造21および空間構造20が画定
される。線パターン23は、第1のポリシリコン層17
の下層のためのエッチングマスクの役割を果たす。ポリ
シリコン線構造21および空間構造20も、上記のパタ
ーニングのために用いられるリソグラフィシステムのリ
ソグラフィ限界λ以上(すなわち、≧λ)の最小構造サ
イズを有する。プラズマエッチングおよびウエットエッ
チングを含むプロセスを用いて、第1のポリシリコン層
17をエッチングすることができる。 【0021】図3Aでは、フォトレジスト層(すなわ
ち、線パターン23)がポリシリコン線構造21から除
去される。限定はしないが、ウエットエッチングプロセ
ス、有機溶媒を用いるウエットクリーニングプロセス、
および酸素ガス(O2)を含むプラズマ内でのアッシン
グプロセスを含むプロセスを用いて、フォトレジスト層
23を除去することができる。 【0022】その後、ポリシリコン線構造21は酸素ガ
ス(O2)を含むプラズマ内で酸化される。酸素ガス
は、ポリシリコン線構造21のポリシリコン材料を酸化
する。その酸化ステップは、ポリシリコン線構造21
が、λ未満(すなわち、<λ)のサブリソグラフィ構造
サイズに縮小され(G2)、ポリシリコン線構造21の
酸化された外被部分22が拡大し(G1)、それにより
空間構造20がサブリソグラフィ構造サイズに縮小され
るまで続けられる。空間構造20がサブリソグラフィ構
造サイズに縮小されるのは、酸化された外被部分22が
矢印eによって示されるように拡大するときに、空間構
造20の幅が縮小されるためである。 【0023】酸化プロセスの結果として、λ以上(すな
わち、≧λ)であったポリシリコン線構造21の初期の
寸法21’は、λ未満(すなわち、<λ)のサブリソグ
ラフィ構造サイズを有する最終的な寸法21まで縮小さ
れる。 【0024】同様に、拡大eの結果として、≧λの空間
構造20の初期の幅20’は、λ未満(すなわち、<
λ)のサブリソグラフィ構造サイズを有する最終的な幅
20まで縮小されることになる。 【0025】図3Bでは、図3Aの円形の断面aaが、
酸素ガス(O2)を含むプラズマ内での酸化中にポリシ
リコン線構造21の縮小および空間構造20の拡大から
生じる酸化された外被部分22の形成をさらに詳細に示
す。酸化が進むにつれて、ポリシリコン線構造21の一
部が、酸化されたポリシリコンに変換される。それゆ
え、矢印G2によって示されるような初期の表面12の
下側にある面内では、ポリシリコン線構造21の寸法が
縮小される。その寸法の縮小は、ポリシリコン線構造2
1が、λ未満のサブリソグラフィ構造サイズを有するま
で続く。 【0026】対照的に、酸化が進むにつれて、ポリシリ
コン線構造21の一部が酸化されたポリシリコンに変換
されるのに応じて、その部分が矢印G1によって示され
るように初期の表面12の上側に拡大する。結果とし
て、λ以上であった空間構造20の初期の幅20’はλ
未満の幅まで縮小され、空間構造20もサブリソグラフ
ィ構造サイズを有するようになる。 【0027】さらに、図3Cでは、酸化ステップが完了
した後に、酸化された外被部分22はλより大きい(す
なわち、>λ)幅を有する。しかしながら、ポリシリコ
ン線構造21の垂直な側壁表面21sに隣接する、それ
らの酸化された外被部分22の部分は、λ未満(すなわ
ち、<λ)の幅を有する。 【0028】図4では、ポリシリコン線構造21の酸化
された外被部分22を完全に覆い、空間構造20内を完
全に埋める第2のポリシリコン層25(α−Si)が堆
積される。限定はしないが、プラズマ化学気相成長(P
ECVD)、化学気相成長(CVD)および減圧化学気
相成長(LPCVD)を含むプロセスを用いて、第2の
ポリシリコン層25を堆積することができる。 【0029】図5では、第2のポリシリコン層25が平
坦化され、サブリソグラフィサイズのポリシリコン線構
造(21、25)と酸化されたポリシリコン線構造22
とが交互に並ぶ平坦な層が形成される。第2のポリシリ
コン層25は、所定の面(図4における破線および参照
符号pを参照されたい)に沿って平坦化される。 【0030】酸化されたポリシリコン線構造22が図3
Cに示されており、それは、酸化された外被部分22
の、ポリシリコン線構造21の垂直な側壁表面21sに
隣接する部分である。ポリシリコン線構造(21、2
5)および酸化されたポリシリコン線構造22は全て、
λ未満のサブリソグラフィ構造サイズを有する。たとえ
ば、化学機械平坦化(CMP)のようなプロセスを用い
て、第2のポリシリコン層25を平坦化することができ
る。 【0031】その後、平坦な層はエッチングされ、ポリ
シリコン線構造(21、25)あるいは酸化されたポリ
シリコン線構造22のいずれかが選択的に除去される。
限定はしないが、ウエットエッチングプロセスおよびプ
ラズマエッチングプロセスを含むエッチングプロセスを
用いて、ポリシリコン線構造(21、25)あるいは酸
化されたポリシリコン線構造22を選択的にエッチング
することができる。ウエットエッチングプロセスを用い
て、酸化されたポリシリコン線構造22をエッチング
し、ウエットエッチングあるいはプラズマエッチングプ
ロセスを用いて、ポリシリコン線構造(21、25)を
エッチングすることが好ましい。ポリシリコン線構造
(21、25)のためのプラズマエッチングプロセス
は、反応性イオンエッチング(RIE)プロセス以外の
プロセスであることがより好ましい。 【0032】たとえば、ポリシリコンに対して選択性を
有する(すなわち、エッチャントが酸化されたポリシリ
コンを除去する)ウエットエッチングプロセスを用い
て、図6に示されるように酸化されたポリシリコン線構
造22を選択的に除去することができ、選択性エッチン
グの後に、ポリシリコン線構造(21、25)がベース
層13上に残される。結果として、λ未満のサブリソグ
ラフィサイズを有するポリシリコン線構造(21、2
5)を有するサブリソグラフィ線および空間パターン
と、同じくλ未満のサブリソグラフィサイズを有する空
間(S1、S2)とが、ベース層13上に画定される。
空間(S1、S2)は、酸化されたポリシリコン線構造
22がエッチングプロセスによって除去されるときに生
成される。 【0033】逆に、酸化されたポリシリコンに選択性を
有する(すなわち、エッチャントがポリシリコンを除去
する)プラズマエッチングプロセスを用いて、図7に示
されるようにポリシリコン線構造(21、25)を選択
的に除去することができ、選択性エッチングの後に、ベ
ース層13上に酸化されたポリシリコン線構造22が残
される。結果として、λ未満のサブリソグラフィサイズ
を有する酸化されたポリシリコン線構造22を有するサ
ブリソグラフィ線および空間パターンと、同じくλ未満
のサブリソグラフィサイズを有する空間(S3、S4)
とが、ベース層13上に画定される。空間(S3、S
4)は、ポリシリコン線構造(21、25)がエッチン
グプロセスによって除去されるときに生成される。 【0034】上記のように、図6および図7のサブリソ
グラフィ線および空間パターンの1つの可能な用途は、
ナノインプリンティングリソグラフィのためのインプリ
ティングスタンプとしての用途である。リソグラフィ限
界λに関連して本明細書に記載されるサブリソグラフィ
線および空間パターンのサイズは適用形態に依存し、ほ
んの数例を挙げると、パターニングのために用いられる
リソグラフィシステムと、そのリソグラフィシステムに
よって支持される光源の光の波長とによって部分的に決
定される。しかしながら、最新技術の深UVフォトリソ
グラフィシステムに基づく場合、リソグラフィ限界λは
約100.0nm以上(すなわち、λ≧100.0n
m)である。 【0035】λのための実際の値は、本明細書に記載さ
れる任意の値に限定されるものと解釈されるべきではな
く、上記のように、λの実際の値は変更することができ
る。リソグラフィシステムの最新技術が進むのに応じ
て、λの実際の値も小さくなるであろう。 【0036】再び図2および図3Aを参照すると、本発
明の一実施形態においてフォトレジスト層23を除去す
るステップおよびポリシリコン線構造21を酸化するス
テップは、酸素ガス(O2)を含むプラズマ内でフォト
レジスト層23をアッシングすることを含む同時プロセ
ス(すなわち、アッシングおよび酸化が概ね同時に行わ
れる)の一部として行われ、フォトレジスト層23を除
去すると同時に、同じプラズマ内でポリシリコン線構造
21を酸化することができる。上記のように、その酸化
は、ポリシリコン線構造21がサブリソグラフィ構造サ
イズに縮小し、ポリシリコン線構造21の酸化された外
被部分22が拡大して空間構造20がサブリソグラフィ
構造サイズに縮小するまで続けられる。 【0037】線および空間パターンのサブリソグラフィ
構造サイズをさらに縮小し、かつ/または所与の直線距
離内のサブリソグラフィ構造サイズの線および空間パタ
ーンの密度をさらに高める(すなわち、単位距離当たり
の線および空間パターンの数を増加する)ことが望まし
い場合がある。 【0038】図6および図8に示されるように、本発明
の別の実施形態では、図6において先に説明されたよう
に平坦な層を選択的にエッチングし、酸化されたポリシ
リコン線構造22を選択的に除去した後に、残りのポリ
シリコン線構造(21、25)が、図3A、図3Bおよ
び図3Cを参照して説明されたように酸素ガス(O2)
を含むプラズマ内で酸化される。図8では、ポリシリコ
ン線構造(21、25)がλ未満(すなわち、<λ)の
サブリソグラフィサイズに縮小され(図3Aおよび図3
Bの参照符号G2を参照されたい)、ポリシリコン線構
造(21、25)の酸化された外被部分27が拡大し
(図3Aおよび図3の参照符号G1を参照されたい)、
それにより空間構造30がサブリソグラフィ構造サイズ
に縮小されるまで酸化が継続される。これは上記のよう
に、酸化された外被部分27が拡大するのに応じて、空
間構造30の幅は縮小されるためである。 【0039】図9では、図4を参照して記載されたのと
同じように、ポリシリコン線構造(21、25)の酸化
された外被部分27を完全に覆い、空間構造30を完全
に埋める第3のポリシリコン層29が堆積される。限定
はしないが、PECVD、CVDおよびLPCVDを含
むプロセスを用いて、ポリシリコンの第3の層29を堆
積することができる。 【0040】図10では、第3のポリシリコン層29が
平坦化され、サブリソグラフィサイズのポリシリコン線
構造(21、25、29)と酸化されたポリシリコン線
構造27とが交互に並ぶ平坦な層が形成される。第3の
ポリシリコン層29は、所定の面(図9の破線および参
照符号pを参照されたい)に沿って平坦化される。上記
のように、CMPのようなプロセスを用いて、平坦な層
を平坦化することができる。 【0041】図11および図12では、平坦な層が選択
的にエッチングされて、ポリシリコン線構造(21、2
5、29)あるいは酸化されたポリシリコン線構造27
のいずれかが除去される。限定はしないが、ウエットエ
ッチングプロセスおよびプラズマエッチングプロセスを
含むエッチングプロセスを用いて、ポリシリコン線構造
(21、25、29)あるいは酸化されたポリシリコン
線構造27のいずれかを選択的にエッチングすることが
できる。ウエットエッチングプロセスを用いて酸化され
たポリシリコン線構造27をエッチングし、ウエットあ
るいはプラズマエッチングプロセスを用いて、ポリシリ
コン線構造(21、25、29)をエッチングすること
が好ましい。ポリシリコン線構造(21、25、29)
のためのプラズマエッチングプロセスは、反応性イオン
エッチング(RIE)プロセス以外のプロセスであるこ
とがより好ましい。 【0042】たとえば、ポリシリコンに対して選択性を
有する(すなわち、エッチャントが酸化されたポリシリ
コンを除去する)ウエットエッチングプロセスを用い
て、図12に示されるように、酸化されたポリシリコン
線構造27を選択的に除去することができ、選択性エッ
チングの後に、ポリシリコン線構造(21、25、2
9)がベース層13上に残される。結果として、λ未満
のサブリソグラフィサイズを有するポリシリコン線構造
(21、25、29)と、同様にλ未満のサブリソグラ
フィサイズを有する空間(S7、S8)とを有するサブ
リソグラフィ線および空間パターンがベース層13上に
画定される。空間(S7、S8)は、酸化されたポリシ
リコン線構造27がエッチングプロセスによって除去さ
れる際に生成される。 【0043】逆に、酸化されたポリシリコンに選択性を
有する(すなわち、エッチャントがポリシリコンを除去
する)プラズマエッチングプロセスを用いて、図11に
示されるようにポリシリコン線構造(21、25、2
9)を選択的に除去することができ、選択性エッチング
の後に、酸化されたポリシリコン線構造27がベース層
13上に残される。結果として、λ未満のサブリソグラ
フィサイズを有する酸化されたポリシリコン線構造27
と、同様にλ未満のサブリソグラフィサイズを有する空
間(S5、S6)とを有するサブリソグラフィ線および
空間パターンがベース層13上に画定される。空間(S
5、S6)は、ポリシリコン線構造(21、25、2
9)がエッチングプロセスによって除去された後に生成
される。 【0044】図8〜図12を参照して本明細書に記載さ
れたようなプロセスは、線および空間パターンのサブリ
ソグラフィ構造サイズをさらに縮小し、かつ/またはそ
の線および空間パターンの密度(すなわち、単位長さ当
たりの線および空間パターンの数)をさらに増加するた
めに、必要に応じて繰り返されることができる。 【0045】本発明のいくつかの実施形態が開示され、
例示されてきたが、本発明はそのように説明および図示
された特定の形態あるいは部品の構成に限定されない。
本発明は請求の範囲によってのみ限定され、例として次
の実施形態を含む。 【0046】(1)サブリソグラフィサイズの線及び空
間パターンを形成する方法であって、ベース層(13)
の表面(6)上に第1のポリシリコン層(17)を堆積
することと、該第1のポリシリコン層(17)の表面
(12)上にフォトレジスト層(15)を堆積すること
と、該フォトレジスト層(15)をパターニングし、そ
の後エッチングして、線および空間パターン(23、2
4)を画定することと、前記第1のポリシリコン層(1
7)をエッチングすることにより前記線および空間パタ
ーン(23、24)を第1のポリシリコン層(17)に
転写し、前記パターニングのために用いられるリソグラ
フィシステムのリソグラフィ限界(λ)以上の最小構造
サイズを有する、複数のポリシリコン線構造(21)お
よび空間構造(20)を画定することと、前記ポリシリ
コン線構造(21)から前記フォトレジスト層(23)
を除去することと、酸素ガスを含むプラズマ内で前記ポ
リシリコン線構造(21)を酸化し、該酸化を、前記ポ
リシリコン線構造(21)がサブリソグラフィ構造サイ
ズに縮小され、前記ポリシリコン線構造(21)の酸化
された外被部分(22)が拡大され(e)、それにより
前記空間構造(20)が前記サブリソグラフィ構造サイ
ズに縮小するまで続けることと、前記ポリシリコン線構
造(21)の前記酸化された外被部分(22)を完全に
覆い、前記空間構造(20)を完全に埋める第2のポリ
シリコン層(25)を堆積することと、該第2のポリシ
リコン層(25)を平坦化し、サブリソグラフィサイズ
のポリシリコン(21、25)および酸化されたポリシ
リコン線構造(22)が交互に並ぶ平坦な層を形成する
ことと、該平坦な層をエッチングし、前記ポリシリコン
線構造(21、25)あるいは前記酸化されたポリシリ
コン線構造(22)のうちの選択された構造の1つを選
択的に除去することと、を含む方法。 【0047】(2)前記平坦な層をエッチングすること
は、ウエットエッチングプロセスおよびプラズマエッチ
ングプロセスからなるグループから選択されるプロセス
を含む(1)に記載の方法。 【0048】(3)前記フォトレジスト層(23)を除
去することは、ウエットエッチングプロセス、有機溶媒
を用いるウエットクリーニングプロセスおよび酸素ガス
を含むプラズマ内でのアッシングプロセスからなるグル
ープから選択されるプロセスを含む(1)に記載の方
法。 【0049】(4)前記フォトレジストを除去するステ
ップおよび前記ポリシリコン線構造を酸化するステップ
はいずれも、酸素ガスを含むプラズマ内で前記ポリシリ
コン線構造(21)を酸化しながら、前記酸素ガスを含
む前記プラズマ内で前記フォトレジスト層(23)をア
ッシングして該フォトレジスト層(23)を除去するこ
とと、該酸化を、前記ポリシリコン線構造(21)がサ
ブリソグラフィ構造サイズに縮小され、前記ポリシリコ
ン線構造(21)の酸化された外被部分(22)が拡大
し(e)、それにより前記空間構造(20)が前記サブ
リソグラフィ構造サイズに縮小されるまで続けること
と、を含む同時プロセスの一部として行われる、(1)
に記載の方法。 【0050】(5)前記ベース層(13)は誘電体材料
を含む(1)に記載の方法。 【0051】(6)前記ベース層(13)は基板(1
1)と接続される(1)に記載の方法。 【0052】(7)前記基板(11)は、半導体基板お
よびシリコン基板からなるグループから選択される材料
である(6)に記載の方法。 【0053】(8)前記リソグラフィ限界(λ)は、約
100.0nm以上である(1)に記載の方法。 【0054】(9)前記平坦化ステップは化学機械研磨
を含む(1)に記載の方法。 【0055】(10)前記平坦な層をエッチングするス
テップは、前記酸化されたポリシリコン構造を選択的に
除去することを含み、酸素ガスを含むプラズマ内で前記
ポリシリコン線構造(21)を酸化し、該酸化を、前記
ポリシリコン線構造(21)の前記サブリソグラフィ構
造サイズがさらに縮小され、前記ポリシリコン線構造
(21)の酸化された外被部分(22)が拡大し
(e)、それにより、前記空間構造(20)の前記サブ
リソグラフィ構造サイズがさらに縮小されるまで続ける
ことと、前記ポリシリコン線構造(21)の前記酸化さ
れた外被部分(22)を完全に覆い、前記空間構造(2
0)を完全に埋める第3のポリシリコン層(29)を堆
積することと、前記第3のポリシリコン層(29)を平
坦化し、サブリソグラフィサイズのポリシリコン線構造
(21、25、29)および酸化されたポリシリコン線
構造(27)が交互に並ぶ平坦な層を形成することと、
該平坦な層をエッチングし、前記ポリシリコン線構造
(21、25、29)あるいは前記酸化されたポリシリ
コン線構造(27)のうちの選択された構造の1つを選
択的に除去することをさらに含む請求項1に記載の方
法。 【0056】(11)前記平坦な層をエッチングするこ
とは、ウエットエッチングプロセスおよびプラズマエッ
チングプロセスからなるグループから選択されるプロセ
スを含む(10)に記載の方法。 【0057】(12)前記リソグラフィ限界(λ)は、
約100.0nm以上である(10)に記載の方法。 【0058】(13)前記平坦化ステップは化学機械研
磨を含む(10)に記載の方法。
およびエッチングプロセスを示す断面図。 【図2】本発明によるリソグラフィ限界以上の構造サイ
ズを有する線および空間パターンの断面図。 【図3A】本発明によるポリシリコン酸化によるサブリ
ソグラフィ線および空間構造の形成を示す断面図。 【図3B】図3Aのサブリソグラフィ線構造の形成を詳
細に示す断面図。 【図3C】本発明による、酸化された外被部分とリソグ
ラフィ限界との間の種々の寸法関係を示す断面図。 【図4】図3Aのサブリソグラフィ線および空間構造上
に堆積されるポリシリコン層を示す断面図。 【図5】本発明による平坦化プロセスを示す断面図。 【図6】本発明による選択性エッチングプロセスを示す
断面図。 【図7】本発明による選択性エッチングプロセスを示す
断面図。 【図8】本発明による、ポリシリコン酸化によるサブリ
ソグラフィ線および空間構造の形成を示す断面図。 【図9】図8のサブリソグラフィ線および空間構造上の
ポリシリコン層の堆積を示す断面図。 【図10】本発明による平坦化プロセスを示す断面図。 【図11】本発明による選択性エッチングプロセスを示
す断面図。 【図12】本発明による選択性エッチングプロセスを示
す断面図。
Claims (1)
- 【特許請求の範囲】 【請求項1】サブリソグラフィサイズの線および空間パ
ターンを形成する方法であって、 ベース層の表面上に第1のポリシリコン層を堆積するこ
とと、 該第1のポリシリコン層の表面上にフォトレジスト層を
堆積することと、 該フォトレジスト層をパターニングし、その後エッチン
グして、線および空間パターンを画定することと、 前記第1のポリシリコン層をエッチングすることにより
前記線および空間パターンを第1のポリシリコン層に転
写し、前記パターニングのために用いられるリソグラフ
ィシステムのリソグラフィ限界(λ)以上の最小構造サ
イズを有する、複数のポリシリコン線構造および空間構
造を画定することと、 前記ポリシリコン線構造から前記フォトレジスト層を除
去することと、 酸素ガスを含むプラズマ内で前記ポリシリコン線構造を
酸化し、該酸化を、前記ポリシリコン線構造がサブリソ
グラフィ構造サイズに縮小され、前記ポリシリコン線構
造の酸化された外被部分が拡大され、それにより前記空
間構造が前記サブリソグラフィ構造サイズに縮小するま
で続けることと、 前記ポリシリコン線構造の前記酸化された外被部分を完
全に覆い、前記空間構造を完全に埋める第2のポリシリ
コン層を堆積することと、 該第2のポリシリコン層を平坦化し、サブリソグラフィ
サイズのポリシリコンおよび酸化されたポリシリコン線
構造が交互に並ぶ平坦な層を形成することと、 該平坦な層をエッチングし、前記ポリシリコン線構造あ
るいは前記酸化されたポリシリコン線構造のうちの選択
された構造の1つを選択的に除去することと、を含む方
法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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US10/133,772 | 2002-04-23 | ||
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JP2003318180A true JP2003318180A (ja) | 2003-11-07 |
JP2003318180A5 JP2003318180A5 (ja) | 2006-04-20 |
Family
ID=28791026
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003100127A Pending JP2003318180A (ja) | 2002-04-23 | 2003-04-03 | サブリソグラフィサイズの線および空間パターンを形成する方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6759180B2 (ja) |
EP (1) | EP1357433A3 (ja) |
JP (1) | JP2003318180A (ja) |
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EP1357433A2 (en) | 2003-10-29 |
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EP1357433A3 (en) | 2004-06-23 |
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A131 | Notification of reasons for refusal |
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A601 | Written request for extension of time |
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RD02 | Notification of acceptance of power of attorney |
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|
A602 | Written permission of extension of time |
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