CN1453638A - 制造用于纳米压印光刻的亚光刻尺寸线和间隔图案的方法 - Google Patents

制造用于纳米压印光刻的亚光刻尺寸线和间隔图案的方法 Download PDF

Info

Publication number
CN1453638A
CN1453638A CN03122450A CN03122450A CN1453638A CN 1453638 A CN1453638 A CN 1453638A CN 03122450 A CN03122450 A CN 03122450A CN 03122450 A CN03122450 A CN 03122450A CN 1453638 A CN1453638 A CN 1453638A
Authority
CN
China
Prior art keywords
polysilicon
layer
oxidation
polysilicon lines
sub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN03122450A
Other languages
English (en)
Inventor
H·李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of CN1453638A publication Critical patent/CN1453638A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0017—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor for the production of embossing, cutting or similar devices; for the production of casting means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明披露了一种亚光刻尺寸线和间隔图案的制造方法。本方法包括对传统微电子处理技术的应用，如光刻图案化和蚀刻、多晶硅沉积、多晶硅氧化、多晶硅氧化蚀刻、多晶硅湿蚀刻和等离子体蚀刻，以及化学机械平面化。特征尺寸大于或等于光刻极限的多晶硅线特征在包括氧气的等离子体中被氧化。氧化形成了一个亚光刻尺寸多晶硅核和一个氧化多晶硅罩层，氧化硅多晶罩层包括同样具有亚光刻特征尺寸的沿着亚光刻尺寸多晶硅核的侧壁表面的一部分。当平面化和对多晶硅或氧化多晶硅进行选择性蚀刻后，就形成了若干亚光刻尺寸线和间隔图案。这些线和间隔图案可应用于纳米压印光刻的压印模。

Description

制造用于纳米压印光刻的亚光刻尺寸线和间隔图案的方法
技术领域
本发明总体涉及一种亚光刻尺寸线和间隔图案的制造方法。更具体地，涉及使用各种传统微电子方法的组合方法在不同基底上制造亚光刻尺寸线和间隔图案的方法，包括光刻图案化和蚀刻、多晶硅蚀刻、多晶硅氧化，以及多晶硅沉积。
背景技术
纳米压印光刻是用于获得纳米级尺寸(小到几十纳米)的图案的一项有前途的技术。形成纳米级尺寸的图案的关键步骤是首先形成一个压印模，其包括与纳米级尺寸的图案互补的图案。典型地，该压印模包括由一个基底材料携带的亚光刻尺寸线和间隔图案。压印模被促使和另一个具有掩模层的基底相接触。掩模层可以为一个聚合体，例如光致抗蚀剂材料。亚光刻尺寸线和间隔图案被转移至掩模层并被复制在其中。典型地，可以利用随后的微电子处理步骤将亚光刻图案由掩模层转移至位于掩模层下面的一个层。
微电子工业中，用于在基底上图案化特征的标准方法是众所周知的光刻方法。典型地，当通过一个掩模将光致抗蚀剂在一个光源下曝光后，光致抗蚀剂层被覆在基底材料上。所述掩模包括图案化的特征，如线和间隔，它们将被转移至光致抗蚀剂。当光致抗蚀剂被曝光后，光致抗蚀剂就被蚀刻或浸入一溶剂中，以确定转移至光致抗蚀剂的图案。通过该方法得到的图案，其线宽被典型地限制为大于光刻准直工具的光刻极限λ，所述极限是由使光致抗蚀剂曝光的光源的光的波长最终限定的。目前，现有技术的光刻准直工具能达到的最小印刷线宽为λ＝100.0nm。
利用众所周知的微电子处理方法，例如离子研磨、等离子体蚀刻或化学蚀刻等，可将光致抗蚀剂中的图案化的特征转移至基底材料中。应用常用的微电子处理方法，可以产生线和间隔，其特征尺寸(即宽度)大于或等于λ，或者栅格(线和间隔序列)周期大于或等于2λ。
然而，许多应用场合线和间隔特征尽量小是有利的。较小的宽度或周期可以带来较高的性能和/或较高密度的线路。因此，微电子工业一直寻求减少光刻系统内的最小分辨率，进而减少图案化基底的线宽或周期。性能的提高和/或密度的增加可以带来很大的经济上的便利，这是因为电子工业要求更快、更小的电子器件。纳米压印光刻中使用的压印模仅为一个应用实例，其需要具有的线和间隔图案应尽可能小，且具有小于光刻极限λ的特征尺寸。
因此，需要一种亚光刻尺寸线和间隔图案的制造方法，其通过使用传统的微电子方法(包括传统的光刻系统)来制造特征尺寸小于光刻系统的光刻极限λ的亚光刻尺寸线和间隔图案。
发明内容
本发明描述的亚光刻尺寸线和间隔图案的制造方法针对使用传统微电子方法制造亚光刻尺寸线和间隔图案的需要。
若干个亚光刻尺寸线和间隔图案可应用于(但并不受此限制)纳米压印光刻方法、微机电系统中的压印模，应用传统微电子方法可以制造亚光刻光学系统，所述传统微电子方法包括：光刻图案化和蚀刻、多晶硅沉积、多晶硅氧化、多晶硅氧化蚀刻、多晶硅湿和等离子体蚀刻，以及化学机械平面化化。
下面通过实例对本发明的原理进行了说明，根据下面结合附图的更具体的描述可以使本发明的其他特征和优点显而易见。
附图说明
图1a和图1b是描述根据本发明的光刻图案化和蚀刻方法的横截面图。
图2是描述根据本发明的线和间隔图案的横截面图，其特征尺寸大于或等于光刻极限。
图3a是描述根据本发明应用多晶硅氧化形成亚光刻线和间隔特征的横截面图。
图3b是更加详细地描述了图3a中亚光刻线特征的形成的横截面图。
图3c是描述了根据本发明在氧化罩层和光刻极限之间的不同维度关系)的横截面图。
图4是描述图3a中沉积在亚光刻线和间隔特征之上的多晶硅层的横截面图。
图5是根据本发明描述的平面化化方法的横截面图。
图6和图7是根据本发明描述的选择性蚀刻方法的横截面图。
图8是描述根据本发明的通过多晶硅氧化形成亚光刻线和间隔特征的横截面图。
图9是沉积在图8中亚光刻线和间隔特征之上的多晶硅层的沉积的横截面图。
图10是描述根据本发明的平坦化方法的横截面图。
图11和图12是描述根据本发明的选择性蚀刻方法的横截面图。
具体实施方式
在下面的细节描述和附图中，相似的元件通过相似的标号加以表示。
如图中所示，本发明体现为一种亚光刻尺寸线和间隔图案的制造方法。本方法包括在基层的表面上沉积一个第一多晶硅层，然后再在第一多晶硅层上沉积一个光致抗蚀剂层。该光致抗蚀剂层在图案化后被蚀刻，以确定一个线和间隔图案，其最小特征尺寸大于或等于用于图案化的光刻系统的光刻极限。线和间隔图案被转移至第一多晶硅层，其方式是通过对第一多晶硅层进行蚀刻，以确定位于第一多晶硅层内的若干多晶硅线特征和间隔特征。
多晶硅线特征和间隔特征同样包括最小特征尺寸，其大于或等于用于图案化的光刻系统的光刻极限。然后光致抗蚀剂层被除去，多晶硅线特征在包含氧气的等离子体中被氧化。
多晶硅线特征的氧化过程继续，直到多晶硅线特征的尺寸减小至一个亚光刻特征尺寸，和多晶硅线特征的一个氧化罩层得到扩展。扩展的结果是，间隔特征减小至亚光刻特征尺寸。因此，在多晶硅线特征氧化后，多晶硅线特征和间隔特征都具有了亚光刻特征尺寸。
第二多晶硅层沉积在多晶硅线特征和间隔特征之上，并且完全覆盖了多晶硅线特征和完全充满了间隔特征。第二多晶硅层被平面化以形成一个间隔平面层和亚光刻尺寸多晶硅线特征和氧化多晶硅线特征。
然后平面层被蚀刻以选择性地除去多晶硅线特征或氧化多晶硅线特征。在选择性的蚀刻后，基层包含若干亚光刻线特征和亚光刻尺寸间隔特征，或若干亚光刻尺寸氧化多晶硅线特征和亚光刻尺寸间隔特征。
在图1a中，亚光刻尺寸线和间隔图案的制造方法包括在基层13的表面6上沉积一个第一多晶硅层17(α-Si)。基层13可由多种材料制成，包括但不限于绝缘体。例如，基层13的适宜材料包括但不限于二氧化硅(SiO2)和氮化硅(Si3N4)。沉积第一多晶硅层17所用的方法包括但不限于溅射和化学汽相淀积(CVD)。
选择性地，基层13可以和基底11相连接。基底11可以为半导体材料。例如，基底11可以为硅(Si)，如单晶硅晶片(wafer)。如果基底为硅，则基层13可通过在硅表面上沉积或生长一个二氧化硅(SiO2)层加以形成。
光致抗蚀剂层15沉积在第一多晶硅层17的表面12上。然后，光致抗蚀剂层15通过一个光刻系统(图中未示出)被图案化。例如，使用一个深紫外光刻系统。光源(未示出)发出的光(41，43)照射一个具有图案的掩模21，所述图案通过不可透光的线特征34和可选择透光的间隔特征35加以形成。光41通过掩模21，在光致抗蚀剂层15被光41射到的部分发生光敏反应。相反在其它部分，光线43被线特征34挡住。结果，光致抗蚀剂层15被曝光有图案(34，35)的图像。线特征34和间隔特征35具有一个最小特征尺寸，其大于或等于图案化时使用的光刻系统的光刻极限λ(即≥λ)。
在图1b中，光致抗蚀剂层15然后被刻蚀以在其中形成线23和间隔24图案。线和间隔图案(23，24)同样具有一个最小特征尺寸，其大于或等于光刻极限λ(即≥λ)。光致抗蚀剂层15的蚀刻方法包括但不限于湿蚀刻、等离子体蚀刻以及在溶剂中使光致抗蚀剂层15被显影。
在图2中，线和间隔图案(23，24)转移至第一多晶硅层17，其方式是通过对第一多晶硅层17进行蚀刻，以确定若干多晶硅线特征21和间隔特征20。线图案23被用作第一多晶硅层17下面的层的蚀刻掩模。多晶硅线特征21和间隔特征20同样包括一个最小特征尺寸，其大于或等于前述图案化时使用的光刻系统的光刻极限λ(即≥λ)。对第一多晶硅层17进行蚀刻的方法包括等离子体蚀刻和湿蚀刻。
在图3a中，光致抗蚀剂层(即线图案23)从多晶硅线特征21处除去。除去光致抗蚀剂层23的方法包括但不限于湿蚀刻方法、使用有机溶剂的湿清洁方法以及在包括氧气(O2)的等离子体中的灰化方法。
随后，多晶硅线特征就在包括氧气(O2)的等离子体中氧化。氧气使多晶硅线特征21的多晶硅材料发生氧化。氧化过程一直持续到多晶硅线特征21被减小G2到小于λ的亚光刻特征尺寸(即＜λ)，以及由多晶硅线特征21的氧化罩层22扩展G1到使间隔特征20减小至亚光刻特征尺寸，这是因为当氧化罩层22如图中箭头e所示扩展时，间隔特征20的宽度就减小。
氧化过程的结果是，多晶硅线特征21由原来大于或等于λ(即≥λ)的尺寸21’减小为亚光刻特征尺寸小于λ(即＜λ)的最终尺寸21。
相似地，扩展e使间隔特征20的最初大于λ的宽度20′减小为亚光刻特征尺寸小于λ(即＜λ)的最终宽度20。
在图3b中，图3a中一个圆形部分aa更具体地描述了由于在包括氧气(O2)的等离子体中进行氧化过程中多晶硅线特征21的减少和间隔特征20的扩展造成的氧化罩层22的形成。当氧化进行时，多晶硅线特征21部分转变为氧化多晶硅；因此，在如图中箭头G2所示的最初平面12之下的平面内，多晶硅线特征21的尺寸减小。该尺寸减小一直持续到多晶硅线特征21的亚光刻特征尺寸小于λ。
相比之下，如图中箭头G1所示，当一部分多晶硅线特征21转变为氧化多晶硅时，多晶硅线特征21部分在最初表面12之上扩展。因此，间隔特征20的最初宽度20’由大于或等于λ减小为小于λ，这样可使间隔特征同样具有亚光刻特征尺寸。
而且，在图3c中，当氧化步骤完成后，氧化罩层22的宽度大于λ(即＞λ)。然而，与多晶硅线特征21的垂直侧壁表面21s相邻的那些氧化罩层部分22的宽度就小于λ(即＜λ)。
在图4中，一个将多晶硅线特征21的氧化罩层22完全覆盖并完全充满间隔特征20的第二多晶硅层25(α-Si)被沉积。沉积第二多晶硅层25的方法包括但不限于等离子体增强化学气相沉积(PECVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)。
在图5中，第二多晶硅层25被平面化以形成一个间隔平面层，和亚光刻尺寸多晶硅线特征(21，25)和氧化多晶硅线特征22。第二多晶硅25沿着预定平面被平面化(参见图4中的灰化线和标号p)。
图3c对氧化多晶硅线特征22进行了描述，其是与多晶硅线特征21的垂直侧壁表面21s相邻的那些氧化罩层部分。多晶硅线特征(21，25)和氧化多晶硅线特征22都具有小于λ的亚光刻特征尺寸。使第二多晶硅层25平面化的方法如化学机械平面化(CMP)。
然后，平面层被蚀刻以选择性地除去多晶硅线特征(21，25)或氧化多晶硅线特征22。使用的蚀刻方法包括但不限于湿蚀刻方法和等离子体蚀刻方法。优选地，使用湿蚀刻方法对氧化多晶硅线特征22进行蚀刻，使用湿蚀刻或等离子体蚀刻方法对多晶硅线特征(21，25)进行蚀刻。更优选地，用于多晶硅线特征(21，25)的等离子体蚀刻方法应当是不同于反应离子蚀刻的方法。
例如，对多晶硅具有选择性(即蚀刻剂除去氧化多晶硅)的湿蚀刻方法可用来选择性地除去氧化多晶硅线特征22(参见图6)，在选择性蚀刻后，多晶硅线特征(21，25)仍位于基层13上。结果，一个具有多晶硅线特征(21，25)的亚光刻线和间隔图案就形成在基层13上，所述多晶硅线特征的亚光刻尺寸小于λ，间隔(S1，S2)同样具有小于λ的亚光刻尺寸。当氧化多晶硅线特征22通过蚀刻方法被除去时，间隔(S1，S2)就被产生。
相反地，如图7所示对氧化的多晶硅具有选择性(即蚀刻剂除去多晶硅)可以被用来有选择地除去多晶硅线特征(21，25)，如图7所示，其中在选择性蚀刻之后，氧化多晶硅线特征22保留在基层13上。结果，具有氧化多晶硅线特征22的亚光刻线和间隔图案形成在基层13上，所述多晶硅线特征的亚光刻尺寸小于λ，间隔(S3，S4)同样具有小于λ的亚光刻尺寸。当氧化多晶硅线特征(21，25)通过蚀刻方法被除去时，就产生间隔(S3，S4)。
如前所述，图6和图7所示的光刻线和间隔特征图案的一个可能的用途是用作纳米压印光刻的压印模。此处描述的与光刻极限λ相关的亚光刻线和间隔图形的尺寸取决于应用，且部分由用于图案化的光刻系统以及光刻系统具有的光源的光波长决定，这里仅仅列举一些。然而，在本领域深紫外光刻系统的现有状态的基础上，光刻极限λ大于或等于约100.0纳米(即λ≥100.0nm)。
λ的实际值不局限于此处列出的任何值，如上所述λ的实际值可以变化。当光刻系统中的技术状态提高时，λ的实际值还可以降低。
再次参考图2和图3a，在本发明描述的一个实施例中，除去光致抗蚀剂层23和多晶硅线特征21的氧化的步骤可作为同时程序的一部分发生(即灰化和氧化大致在同一时间进行)，其包括在包括氧气(O2)的等离子体中对光致抗蚀剂层23的灰化以除去光致抗蚀剂层23，以及在相同的等离子体中同时进行的多晶硅线特征21的氧化。如前所述，氧化持续到多晶硅线特征21减小到亚光刻特征尺寸和多晶硅线特征21的氧化罩层22扩展以使间隔特征20减小到亚光刻特征尺寸。
或许需要进一步减少线和间隔图案的亚光刻特征尺寸和/或在给定的线性距离内增加线和间隔图案的亚光刻特征尺寸的密度(即每单位距离的线和间隔图案数目增加)。
在本发明所描述的另一个实施方式中，如图6和图8所示，在如前面图6所示的对平面层进行选择性蚀刻以选择性除去氧化多晶硅线特征22后，如图3a、图3b和图3c所示，剩余的多晶硅线特征(21，25)在包括氧气(O2)的等离子体中被氧化。在图8中，氧化持续到多晶硅线特征(21，25)被减小(见图3a和图3b中的标号G2)到小于λ(即＜λ)的亚光刻特征尺寸，光刻线特征(21，25)的氧化罩层27扩展(见图3a和图3b中参考数字G1)进而使间隔特征30减小至亚光刻特征尺寸，这是因为当氧化罩层27扩展时，间隔特征30减小到前述的宽度。
在图9中，通过与前述图4中相似的方式，沉积了一个多晶硅第三层29，其完全覆盖了多晶硅线特征(21，25)的氧化罩层27，并完全填充了间隔特征30。沉积多晶硅第三层29使用的方法包括但不限于PECVD，CVD和LPCVD。
在图10中，第三多晶硅层29被平面化以形成一个间隔平面层及亚光刻尺寸多晶硅线特征(21，25，29)和氧化多晶硅线特征27。第三多晶硅层29沿着一个预定的平面(见图9中的虚线和标号p)被平面化。同前一样，对平面层进行平面化使用的方法如CMP。
如图11和图12所示，平面层被选择性蚀刻，以除去多晶硅线特征(21，25，29)或氧化多晶硅线特征27。对多晶硅线特征(21，25，29)或氧化多晶硅线特征27的选择性蚀刻使用的方法包括但不限于湿蚀刻方法和等离子体蚀刻方法。优选地，湿蚀刻方法用于对氧化多晶硅线特征27进行蚀刻，湿蚀刻或等离子体蚀刻方法用于对多晶硅线特征(21，25，29)进行蚀刻。更优选地，用于多晶硅线特征(21，25，29)的等离子体蚀刻方法应当是不同于反应离子蚀刻(RIE)方法的方法。
例如，对多晶硅具有选择性(即蚀刻剂除去氧化的多晶硅)的湿蚀刻方法可被用来有选择性地除去氧化多晶硅线特征27(如图12所示)，其中在选择性蚀刻后，多晶硅线特征(21，25，29)保留在基层13上。结果，一个亚光刻线和间隔图案就被形成在基层13上，其多晶硅线特征(21，25，29)具有的亚光刻尺寸小于λ，间隔特征(S7，S8)的亚光刻尺寸同样小于λ。当氧化多晶硅线特征27通过蚀刻方法被除去时，就产生间隔(S7，S8)。
相反，如图11所示，可使用对氧化多晶硅有选择性(即蚀刻剂除去多晶硅)的等离子体蚀刻方法有选择地去除多晶硅线特征(21，25，29)，其中当选择性蚀刻后，氧化多晶硅线特征27保留在基层13上。结果，一个亚光刻线和间隔图案被形成在基层13上，其氧化多晶硅线特征27具有的亚光刻尺寸小于λ，间隔特征(S5，S6)的亚光刻尺寸同样小于λ。当多晶硅线特征(21，25，29)通过蚀刻方法被除去时，就产生间隔(S5，S6)。
如果必要的话，图8至图12中所示的方法可以被重复，以进一步减小线和间隔图案的亚光刻特征尺寸，和/或增大那些线和间隔图案的密度(即每单位长度的线和间隔图案数目)。
尽管本发明批露和说明几个实施例，本发明不限于所披露和说明部分的具体形式或方案。本发明仅通过权利要求书加以限制。

Claims (13)

1.一种亚光刻尺寸线和间隔图案的制造方法，包括：
在基层(13)的表面(6)上沉积第一多晶硅层(17)；
在第一多晶硅层(17)的表面(12)上沉积光致抗蚀剂层(15)；
对光致抗蚀剂层(15)进行图案化并且之后进行蚀刻，以在其中形成线和间隔图案(23，24)；
通过对第一多晶硅层(17)进行蚀刻以形成多个多晶硅线特征(21)和间隔特征(20)，将线和间隔图案(23，24)转移至第一多晶硅层(17)，多晶硅线特征(21)和间隔特征(20)具有一最小特征尺寸，其大于或等于图案化所使用的光刻系统的光刻极限λ；
将光致抗蚀剂层(23)从多晶硅线特征(21)除去；
将多晶硅线特征(21)在包括氧气的等离子体中氧化，氧化过程继续直到多晶硅线特征(21)的尺寸减小至亚光刻特征尺寸并且多晶硅线特征(21)的氧化罩层(22)扩展(e)，从而使间隔特征(20)减小至亚光刻特征尺寸；
沉积一个完全覆盖多晶硅线特征(21)的氧化罩层(22)并完全填充间隔特征(20)的第二多晶硅层(25)；
将第二多晶硅层(25)平面化以形成一间隔平面层和亚光刻尺寸多晶硅(21，25)以及氧化多晶硅线特征(22)；以及
对平面层进行蚀刻以选择性地除去多晶硅线特征(21，25)或氧化多晶硅线特征(22)之一。
2.根据权利要求1所述的方法，其特征在于，平面层的蚀刻包括从湿蚀刻方法、等离子体蚀刻方法构成的组中选择的方法。
3.根据权利要求1所述的方法，其特征在于，除去光致抗蚀剂层包括从湿蚀刻方法、使用有机溶剂的湿清洁方法以及在包括氧气的等离子体中进行的灰化方法构成的组中选择的方法。
4.根据权利要求1所述的方法，其特征在于，除去光致抗蚀剂层的步骤和氧化多晶硅线特征的步骤都可作为同时程序的一部分发生，包括：
在包括氧气的等离子体中对光致抗蚀剂层(23)进行灰化以除去光致抗蚀剂层(23)，同时在包括氧气的等离子体中对多晶硅线特征(21)进行氧化，氧化持续到多晶硅线特征(21)减小到亚光刻特征尺寸并且多晶硅线特征(21)的氧化罩层(22)扩展(e)从而使间隔特征(20)减小到亚光刻特征尺寸。
5.根据权利要求1所述的方法，其特征在于，基层(13)包括绝缘材料。
6.根据权利要求1所述的方法，其特征在于，基层(13)与基底(11)相连。
7.根据权利要求6所述的方法，其特征在于，基底(11)是从由半导体基底和硅基底构成的组中选择的一种材料。
8.根据权利要求1所述的方法，其特征在于，光刻极限λ大于或等于约100.0纳米。
9.根据权利要求1所述的方法，其特征在于，平面化步骤包括化学机械抛光。
10.根据权利要求1所述的方法，其特征在于，对平面层进行蚀刻的步骤包括选择性地除去氧化多晶硅线特征，还包括：
在包括氧气的等离子体中对多晶硅线特征(21)进行氧化，氧化持续到多晶硅线特征(21)的亚光刻特征尺寸被进一步减小，并且多晶硅线特征(21)的氧化罩层(22)扩展(e)从而使间隔特征(20)的亚光刻特征尺寸减小；
沉积一完全覆盖多晶硅线特征(21)的氧化罩层(22)并完全填充间隔特征(20)的第三多晶硅层(29)；
将第三多晶硅层(29)平面化，以形成间隔平面层及亚光刻尺寸多晶硅线特征(21，25，29)和氧化多晶硅线特征(27)；以及
对所述平面层进行蚀刻以有选择性地除去多晶硅线特征(21，25，29)或氧化多晶硅线特征(27)。
11.根据权利要求10所述的方法，其特征在于，平面层的蚀刻包括从有湿蚀刻方法、等离子体蚀刻方法构成的组中选择的方法。
12.根据权利要求10所述的方法，其特征在于，光刻极限λ大于或等于约100.0纳米。
13.根据权利要求10所述的方法，其特征在于，平面化步骤包括化学机械抛光。
CN03122450A 2002-04-23 2003-04-23 制造用于纳米压印光刻的亚光刻尺寸线和间隔图案的方法 Pending CN1453638A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/133,772 US6759180B2 (en) 2002-04-23 2002-04-23 Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography
US10/133772 2002-04-23

Publications (1)

Publication Number Publication Date
CN1453638A true CN1453638A (zh) 2003-11-05

Family

ID=28791026

Family Applications (1)

Application Number Title Priority Date Filing Date
CN03122450A Pending CN1453638A (zh) 2002-04-23 2003-04-23 制造用于纳米压印光刻的亚光刻尺寸线和间隔图案的方法

Country Status (4)

Country Link
US (1) US6759180B2 (zh)
EP (1) EP1357433A3 (zh)
JP (1) JP2003318180A (zh)
CN (1) CN1453638A (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100437361C (zh) * 2005-12-08 2008-11-26 中国科学院微电子研究所 一种紫外固化纳米压印模版的制备方法
CN100453444C (zh) * 2005-12-14 2009-01-21 中国科学院微电子研究所 利用多层侧墙技术制备纳米压印模版的方法
CN101124089B (zh) * 2004-01-12 2011-02-09 加利福尼亚大学董事会 纳米级电子光刻
CN101414119B (zh) * 2008-10-28 2011-06-22 吉林大学 用微米级模板构筑亚微米或纳米级模板的方法
CN101198903B (zh) * 2005-06-10 2011-09-07 奥贝达克特公司 利用中间印模的图案复制
CN103328175A (zh) * 2011-01-17 2013-09-25 釜山国立大学校产学协力团 光排列一体式大面积金属印模的制造方法及利用其的高分子光元件的制造方法
CN104282613A (zh) * 2013-07-02 2015-01-14 中芯国际集成电路制造(上海)有限公司 半导体制造方法
CN107845573A (zh) * 2016-09-20 2018-03-27 三星电子株式会社 调整用于制造半导体器件的标线图案的特征尺寸的方法

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6916511B2 (en) * 2002-10-24 2005-07-12 Hewlett-Packard Development Company, L.P. Method of hardening a nano-imprinting stamp
US7136143B2 (en) * 2002-12-13 2006-11-14 Smith Bruce W Method for aberration detection and measurement
US7768648B2 (en) * 2002-12-13 2010-08-03 Smith Bruce W Method for aberration evaluation in a projection system
KR100450245B1 (ko) * 2002-12-20 2004-09-24 아남반도체 주식회사 반도체 소자의 게이트 형성방법
US20060019497A1 (en) * 2004-07-22 2006-01-26 Zhizhang Chen Reduced feature-size memory devices and methods for fabricating the same
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7189635B2 (en) * 2004-09-17 2007-03-13 Hewlett-Packard Development Company, L.P. Reduction of a feature dimension in a nano-scale device
US7585614B2 (en) * 2004-09-20 2009-09-08 International Business Machines Corporation Sub-lithographic imaging techniques and processes
US7363854B2 (en) * 2004-12-16 2008-04-29 Asml Holding N.V. System and method for patterning both sides of a substrate utilizing imprint lithography
US7399422B2 (en) * 2005-11-29 2008-07-15 Asml Holding N.V. System and method for forming nanodisks used in imprint lithography and nanodisk and memory disk formed thereby
US7410591B2 (en) * 2004-12-16 2008-08-12 Asml Holding N.V. Method and system for making a nano-plate for imprint lithography
US7331283B2 (en) * 2004-12-16 2008-02-19 Asml Holding N.V. Method and apparatus for imprint pattern replication
US7409759B2 (en) * 2004-12-16 2008-08-12 Asml Holding N.V. Method for making a computer hard drive platen using a nano-plate
US7798801B2 (en) * 2005-01-31 2010-09-21 Molecular Imprints, Inc. Chucking system for nano-manufacturing
US7635263B2 (en) * 2005-01-31 2009-12-22 Molecular Imprints, Inc. Chucking system comprising an array of fluid chambers
US7636999B2 (en) 2005-01-31 2009-12-29 Molecular Imprints, Inc. Method of retaining a substrate to a wafer chuck
EP1859481A1 (en) 2005-02-28 2007-11-28 STMicroelectronics S.r.l. Method for realising a nanometric circuit architecture between standard electronic components and semiconductor device obtained with said method
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7390746B2 (en) 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7541632B2 (en) 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
US7833904B2 (en) * 2005-06-16 2010-11-16 The Trustees Of Columbia University In The City Of New York Methods for fabricating nanoscale electrodes and uses thereof
US7771917B2 (en) * 2005-06-17 2010-08-10 Micron Technology, Inc. Methods of making templates for use in imprint lithography
US7629259B2 (en) * 2005-06-21 2009-12-08 Lam Research Corporation Method of aligning a reticle for formation of semiconductor devices
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7413981B2 (en) 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US8123968B2 (en) 2005-08-25 2012-02-28 Round Rock Research, Llc Multiple deposition for integration of spacers in pitch multiplication process
US7662299B2 (en) * 2005-08-30 2010-02-16 Micron Technology, Inc. Nanoimprint lithography template techniques for use during the fabrication of a semiconductor device and systems including same
US7816262B2 (en) 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7776744B2 (en) 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7557032B2 (en) 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US20070052133A1 (en) * 2005-09-07 2007-03-08 Michael Gostkowski Methods for fabricating sub-resolution line space patterns
EP1772773B1 (en) 2005-10-06 2011-06-29 STMicroelectronics Srl Method for realizing a multispacer structure, use of said structure as a mould and method for producing circuital architectures using said mould
US7538858B2 (en) 2006-01-11 2009-05-26 Micron Technology, Inc. Photolithographic systems and methods for producing sub-diffraction-limited features
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7723009B2 (en) 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
WO2007144826A2 (de) * 2006-06-13 2007-12-21 Csem Centre Suisse D'electronique Et De Microtechnique Sa Pharmazeutische tabletten mit diffraktiver mikrostruktur und presswerkzeuge zur herstellung solcher tabletten
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7517804B2 (en) 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US8129289B2 (en) 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2
US7388661B2 (en) * 2006-10-20 2008-06-17 Hewlett-Packard Development Company, L.P. Nanoscale structures, systems, and methods for use in nano-enhanced raman spectroscopy (NERS)
KR100866723B1 (ko) * 2006-12-28 2008-11-05 주식회사 하이닉스반도체 반도체 소자 및 그의 미세 패턴 형성 방법
US7391511B1 (en) 2007-01-31 2008-06-24 Hewlett-Packard Development Company, L.P. Raman signal-enhancing structures and Raman spectroscopy systems including such structures
KR100822592B1 (ko) * 2007-03-23 2008-04-16 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US8018070B2 (en) * 2007-04-20 2011-09-13 Qimonda Ag Semiconductor device, method for manufacturing semiconductor devices and mask systems used in the manufacturing of semiconductor devices
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7737049B2 (en) * 2007-07-31 2010-06-15 Qimonda Ag Method for forming a structure on a substrate and device
US8563229B2 (en) 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7659208B2 (en) 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
WO2009110050A1 (ja) * 2008-02-15 2009-09-11 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
US8030218B2 (en) 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US20090263729A1 (en) * 2008-04-21 2009-10-22 Micron Technology, Inc. Templates for imprint lithography and methods of fabricating and using such templates
US8440576B2 (en) * 2008-04-25 2013-05-14 Macronix International Co., Ltd. Method for pitch reduction in integrated circuit fabrication
US8076208B2 (en) 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US8304317B2 (en) * 2008-12-31 2012-11-06 Texas Instruments Incorporated Gate line edge roughness reduction by using 2P/2E process together with high temperature bake
FR2942738B1 (fr) * 2009-03-03 2016-04-15 Commissariat A L'energie Atomique Procede de fabrication d'un moule pour la lithographie par nano-impression
FR2942739B1 (fr) 2009-03-03 2011-05-13 Commissariat Energie Atomique Procede de fabrication d'un moule pour la lithographie par nano-impression
US8026179B2 (en) * 2009-04-09 2011-09-27 Macronix International Co., Ltd. Patterning method and integrated circuit structure
CN102386059B (zh) * 2010-09-03 2013-06-12 中芯国际集成电路制造(上海)有限公司 用于形成小间距图案的方法
US8309462B1 (en) 2011-09-29 2012-11-13 Sandisk Technologies Inc. Double spacer quadruple patterning with self-connected hook-up
JP5938920B2 (ja) * 2012-01-26 2016-06-22 富士通セミコンダクター株式会社 半導体装置の製造方法
CN104658939B (zh) * 2013-11-22 2017-11-10 中芯国际集成电路制造(上海)有限公司 用于自对准双构图技术的关键尺寸补偿方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5212546B2 (zh) * 1973-12-06 1977-04-07
JPS62247530A (ja) * 1986-04-18 1987-10-28 Fujitsu Ltd マスクパタ−ンの形成方法
JPH0670954B2 (ja) * 1988-01-26 1994-09-07 日本電気株式会社 半導体装置の製造方法
DE4236609A1 (de) * 1992-10-29 1994-05-05 Siemens Ag Verfahren zur Erzeugung einer Struktur in der Oberfläche eines Substrats
US5998287A (en) * 1994-06-13 1999-12-07 United Microelectronics Corp. Process for producing very narrow buried bit lines for non-volatile memory devices
US5795830A (en) * 1995-06-06 1998-08-18 International Business Machines Corporation Reducing pitch with continuously adjustable line and space dimensions
JPH0945698A (ja) * 1995-08-03 1997-02-14 Matsushita Electron Corp 半導体装置の製造方法
US6284596B1 (en) * 1998-12-17 2001-09-04 Taiwan Semiconductor Manufacturing Company Method of forming split-gate flash cell for salicide and self-align contact

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101124089B (zh) * 2004-01-12 2011-02-09 加利福尼亚大学董事会 纳米级电子光刻
CN101198903B (zh) * 2005-06-10 2011-09-07 奥贝达克特公司 利用中间印模的图案复制
CN100437361C (zh) * 2005-12-08 2008-11-26 中国科学院微电子研究所 一种紫外固化纳米压印模版的制备方法
CN100453444C (zh) * 2005-12-14 2009-01-21 中国科学院微电子研究所 利用多层侧墙技术制备纳米压印模版的方法
CN101414119B (zh) * 2008-10-28 2011-06-22 吉林大学 用微米级模板构筑亚微米或纳米级模板的方法
CN103328175A (zh) * 2011-01-17 2013-09-25 釜山国立大学校产学协力团 光排列一体式大面积金属印模的制造方法及利用其的高分子光元件的制造方法
CN103328175B (zh) * 2011-01-17 2016-01-20 釜山国立大学校产学协力团 光排列一体式大面积金属印模的制造方法及利用其的高分子光元件的制造方法
CN104282613A (zh) * 2013-07-02 2015-01-14 中芯国际集成电路制造(上海)有限公司 半导体制造方法
CN104282613B (zh) * 2013-07-02 2017-08-25 中芯国际集成电路制造(上海)有限公司 半导体制造方法
CN107845573A (zh) * 2016-09-20 2018-03-27 三星电子株式会社 调整用于制造半导体器件的标线图案的特征尺寸的方法
CN107845573B (zh) * 2016-09-20 2023-02-28 三星电子株式会社 调整用于制造半导体器件的标线图案的特征尺寸的方法

Also Published As

Publication number Publication date
US6759180B2 (en) 2004-07-06
US20030203319A1 (en) 2003-10-30
EP1357433A2 (en) 2003-10-29
EP1357433A3 (en) 2004-06-23
JP2003318180A (ja) 2003-11-07

Similar Documents

Publication Publication Date Title
CN1453638A (zh) 制造用于纳米压印光刻的亚光刻尺寸线和间隔图案的方法
US7312158B2 (en) Method of forming pattern
JP4368605B2 (ja) 高密度なサブリソグラフィ構造をつくる方法
CN101446760B (zh) 微影双重图形成形方法
KR101564474B1 (ko) 고밀도 패턴 형성 방법
JP5144127B2 (ja) ナノインプリント用のモールドの製造方法
US8772166B2 (en) Spacer process for on pitch contacts and related structures
US7855148B2 (en) Methods of isolating array features during pitch doubling processes and semiconductor device structures having isolated array features
JP5505904B2 (ja) 二次元自己組織化サブリソグラフィ・ナノスケール構造およびこれを製造するための方法（自己組織化材料を用いた二次元パターニング）
CN102446703A (zh) 双重图形化方法
US20090170310A1 (en) Method of forming a metal line of a semiconductor device
US20090227108A1 (en) Patterning method in semiconductor manufacturing process
CN1818799A (zh) 光致抗蚀剂层的表面处理方法及光致抗蚀剂层的形成方法
JP4095588B2 (ja) 集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法
KR100816210B1 (ko) 반도체 장치 형성 방법
CN1263096C (zh) 干光刻法及用其形成栅图案的方法
CN1217379C (zh) 去除遮蔽对准标记物质的方法
CN103531528B (zh) 双镶嵌结构的制作方法
KR100818387B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100383761B1 (ko) 반도체 소자의 폴리머 제거방법
KR100379514B1 (ko) Ｘ-레이 마스크 제조방법
CN112462580A (zh) 四重图形的制作方法
KR20110030924A (ko) 이중 패터닝 공정을 이용한 미세 패턴 형성 방법
TW200410325A (en) Method for manufacturing gate
KR20090039201A (ko) 반도체 소자의 미세 패턴 형성방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication