CN101446760B - 微影双重图形成形方法 - Google Patents

微影双重图形成形方法 Download PDF

Info

Publication number
CN101446760B
CN101446760B CN2008101679391A CN200810167939A CN101446760B CN 101446760 B CN101446760 B CN 101446760B CN 2008101679391 A CN2008101679391 A CN 2008101679391A CN 200810167939 A CN200810167939 A CN 200810167939A CN 101446760 B CN101446760 B CN 101446760B
Authority
CN
China
Prior art keywords
photoresistance
material layer
layer
bottom anti
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2008101679391A
Other languages
English (en)
Other versions
CN101446760A (zh
Inventor
许峰诚
陈俊光
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN101446760A publication Critical patent/CN101446760A/zh
Application granted granted Critical
Publication of CN101446760B publication Critical patent/CN101446760B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338Process specially adapted to improve the resolution of the mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches

Abstract

本发明是有关于一种微影双重图形成形方法,包含下列步骤:形成一第一光阻层于一基板上,第一光阻层包含至少一开口;固化第一光阻层;形成一第二光阻层于基板上;形成一物质层于基板上;以及移除第一及第二光阻层以曝露基板。藉此能够利用微影双重图形方法形成双重光阻图形,即第一光阻图形及第二光阻图形,使第一光阻图形及第二光阻图形间之分离间隔达成一更小的最小特征尺寸。

Description

微影双重图形成形方法
技术领域
本发明涉及一种微影图形成形,特别是涉及一种微影双重图形成形方法。
背景技术
半导体技术在现代仍然持续地朝着更小的尺寸在迈进。近年来在尺寸上,已经演进到65纳米、45纳米,甚至更小的工艺(即制程,本文均称为工艺)。用来产生微小集成电路布局的光阻层,通常具有较高的长宽比。在上述的情形下,如何维持一个理想的关键尺寸(critical dimension;CD),将因众多影响因素而提升困难度。光阻层的关键尺寸即为其中一项面临挑战的项目。举例来说,在微影图形成形工艺中,光阻层容易遭受图形崩毁(pattern collapse)以及关键尺寸降低的影响,而使得工艺的结果并不理想。
由此可见,上述现有的微影图形成形方法在方法与使用上,显然仍存在有不便与缺陷,而亟待加以进一步改进。为了解决上述存在的问题,相关厂商莫不费尽心思来谋求解决之道,但长久以来一直未见适用的设计被发展完成,而一般方法又没有适切的方法能够解决上述问题,此显然是相关业者急欲解决的问题。因此如何能创设一种新的微影双重图形成形方法,实属当前重要研发课题之一,亦成为当前业界极需改进的目标。
有鉴于上述现有的微影图形成形方法存在的缺陷,本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识,并配合学理的运用,积极加以研究创新,以期创设一种新的微影双重图形成形方法,能够改进一般现有的微影图形成形方法,使其更具有实用性。经过不断的研究、设计,并经反复试作及改进后,终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于,克服现有的微影双重图形成形方法存在的缺陷,而提供一种新的微影双重图形成形方法,所要解决的技术问题是使其第一光阻图形及第二光阻图形间之分离间隔达成一更小的最小特征尺寸,非常适于实用。
本发明的另一目的在于,提供一种新的微影双重图形成形方法,所要解决的技术问题是使其第一光阻图形及第二光阻图形间之分离间隔达成一更小的最小特征尺寸,从而更加适于实用。
本发明的还一目的在于,提供一种新的微影双重图形成形方法,所要解决的技术问题是使其第一光阻物质及第二光阻物质间之分离间隔达成一更小的最小特征尺寸,从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种微影图形成形(lithography patterning)方法,包含以下步骤:形成一第一光阻图形于一基板上,该第一光阻图形包含至少一开口;固化(curing)该第一光阻图形;形成一第二光阻图形于包含已固化的该第一光阻图形的该基板上;形成一物质层(material layer)于该基板上;以及移除该第一及第二光阻图形以曝露该基板。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的微影双重图形成形方法,其更包含一步骤:利用该物质层做为一光罩,对该基板进行蚀刻。
前述的微影双重图形成形方法,其中所述的第二光阻图形的每一部分沉积于该第一光阻图形的至少一开口中。
前述的微影双重图形成形方法,其中固化该第一光阻图形的步骤是经由一热固化工艺(thermal curing)、一紫外线固化工艺(UV curing)、一电子束处理过程(e-beam treatment)、一离子布植处理过程(ion-implanttreatment)或其排列组合的工艺所形成。
前述的微影双重图形成形方法,其中在移除该第一及第二光阻图形的步骤前更包含一步骤:蚀刻该物质层以曝露该第一及该第二光阻图形。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种微影双重图形成形(lithography double patterning)方法,包含以下步骤:形成一第一物质层于一基板上;形成一第一光阻图形于该第一物质层上,该第一光阻图形包含多个开口;固化该第一光阻图形;在固化该第一光阻图形后,形成一第二光阻图形于该第一物质层上;形成一第二物质层于该第一物质层上;移除该第一及第二光阻图形以曝露该第一物质层中,未被该第二物质层覆盖的部分;以及利用该第二物质层做为一光罩,蚀刻该第一物质层。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的微影双重图形成形方法,其中形成该第一物质层的步骤更包含:形成一介电物质层于该基板上;以及以一旋转涂布(spin-on coating)方式形成一含碳物质层。
前述的微影双重图形成形方法,其中形成该第二物质层的步骤更包含:以一旋转涂布方式形成一富硅介电物质层。
前述的微影双重图形成形方法,其中在形成该第一光阻图形的步骤前更包含一步骤:形成一底部抗反射物质(bottom anti-reflective coating;BARC)于该第一物质层上。
前述的微影双重图形成形方法,其中在蚀刻该第一物质层后,更包含一步骤:移除该第二物质层。
前述的微影双重图形成形方法,其中形成该第二光阻图形的步骤更包含:形成该第二物质层于该等开口中。
本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种微影双重图形成形方法,包含以下步骤:
以一第一微影工艺形成互相间隔的多个第一光阻物质于一基板上;以一第二微影工艺形成互相间隔的多个第二光阻物质,各第二光阻物质是位于该等第一光阻物质的其中一对间;形成一物质层于该基板上;移除该等第一及第二光阻物质以曝露该基板中未被该物质层覆盖的部分;以及以该物质层做为一光罩,蚀刻该基板。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的微影双重图形成形方法,其中在移除该等第一及第二光阻物质的步骤前更包含一步骤:对该物质层进行一回蚀(etch back)工艺。
前述的微影双重图形成形方法,其中在形成该等第二光阻物质的步骤前更包含一步骤:固化该等第一光阻物质。
前述的微影双重图形成形方法,其中在形成该等第二光阻物质的步骤前更包含一步骤:以一聚合(polymeric)物质覆盖该等第一光阻物质。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案,本发明微影双重图形成形方法至少具有下列优点及有益效果:
本发明的优点在于能够利用微影双重图形方法形成双重光阻图形,即第一光阻图形及第二光阻图形,使第一光阻图形及第二光阻图形间之分离间隔达成一更小的最小特征尺寸,而轻易地达到上述的目的。
综上所述,本发明一种微影图形成形方法,包含下列步骤:形成一第一光阻层于一基板上,第一光阻层包含至少一开口;固化第一光阻层;形成一第二光阻层于基板上;形成一物质层于基板上;以及移除第一及第二光阻层以曝露基板。发明具有上述诸多优点及实用价值,其不论在方法或功能上皆有较大的改进,在技术上有显著的进步,并产生了好用及实用的效果,且较现有的微影图形成形方法具有增进的突出功效,从而更加适于实用,诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述,为了能够更清楚了解本发明的技术手段,而可依照说明书的内容予以实施,并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂,以下特举较佳实施例,并配合附图,详细说明如下。
附图说明
图1至图8为本发明的一较佳实施例中的微影图形成形方法各步骤中一半导体装置的侧剖面图;
图9为本发明的一较佳实施例中的微影图形成形方法的流程图。图10及图11为本发明的一较佳实施例中的微影图形成形方法各步骤中一半导体装置的侧剖面图。
100:半导体装置            110:基板
112:物质层                114:光罩层
116:物质层                118:第一光阻图形
120:第二光阻图形          122:顶部物质层
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例,对依据本发明提出的微影双重图形成形方法其具体实施方式、方法、步骤、特征及其功效,详细说明如后。
有关本发明的前述及其他技术内容、特点及功效,在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明,当可对本发明为达成预定目的所采取的技术手段及功效得一更加深入且具体的了解,然而所附图式仅是提供参考与说明之用,并非用来对本发明加以限制。
图1至图8为本发明的一较佳实施例中,一半导体装置100在不同的工艺阶段中的剖面图。图9为本发明的一较佳实施例中,一微影图形成形方法200的流程图。藉由参阅图1至图9,微影图形成形方法200及半导体装置100将被一同解说。
图1是绘示具有一硅基板110的半导体装置100。基板110可以为其他适合半导体工艺的物质,包括锗、硅锗或砷化镓。更进一步地,基板110可以为其他适合的基本半导体(elementary semiconductor)物质如钻石或适合的复合半导体物质如碳化硅、砷化铟、磷化铟或适合的合金半导体物质如硅碳锗合金、磷砷化镓或磷砷化铟。另外,基板110亦可为一非半导体物质,如玻璃基板,以形成薄膜晶体管(即电晶体,本文均称为晶体管)液晶显示装置,或是熔融石英块(fused quartz)、试剂氟化钙(calciumfluoride)以形成一光罩。基板110更包含不同的离子布植区域、介电物质及多层电路连接。在不同的实施例中,基板110随着不同的微电子元件,如互补式金氧半场效晶体管、影像感测器、记忆体单元或电容性元件,而包含不同的布植物质。基板110亦可包含不同的传导物质及介电物质的组合,以连接或分开不同的微电子元件。基板110尚可包含一个或多个物质层形成于其上。
请参阅图1及图9所示,本发明的微影图形成形方法的第一步骤为步骤202,形成一底部物质(underlying material)层于基板110上。底部物质层包含多个薄膜层以于不同的应用中提供不同的功用。
一物质层112形成于基板110上。物质层112可以由硅、多晶硅、介电物质、导电物质或是其排列组合形成。在一实施例中,物质层112具有一介于100埃至9000埃的厚度。在另一较佳的实施例中,物质层112具有一介于1000埃至3500埃的厚度。物质层112在一实施例中包含一介电物质以形成一层间介电层(interlayer dielectric;ILD)或金属层间介电层(inter-metal dielectric;IMD)。介电层包含硅氧化物及/或具有一介电常数小于4的低介电常数介电物质。举例来说,低介电常数物质可以自掺氟的硅玻璃(fluorinated silica glass;FSG)、布植碳元素的硅氧化物、黑钻石、干凝胶(xerogel)、空气胶(aerogel)、掺氟的非晶系碳膜(fluorinated amorphous carbon film)、聚对二甲苯(parylene)、苯并环丁烷(bis-benzoyclobutane;BCB)、SiLK介电树脂、聚亚酰胺(polyimide)及/或其他适当的多孔性高分子(porous polymeric)物质。介电层可以藉由旋转涂布方式、化学气相沉积法形成或其他合适的工艺形成。
一光罩层114接着形成于物质层112上。本实施例中,光罩层114包含一碳覆盖物质膜,可以一旋转涂布方式形成。举例来说,一包含碳化硅的含碳层。光罩层114具有一介于50埃至1000埃的厚度,并在之后的蚀刻物质层112及/或基板110的工艺中,做为一遮罩。
接着,一物质层116形成于光罩层114上以减少微影曝光工艺中的反射。在一实施例中,物质层116包含一底部抗反射物质。物质层116具有一介于50埃至500埃的厚度。物质层116可以旋转涂布方式形成。
继续参阅图1及图9所示,微影图形成形方法200在步骤204中,形成一第一光阻图形118于基板上。在一实施例中,一光阻层形成于基板上并经由一第一微影工艺形成如图1所示的第一光阻图形118。第一光阻图形118包含多个第一光阻物质,第一光阻物质的间具有多个开口,以使部分的底部物质层曝露出来。第一光阻图形118的开口是由一预先设定的图样形式所定义出来。在一实施例中,第一光阻图形的图样形式包含许多根据光罩所定义的集成电路布局中的线路。第一光阻物质间的间隔为第一光阻图形中,一光阻物质至邻近的光阻物质间的距离。此间隔为一介于50nm至200nm的距离。一较佳的实施例中,此间隔为100nm。第一光阻图形118的厚度介于100埃至5000埃。在其中一实施例,第一光阻层118的厚度介于500埃至3000埃,或介于1000埃至1500埃。第一光阻图形118的光阻物质可为一正型或负型的光阻。在利用深紫外光射线(extreme ultraviolet;EUV)的先进工艺中,可使用一化学增幅(chemical amplification;CA)光阻做为第一光阻图形118。第一光阻图形118可包含有机酸(acidmolecular)或对射线敏感之酸产生物(radiation-sensitive acidgenerator)以使射线施加于其上时产生酸。形成第一光阻图形118的第一微影工艺可为光阻覆盖、软烤(soft baking)、光罩对齐(mask aligning)、曝光、曝后烤(post-exposure baking)、显影(developing)及硬烤(hardbaking)的工艺形成。其中曝光工艺藉由一射线通过具有一预先设定的图形的光罩,而对半导体装置100进行曝光。射线可为紫外线或深紫外线,如一具有248nm波长的氟化氪准分子激光(KrF excimer laser)或一具有193nm波长的氟化氩准分子激光(ArF excimer laser)。微影图形成形工艺可以利用其他的曝光模式或技术,如正轴(on-axis)、偏轴(off-axis)、四极(quadripole)、磁偶极(dipole)曝光技术。微影图形成形工艺亦可由其他方法所取代,如无光罩微影(maskless lithography)、电子束曝光(electron-beam writing)、离子束曝光(ion-beam writing)及分子模印(molecular imprint)。
请参阅图2及图9所示,微影图形成形方法200在步骤206中,对第一光阻图形118进行固化。固化过程可使第一光阻图形118更坚固而不致因形成第二光阻层时的微影图形成形工艺而变形。固化工艺包含热固化工艺,或紫外线固化、离子布植轰击(ion-implant bombard)、电子束处理或上述工艺的组合。在其他实施例中,第一光阻图形118上亦可在进行第二微影工艺前覆盖一层物质,以强化或保护第一光阻物质。这层物质可为一聚合物物质,形成于第一光阻图形118上以提供保护,例如一具有50埃至500埃厚度的底部抗反射物质。
请参阅图3及图9所示,微影图形成形方法200在步骤208中,如图3所示,经由一第二微影工艺形成一第二光阻图形120于基板上。第二光阻层形成于底部物质层及第一光阻图形118上,并接着被图案化以形成第二光阻图形120。与第一光阻图形118类似,第二光阻图形120包含多个第二光阻物质,第二光阻物质之间具有多个开口,以使部分不被第一及第二光阻图形所覆盖的底部物质层曝露出来。第二光阻物质根据另一预先设定的集成电路结构图样形式的第二光罩所定义出来。在一实施例中,第二光阻物质分别形成于二邻近的第一光阻物质之间。因此,二邻近的第二光阻物质间,亦有一第一光阻物质。
第二光阻图形120的结构与第一光阻图形118相关,以形成双重成形的结构。在一实施例中,第一及第二光阻图形的开口是成一间隔分离(pitchsplitting)的结构。举例来说,第二光阻物质间具有50nm至200nm的间隔距离。在另一实施例中,第二光阻物质间具有100nm的距离。在一实施例中,第一光阻图形118及第二光阻图形120的第一光阻物质及第二光阻物质间,具有一分离间隔,此分离间隔为第一光阻图形的光阻物质间或第二光阻图形的光阻物质间距离的一半,因此达成一更小的最小特征尺寸(minimum features size)。另一实施例中,第一及第二光阻图形所定义出的开口是用以形成金属线的接触孔或沟槽。举例来说,第二光阻图形120所形成的线与第一光阻图形118所形成的线交错。第二光阻图形120可与第一光阻图形118在形成方法、结构、厚度、包含的光阻物质相似。举例来说,可使用一化学增幅光阻做为第二光阻图形120。形成第二光阻图形120的第二微影图形成形工艺实质上可近似于形成第一光阻图形118的第一微影图形成形工艺,如包含光阻覆盖、软烤、光罩对齐、曝光、曝后烤、显影及硬烤的工艺。
请参阅图4及图9所示,微影图形成形方法200在步骤210中,形成一顶部物质层122于基板上。顶部物质层122如图4所示,填满了由第一及第二光阻物质所定义出的开口。顶部物质层122可形成于第一及第二光阻图形上,包含一富硅物质,并藉由如旋转涂布的方式形成。顶部物质层122包含重量比例高于40%的硅。在一实施例中,顶部物质层122包含一含硅的有机高分子物质,可为一交联(sross-linked)的形式。此交联的形式可藉由对顶部物质层122进行热烤的方式形成。其他实施例中,顶部物质层122可包含一含硅非有机的高分子物质如硅胶(silicone)。在不同实施例中,顶部物质层122更包含如氧化硅、氮化硅或氮氧化硅、旋涂玻璃(spin-on glass;SOG)、纯硅物质如多晶硅,或含有如钛、氮化钛、铝、钽等金属物质的有机高分子物质。顶部物质层122具有一大于第一及第二光阻图形的厚度,如500埃至2000埃,以填满开口。在其他实施例中,顶部物质层122的厚度亦可小于第一及第二光阻图形的厚度,如800至900埃,以使第一及第二光阻图形的顶部表面露出。
请参阅图5及图9所示,微影图形成形方法200在步骤212中,蚀刻顶部物质层122以曝露第一及第二光阻图形118及120。蚀刻过程实施于顶部物质层122以移除部分的顶部物质层122,并使第一及第二光阻图形118及120的顶部表面曝露。蚀刻过程可使用CF4、C3F8、C4F8、CHF3及CH2F2的蚀刻剂以进行干性蚀刻,或是使用缓冲氢氟酸(bufferedhydrofluoric acid;BHF)进行湿式蚀刻,以蚀刻二氧化硅。在其他实施例中,如果顶部物质层122形成时即已曝露出第一及第二光阻图形的顶部表面,则步骤212可省略。
请参阅图6及图9所示,微影图形成形方法200在步骤214中,移除第一及第二光阻图形118及120。未被顶部物质层122覆盖的底部抗反射物质可在移除第一及第二光阻图形118及120的过程中,亦跟着被移除。在移除第一及第二光阻图形118及120后,如图6所示,底部物质层藉由顶部物质层122所定义的开口曝露出来。被图案化后的顶部物质层具有与第一及第二光阻图形相反的图形。顶部物质层的图形因此对应于将形成于基板上的接触孔或沟槽,或是将被定义于底部物质层或基板上的金属线。一光阻灰化(resist ashing)过程将用以移除光阻物质及未被覆盖的底部抗反射物质。
请参阅图7及图9所示,微影图形成形方法200在步骤216中,蚀刻底部物质层。在一实施例中,光罩层114由于顶部物质层122被移除而曝露,因此,光罩层114在对应顶部物质层122中定义的开口的部分亦被蚀刻去。光罩层114包含一与第一及第二光阻图形相反的图形。在不同实施例中,蚀刻工艺使光罩层114具有较顶部物质层122高的蚀刻率。因此,对应于顶部物质层122的开口中的光罩层114部分将在蚀刻步骤中被移除。在一实施例中,蚀刻过程由一氮等离子体(nitrogen plasma)或一氧、氢、氟化碳、溴化碳及的混合物实现,使含硅的顶部物质成为氮化物或氮氧化物而具有较高的抗蚀能力。本发明的微影图形成形方法200具有许多优点,举例来说,由于顶部物质层122的每一开口对应至第一及第二光阻图形118及120的光阻物质,第一及第二光阻图形118及120间的迭对叠对误差(overlay error)可能造成两个邻近的开口改变位置。然而,每个开口的尺寸都已被维持限制住。因迭对叠对误差造成各集成电路元件(如接触孔或金属线)的尺寸改变,将因为本发明的微影双重图形成形方法200而不会发生。在另一实施例中,由于底部物质层仅用一个蚀刻过程即完成,与现有习知的双重图形工艺及双重蚀刻工艺相较下,生产成本、生产率及生产品质都因此而改进。在另一实施例中,由于顶部物质层122是用以于移除底部物质层的蚀刻过程中,做为一硬光罩(hard mask),因此第一及第二光阻图形在上述蚀刻过程中不再做为蚀刻阻抗的功能,而可使第一及第二光阻图形的厚度下降。因此,所形成于底部物质层的图形的关键尺寸可以获得更佳的控制。更进一步地,由于光阻物质的蚀刻阻抗不再如此重要,光阻物质的选择即不须过度严谨,而有较多的选择性。
请参阅图8及图9所示,微影图形成形方法200在步骤218中,在蚀去未被顶部物质层覆盖的部分底部物质层后,移除顶部物质层122。步骤218可以一湿式化学蚀刻过程或干式等离子体蚀刻过程来移除顶部物质层122。举例来说,蚀刻过程可使用包含CF4、C3F8、C4F8、CHF3及CH2F2以进行干性蚀刻,或是使用缓冲氢氟酸进行湿式蚀刻。除此的外,物质层116亦可由与上述相同或其他的蚀刻过程而移除。
并且,移除部分基板或介电物质层112的步骤,是藉由图形化的光罩层114做为一硬光罩,以使光罩层114所定义的开口成形于介电物质层112,如图10所示,为一半导体装置100的侧剖面图。介电物质层112对应至图形化的光罩层114开口部分处,由干式或湿式蚀刻过程以蚀刻去而形成多个沟槽或接触孔于介电物质层112上。光罩层114在此步骤是做为一硬光罩,因此较介电物质层112具有较高的蚀刻阻抗。蚀刻过程可使用适合的蚀刻气体如HBr、Cl2、SF6、O2、Ar或He。光罩层114在蚀刻过程中将被消耗掉,剩余的部分将如图11所示被移除。
上述自图1至图11的微影图形成形方法提供了一微影双重图形成形方法。此微影图形成形方法以两次曝光及一底部物质层的蚀刻过程实现,因此降低了生产成本及降低关键尺寸的变化影响。其他的优点尚有,举例来说,因为光罩层114是做为一硬光罩以进行底部物质层或基板的蚀刻,故选择高蚀刻阻抗的光罩层114后,本发明的微影图形成形方法可用以蚀刻更厚的物质层。
本发明的微影图形成形方法200的其他的实施例如上所述,各种的更动与润饰,在不脱离本发明的精神和范围下,均在本发明的保护范围内。在一实施例中,多个接触孔可由第一及第二光阻图形118及120所定义,并形成于介电物质层112上。其他实施例中,第一及第二光阻图形118及120亦定义多个具有分离间隔的线,并形成于介电物质层112上。一实施例中,顶部物质层112及光罩层114的蚀刻速率是为不同。另一实施例中,底部物质层可具有其他的组合及结构变化的实施方式,举例来说,底部物质层可以不必存在,而使第一及第二光阻图形直接形成于基板110上。又一实施例中,步骤212移除部分顶部物质层112的过程可使用CF4的干式蚀刻或是使用缓冲氢氟酸进行湿式蚀刻。其他适合的蚀刻过程亦可使用化学机械研磨(chemical mechanical polishing;CMP)法进行移除部分的顶部物质层。移去第一及第二光阻图形118及120的步骤214,亦可使用传统的工艺如湿式去除法或氧气等离子体除去法。
另一实施例中,光罩层114的图形亦可与其他微影图形成形技术相配合。举例来说,具有高光学对比(optical contrast)的无铬相位微影(chromeless phase lithography)是可与光罩层114的图形整合,并形成较相位偏移光罩(PSM)或二元式光罩(binary mask)更佳的图形。举例来说,一无铬光罩可藉由正型光阻以形成一岛图(island pattern),其相反的硬光罩图形可以较高的解析度将岛图转换为一孔图(hole pattern)。此方法不仅反转图形,更增强蚀刻阻抗。微影图形成形方法200的光罩图形可应用于不同处,举例来说,如果一线条图形可由光罩图形获得更佳的品质,则线条图形可以获得更高的解析度。
因此本发明提供了一微影图形成形方法。微影图形成形方法包含形成一第一光阻图形于基板上,第一光阻图形包含至少一开口;固化第一光阻图形;形成一第二光阻图形于基板上;形成一物质层于基板上;以及移除第一及第二光阻图形以曝露基板。
本发明更提供了利用第一物质层做为光罩以蚀刻基板的蚀刻方式。在本方法中,其中第二光阻图形的每一部分沉积于该第一光阻图形的至少一开口中。固化第一光阻图形的步骤是经由一热固化工艺、一紫外线固化工艺、一电子束处理过程、一离子布植处理过程或其排列组合的工艺所形成。第一及第二光阻图形各包含至少一光阻物质,各光阻物质具有一厚度及一宽度,其中厚度介于600埃至800埃的范围,宽度介于400埃至500埃的范围。其中形成物质层的步骤包含形成一富硅物质层。在移除第一及第二光阻图形的步骤前更包含一步骤:蚀刻物质层以曝露第一及第二光阻图形。其中蚀刻物质层的步骤由一包含CF4、C3F8、C4F8、CHF3及CH2F2的蚀刻剂群组中选出。
本发明在另一实施例中,更提供了一微影双重图形成形方法。微影双重图形成形方法包含下列步骤:形成一第一物质层于一基板上;形成一第一光阻图形于第一物质层上,第一光阻图形包含多个开口;固化第一光阻图形;在固化第一光阻图形后,形成一第二光阻图形于第一物质层上;形成一第二物质层于第一物质层上;移除第一及第二光阻图形以曝露第一物质层中,未被第二物质层覆盖的部分;以及利用第二物质层做为一光罩,蚀刻第一物质层。
本方法在形成第一物质层的步骤更包含:形成一介电物质层于基板上;以及以一旋转涂布方式形成一含碳物质层。形成第二物质层的步骤更包含:以一旋转涂布方式形成一富硅介电物质层。其中富硅介电物质层包含重量比例高于40%的硅。在形成第一光阻图形的步骤前更包含一步骤:形成一底部抗反射物质于该第一物质层上。在蚀刻第一物质层后,更包含一步骤:移除第二物质层。形成第二光阻图形的步骤更包含:形成第二物质层于开口中。
本发明在另一实施例中,更提供了一微影双重图形成形方法。微影双重图形成形方法,包含下列步骤:以一第一微影工艺形成互相间隔的多个第一光阻物质于一基板上;以一第二微影工艺形成互相间隔的多个第二光阻物质,各第二光阻物质位于该等第一光阻物质的其中一对间;形成一物质层于基板上;移除第一及第二光阻物质以曝露基板中未被物质层覆盖的部分;以及以物质层做为一光罩,蚀刻该基板。
本方法在移除第一及第二光阻物质的步骤前更包含一步骤:对物质层进行一回蚀工艺。其中各第一光阻物质与一邻近的第二光阻物质的一间隔小于50nm。在形成第二光阻物质的步骤前更包含一步骤:固化第一光阻物质。在形成第二光阻物质的步骤前更包含一步骤:以一聚合物质覆盖第一光阻物质。
以上所述,仅是本发明的较佳实施例而已,并非对本发明作任何形式上的限制,虽然本发明已以较佳实施例揭露如上,然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰,均仍属于本发明技术方案的范围内。

Claims (10)

1.一种微影图形成形方法,其特征在于其包含以下步骤:
形成一第一物质层于一基板上;
形成一光罩层于该第一物质层上;
形成一底部抗反射层于该光罩层上;
形成一第一光阻图形于该底部抗反射层上,该第一光阻图形包含至少一开口,以曝露部份该底部抗反射层;
以一固化工艺固化该第一光阻图形;
形成一第二光阻图形于包含该底部抗反射层上的已固化的该第一光阻图形的该至少一开口中,以使该第一光阻图形在形成该第二光阻图形的一微影工艺中不被蚀刻,且该第一及该第二光阻图形间形成一间隔分离,以曝露出该底部抗反射层;
形成一富硅顶部物质层于该底部抗反射层上的该间隔分离中;
移除该第一及第二光阻图形;以及
蚀刻该底部抗反射层以及该光罩层。
2.根据权利要求1所述的微影图形成形方法,其特征在于其更包含一步骤:利用该富硅顶部物质层做为一光罩,对该底部抗反射层以及该光罩层进行蚀刻。
3.根据权利要求1所述的微影图形成形方法,其特征在于其中所述的第一物质层包含多晶硅、介电物质及/或导电物质。
4.根据权利要求1所述的微影图形成形方法,其特征在于其中固化该第一光阻图形的步骤是经由一热固化工艺、一紫外线固化工艺、一电子束处理过程、一离子布植处理过程或其排列组合的工艺所形成。
5.根据权利要求1所述的微影图形成形方法,其特征在于其中在移除该第一及第二光阻图形的步骤前更包含一步骤:蚀刻该富硅顶部物质层以曝露该第一及该第二光阻图形。
6.一种微影双重图形成形方法,其特征在于其包含以下步骤:
形成一第一物质层于一基板上;
形成一底部抗反射层于该第一物质层上;
形成一第一光阻图形于该底部抗反射层上,该第一光阻图形包含多个开口;
利用一热固化工艺固化该第一光阻图形;
在固化该第一光阻图形后,形成一第二光阻图形于该底部抗反射层上,以使该第一光阻图形在形成该第二光阻图形的一微影工艺中不被蚀刻;
形成一第二物质层于该底部抗反射层上;
移除该第一及第二光阻图形以曝露该底部抗反射层中,未被该第二物质层覆盖的部分;以及
利用该第二物质层做为一光罩,蚀刻该底部抗反射层及该第一物质层,以形成用以形成一金属线的一接触孔或一沟槽。
7.根据权利要求6所述的微影双重图形成形方法,其特征在于其中形成该第一物质层的步骤更包含:
形成一介电物质层于该基板上;以及
以一旋转涂布方式形成一含碳物质层。
8.根据权利要求6所述的微影双重图形成形方法,其特征在于其中形成该第二物质层的步骤更包含:以一旋转涂布方式形成一富硅介电物质层。
9.根据权利要求6所述的微影双重图形成形方法,其特征在于其中在蚀刻该底部抗反射层及该第一物质层后,更包含一步骤:移除该第二物质层。
10.根据权利要求6所述的微影双重图形成形方法,其特征在于其中形成该第二光阻图形的步骤更包含:形成该第二物质层于该等开口中。
CN2008101679391A 2007-11-30 2008-10-16 微影双重图形成形方法 Active CN101446760B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/948,444 2007-11-30
US11/948,444 US7935477B2 (en) 2007-11-30 2007-11-30 Double patterning strategy for contact hole and trench

Publications (2)

Publication Number Publication Date
CN101446760A CN101446760A (zh) 2009-06-03
CN101446760B true CN101446760B (zh) 2012-01-18

Family

ID=40676086

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008101679391A Active CN101446760B (zh) 2007-11-30 2008-10-16 微影双重图形成形方法

Country Status (5)

Country Link
US (1) US7935477B2 (zh)
JP (1) JP4885930B2 (zh)
KR (1) KR101208461B1 (zh)
CN (1) CN101446760B (zh)
TW (1) TWI424469B (zh)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8741552B2 (en) 2009-02-11 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench in photolithography
US8048616B2 (en) 2008-03-12 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench in photolithography
TWI452419B (zh) * 2008-01-28 2014-09-11 Az Electronic Mat Ip Japan Kk 細微圖案光罩及其製造方法、及使用其之細微圖案形成方法
US20090253081A1 (en) * 2008-04-02 2009-10-08 David Abdallah Process for Shrinking Dimensions Between Photoresist Pattern Comprising a Pattern Hardening Step
US20090253080A1 (en) * 2008-04-02 2009-10-08 Dammel Ralph R Photoresist Image-Forming Process Using Double Patterning
JP5101541B2 (ja) * 2008-05-15 2012-12-19 信越化学工業株式会社 パターン形成方法
US20100040838A1 (en) * 2008-08-15 2010-02-18 Abdallah David J Hardmask Process for Forming a Reverse Tone Image
US20100183851A1 (en) * 2009-01-21 2010-07-22 Yi Cao Photoresist Image-forming Process Using Double Patterning
US8084186B2 (en) * 2009-02-10 2011-12-27 Az Electronic Materials Usa Corp. Hardmask process for forming a reverse tone image using polysilazane
US8822347B2 (en) * 2009-04-27 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Wet soluble lithography
US8303831B2 (en) * 2009-07-20 2012-11-06 GlobalFoundries, Inc. Methods for fabricating semiconductor devices
US8026178B2 (en) * 2010-01-12 2011-09-27 Sandisk 3D Llc Patterning method for high density pillar structures
JP5427104B2 (ja) * 2010-05-11 2014-02-26 パナソニック株式会社 パターン形成方法
US8211807B2 (en) * 2010-10-19 2012-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning technology using single-patterning-spacer-technique
CN102468188B (zh) * 2010-11-19 2015-03-18 旺宏电子股份有限公司 一种半导体蚀刻方法
CN102759861A (zh) * 2011-04-28 2012-10-31 中芯国际集成电路制造(上海)有限公司 一种用于集成电路制造中改进光刻的方法
TWI492298B (zh) * 2011-08-26 2015-07-11 Applied Materials Inc 雙重圖案化蝕刻製程
CN103390551B (zh) * 2012-05-10 2017-03-01 联华电子股份有限公司 半导体装置图案化结构的制作方法
CN102969235B (zh) * 2012-12-03 2017-07-25 上海集成电路研发中心有限公司 一种小尺寸线端间距的形成方法
CN103439862B (zh) 2013-08-16 2016-04-27 上海华力微电子有限公司 栅极lele双重图形成型方法
CN103441066B (zh) * 2013-08-16 2016-01-27 上海华力微电子有限公司 基于darc掩膜结构的栅极lele双重图形成型方法
US9524902B2 (en) * 2013-12-12 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming integrated circuit with conductive line having line-ends
CN105720002B (zh) * 2014-12-03 2019-04-23 北京北方华创微电子装备有限公司 斜孔刻蚀方法
JP2016206449A (ja) * 2015-04-23 2016-12-08 株式会社東芝 パターン形成方法
US9589964B1 (en) 2015-06-24 2017-03-07 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices
US10515847B2 (en) * 2017-09-29 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming vias and method for forming contacts in vias
CN110828460B (zh) * 2018-08-14 2022-07-19 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
CN111092013B (zh) * 2018-10-23 2022-07-19 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US11329089B1 (en) 2019-06-07 2022-05-10 Gigajot Technology, Inc. Image sensor with multi-patterned isolation well
US11830744B1 (en) 2022-05-31 2023-11-28 Nanya Technology Corporation Method of preparing active areas

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5667940A (en) * 1994-05-11 1997-09-16 United Microelectronics Corporation Process for creating high density integrated circuits utilizing double coating photoresist mask
US6221562B1 (en) * 1998-11-13 2001-04-24 International Business Machines Corporation Resist image reversal by means of spun-on-glass
JP2004335873A (ja) * 2003-05-09 2004-11-25 Toshiba Corp パターン形成方法
CN1627479A (zh) * 2003-12-12 2005-06-15 尔必达存储器股份有限公司 抗蚀图形成方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62166520A (ja) 1986-01-20 1987-07-23 Nec Corp 微細パタ−ンのパタ−ニング法
JPH0253060A (ja) 1988-08-18 1990-02-22 Matsushita Electron Corp 半導体装置の製造方法
JPH02125620A (ja) 1988-11-05 1990-05-14 Mitsubishi Electric Corp パターン形成方法
JPH03270227A (ja) 1990-03-20 1991-12-02 Mitsubishi Electric Corp 微細パターンの形成方法
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
JP2919004B2 (ja) 1990-07-12 1999-07-12 沖電気工業株式会社 パターン形成方法
JPH05136033A (ja) 1991-11-13 1993-06-01 Hitachi Ltd パターン形成方法及びその装置
JPH10150027A (ja) 1996-11-19 1998-06-02 Nittetsu Semiconductor Kk 半導体装置の微細レジストパターンの形成方法
KR20000045425A (ko) 1998-12-30 2000-07-15 김영환 반도체 소자의 미세패턴 형성방법
JP3974295B2 (ja) 1999-09-24 2007-09-12 株式会社東芝 パターン形成方法
JP2001251038A (ja) 2000-03-03 2001-09-14 Nippon Mektron Ltd 回路基板のレジストパタ−ン形成法
US7399709B1 (en) * 2002-09-27 2008-07-15 Taiwan Semiconductor Manufacturing Co., Ltd. Complementary replacement of material
JP3884415B2 (ja) 2003-07-22 2007-02-21 株式会社東芝 パターン形成方法及び半導体装置の製造方法
KR100811431B1 (ko) * 2005-12-28 2008-03-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7959818B2 (en) 2006-09-12 2011-06-14 Hynix Semiconductor Inc. Method for forming a fine pattern of a semiconductor device
JP2009053547A (ja) 2007-08-28 2009-03-12 Tokyo Ohka Kogyo Co Ltd パターン形成方法及び被覆膜形成用材料
JPWO2009054413A1 (ja) 2007-10-25 2011-03-03 日産化学工業株式会社 半導体装置の作製方法
KR101384814B1 (ko) 2007-12-14 2014-04-14 제이에스알 가부시끼가이샤 패턴 형성 방법
JP2009194248A (ja) 2008-02-15 2009-08-27 Tokyo Electron Ltd パターン形成方法、半導体製造装置及び記憶媒体

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5667940A (en) * 1994-05-11 1997-09-16 United Microelectronics Corporation Process for creating high density integrated circuits utilizing double coating photoresist mask
US6221562B1 (en) * 1998-11-13 2001-04-24 International Business Machines Corporation Resist image reversal by means of spun-on-glass
JP2004335873A (ja) * 2003-05-09 2004-11-25 Toshiba Corp パターン形成方法
CN1627479A (zh) * 2003-12-12 2005-06-15 尔必达存储器股份有限公司 抗蚀图形成方法

Also Published As

Publication number Publication date
US20090142701A1 (en) 2009-06-04
JP2009135462A (ja) 2009-06-18
US7935477B2 (en) 2011-05-03
JP4885930B2 (ja) 2012-02-29
KR101208461B1 (ko) 2012-12-05
TW200924024A (en) 2009-06-01
KR20090056814A (ko) 2009-06-03
TWI424469B (zh) 2014-01-21
CN101446760A (zh) 2009-06-03

Similar Documents

Publication Publication Date Title
CN101446760B (zh) 微影双重图形成形方法
CN101533218B (zh) 微影图形成形方法
US8222151B2 (en) Double patterning strategy for contact hole and trench in photolithography
US8003310B2 (en) Masking techniques and templates for dense semiconductor fabrication
US8940643B2 (en) Double patterning strategy for contact hole and trench in photolithography
US7354847B2 (en) Method of trimming technology
US7531456B2 (en) Method of forming self-aligned double pattern
US8039195B2 (en) Si device making method by using a novel material for packing and unpacking process
US8802510B2 (en) Methods for controlling line dimensions in spacer alignment double patterning semiconductor processing
US9064813B2 (en) Trench patterning with block first sidewall image transfer
US20060216938A1 (en) Method of forming pattern
US8470708B2 (en) Double patterning strategy for contact hole and trench in photolithography
US8303831B2 (en) Methods for fabricating semiconductor devices
WO2010138404A1 (en) Fabrication of high aspect ratio features in a glass layer by etching
TW200901272A (en) Method for forming fine patterns in semiconductor device
TW200913012A (en) Method for forming micropatterns in semiconductor device
US20090227110A1 (en) Method of Forming Mask Pattern
KR100816210B1 (ko) 반도체 장치 형성 방법
US20110130008A1 (en) Method to control critical dimension
US20080280216A1 (en) Method of forming a hard mask pattern in a semiconductor device
KR101103809B1 (ko) 반도체 소자의 제조 방법
KR100779015B1 (ko) 반도체 소자의 제조 방법
CN113496874A (zh) 半导体结构及半导体结构的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant