TWI424469B - 微影雙重圖形成形方法 - Google Patents

微影雙重圖形成形方法 Download PDF

Info

Publication number
TWI424469B
TWI424469B TW097138588A TW97138588A TWI424469B TW I424469 B TWI424469 B TW I424469B TW 097138588 A TW097138588 A TW 097138588A TW 97138588 A TW97138588 A TW 97138588A TW I424469 B TWI424469 B TW I424469B
Authority
TW
Taiwan
Prior art keywords
forming
photoresist
material layer
layer
pattern
Prior art date
Application number
TW097138588A
Other languages
English (en)
Other versions
TW200924024A (en
Inventor
Fengcheng Hsu
Chunkuang Chen
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Publication of TW200924024A publication Critical patent/TW200924024A/zh
Application granted granted Critical
Publication of TWI424469B publication Critical patent/TWI424469B/zh

Links

Classifications

    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338Process specially adapted to improve the resolution of the mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Description

微影雙重圖形成形方法
本發明是有關於一種微影圖形成形,且特別是有關於一種微影雙重圖形成形方法。
半導體技術在現代仍然持續地朝著更小的尺寸在邁進。近年來在尺寸上,已經演進到65奈米、45奈米,甚至更小的製程。用來產生微小積體電路佈局的光阻層,通常具有較高的長寬比。在上述的情形下,如何維持一個理想的關鍵尺寸(critical dimension;CD),將因眾多影響因素而提升困難度。光阻層的關鍵尺寸即為其中一項面臨挑戰的項目。舉例來說,在微影圖形成形製程中,光阻層容易遭受圖形崩毀(pattern collapse)以及關鍵尺寸降低的影響,而使得製程的結果並不理想。
因此,如何設計一個新的微影圖形成形方法,以克服上述缺失,乃為此一業界亟待解決的問題。
因此本發明的目的就是在一種微影圖形成形方法,包含下列步驟:形成一第一光阻層於一基板上,第一光阻層包含至少一開口;固化第一光阻層;形成一第二光阻層於已固化之第一光阻層及基板上;形成一物質層於基板上;以及移除第一及第二光阻層以曝露基板。
本發明的另一目的是在提供一種微影雙重圖形成形方法,包含下列步驟:形成一第一物質層於一基板上;形成一第一光阻層於第一物質層上,第一光阻層包含複數個開口;固化第一光阻層;於固化第一光阻層後,形成一第二光阻層於第一物質層上;形成一第二物質層於第一物質層上;移除第一及第二光阻層以曝露第一物質層中,未被第二物質層覆蓋之部份;以及利用第二物質層做為一光罩,蝕刻第一物質層。
本發明的又一目的是在提供一種微影雙重圖形成形方法,包含下列步驟:以一第一微影製程形成互相間隔之複數個第一光阻物質於一基板上;以一第二微影製程形成互相間隔之複數個第二光阻物質,各第二光阻物質係位於第一光阻物質之其中一對間;形成一物質層於基板上;移除第一及第二光阻物質以曝露基板中未被物質層覆蓋之部份;以及以物質層做為一光罩,蝕刻基板。
本發明之優點在於能夠利用,而輕易地達到上述之目的。
在參閱圖式及隨後描述之實施方式後,該技術領域具有通常知識者便可瞭解本發明之目的,以及本發明之技術手段及實施態樣。
以下的說明揭露了許多不同的實施例,揭示了一些特別的組合元件及設置。但這些實施例僅為一些舉例,因此 並非限制本發明之範圍。舉例來說。形成一第一物件於一第二物件上之敘述,可能包含第一及第二物件係直接接觸形成之實施例,也可能包含有其他物件形成於第一及第二物件中間的實施例,因此第一及第二物件並未直接接觸。除此之外,本發明之實施例的敘述,可能重複使用一些參考元件標號於不同的實施例中。這些重複的元件標號係為了簡化及清楚地說明,而並非表示不同之實施例間係具有關係。
第1圖至第8圖係為本發明之一實施例中,一半導體裝置100在不同的製程階段中的剖面圖。第9圖係為本發明之一實施例中,一微影圖形成形方法200之流程圖。藉由參照第1圖至第9圖,微影圖形成形方法200及半導體裝置100將被一同解說。
第1圖係繪示具有一矽基板110之半導體裝置100。基板110可以為其他適合半導體製程之物質,包括鍺、矽鍺或砷化鎵。更進一步地,基板110可以為其他適合之基本半導體(elementary semiconductor)物質如鑽石或適合之複合半導體物質如碳化矽、砷化銦、磷化銦或適合之合金半導體物質如矽碳鍺合金、磷砷化鎵或磷砷化銦。另外,基板110亦可為一非半導體物質,如玻璃基板,以形成薄膜電晶體液晶顯示裝置,或是熔融石英塊(fused quartz)、試劑氟化鈣(calcium fluoride)以形成一光罩。基板110更包含不同之離子佈植區域、介電物質及多層電路連接。在不同的實施例中,基板110隨著不同的微電子元件,如 互補式金氧半場效電晶體、影像感測器、記憶體單元或電容性元件,而包含不同的佈植物質。基板110亦可包含不同的傳導物質及介電物質的組合,以連接或分開不同的微電子元件。基板110尚可包含一個或多個物質層形成於其上。
請參照第1圖及第9圖,本發明之微影圖形成形方法之第一步驟係為步驟202,形成一底部物質(underlying material)層於基板110上。底部物質層包含複數個薄膜層以於不同之應用中提供不同之功用。
一物質層112形成於基板110上。物質層112可以由矽、多晶矽、介電物質、導電物質或是其排列組合形成。於一實施例中,物質層112具有一介於100埃至9000埃之厚度。於另一較佳之實施例中,物質層112具有一介於1000埃至3500埃之厚度。物質層112於一實施例中包含一介電物質以形成一層間介電層(interlayer dielectric;ILD)或金屬層間介電層(inter-metal dielectric;IMD)。介電層包含矽氧化物及/或具有一介電常數小於4之低介電常數介電物質。舉例來說,低介電常數物質可以自摻氟的矽玻璃(fluorinated silica glass;FSG)、佈植碳元素之矽氧化物、黑鑽石、乾凝膠(xerogel)、空氣膠(aerogel)、摻氟的非晶系碳膜(fluorinated amorphous carbon film)、聚對二甲苯(parylene)、苯并環丁烷(bis-benzoyclobutane;BCB)、SiLK介電樹脂、聚亞醯胺(polyimide)及/或其他適當的多孔性高分子(porous polymeric)物質。介電層可以藉由 旋轉塗佈方式、化學氣相沉積法形成或其他合適的製程形成。
一光罩層114接著形成於物質層112上。本實施例中,光罩層114包含一碳覆蓋物質膜,係可以一旋轉塗佈方式形成。舉例來說,一包含碳化矽之含碳層。光罩層114係具有一介於50埃至1000埃之厚度,並在之後的蝕刻物質層112及/或基板110的製程中,做為一遮罩。
接著,一物質層116形成於光罩層114上以減少微影曝光製程中的反射。於一實施例中,物質層116包含一底部抗反射物質。物質層116係具有一介於50埃至500埃之厚度。物質層116係可以旋轉塗佈方式形成。
繼續參照第1圖及第9圖,微影圖形成形方法200於步驟204中,形成一第一光阻圖形118於基板上。於一實施例中,一光阻層形成於基板上並經由一第一微影製程形成如第1圖所示之第一光阻圖形118。第一光阻圖形118包含複數個第一光阻物質,第一光阻物質之間具有複數個開口,以使部份的底部物質層曝露出來。第一光阻圖形118的開口係由一預先設定的圖樣形式所定義出來。於一實施例中,第一光阻圖形的圖樣形式包含許多根據光罩所定義的積體電路佈局中的線路。第一光阻物質間之間隔係為第一光阻圖形中,一光阻物質至鄰近之光阻物質間的距離。此間隔係為一介於5Onm至200nm的距離。一較佳之實施例中,此間隔係為100nm。第一光阻圖形118之厚度係介於100埃至5000埃。於其中一實施例,第一光阻層118之 厚度係介於500埃至3000埃,或介於1000埃至1500埃。第一光阻圖形118之光阻物質可為一正型或負型之光阻。在利用深紫外光射線(extreme ultraviolet;EUV)的先進製程中,可使用一化學增幅(chemical amplification;CA)光阻做為第一光阻圖形118。第一光阻圖形118可包含有機酸(acid molecular)或對射線敏感之酸產生物(radiation-sensitive acid generator)以使射線施加於其上時產生酸。形成第一光阻圖形118之第一微影製程可為光阻覆蓋、軟烤(soft baking)、光罩對齊(mask aligning)、曝光、曝後烤(post-exposure baking)、顯影(developing)及硬烤(hard baking)的製程形成。其中曝光製程係藉由一射線透過具有一預先設定之圖形之光罩,而對半導體裝置100進行曝光。射線可為紫外線或深紫外線,如一具有248nm波長之氟化氪準分子雷射(KrF excimer laser)或一具有193nm波長之氟化氬準分子雷射(ArF excimer laser)。微影圖形成形製程可以利用其他的曝光模式或技術,如正軸(on-axis)、偏軸(off-axis)、四極(quadripole)、磁偶極(dipole)曝光技術。微影圖形成形製程亦可由其他方法所取代,如無光罩微影(maskless lithography)、電子束曝光(electron-beam writing)、離子束曝光(ion-beam writing)及分子模印(molecular imprint)。
請參照第2圖及第9圖,微影圖形成形方法200於步驟206中,對第一光阻圖形118進行固化。固化過程可使第一光阻圖形118更堅固而不致因形成第二光阻層時的微 影圖形成形製程而變形。固化製程包含熱固化製程,或紫外線固化、離子佈植轟擊(ion-implant bombard)、電子束處理或上述製程之組合。於其他實施例中,第一光阻圖形118上亦可在進行第二微影製程前覆蓋一層物質,以強化或保護第一光阻物質。這層物質可為一聚合物物質,形成於第一光阻圖形118上以提供保護,例如一具有50埃至500埃厚度的底部抗反射物質。
請參考第3圖及第9圖,微影圖形成形方法200於步驟208中,如第3圖所示,經由一第二微影製程形成一第二光阻圖形120於基板上。第二光阻層形成於底部物質層及第一光阻圖形118上,並接著被圖案化以形成第二光阻圖形120。與第一光阻圖形118類似,第二光阻圖形120包含包含複數個第二光阻物質,第二光阻物質之間具有複數個開口,以使部份不被第一及第二光阻圖形所覆蓋的底部物質層曝露出來。第二光阻物質根據另一預先設定的積體電路結構圖樣形式的第二光罩所定義出來。於一實施例中,第二光阻物質係分別形成於二鄰近的第一光阻物質之間。因此,二鄰近的第二光阻物質間,亦有一第一光阻物質。
第二光阻圖形120的結構係與第一光阻圖形118相關,以形成雙重成形之結構。於一實施例中,第一及第二光阻圖形的開口係成一間隔分離(pitch splitting)的結構。舉例來說,第二光阻物質間係具有50nm至200nm的間隔距離。於另一實施例中,第二光阻物質間係具有100nm的 距離。於一實施例中,第一光阻圖形118及第二光阻圖形120的第一光阻物質及第二光阻物質間,係具有一分離間隔,此分離間隔為第一光阻圖形之光阻物質間或第二光阻圖形之光阻物質間距離的一半,因此達成一更小的最小特徵尺寸(minimum features size)。另一實施例中,第一及第二光阻圖形所定義出的開口係用以形成金屬線之接觸孔或溝槽。舉例來說,第二光阻圖形120所形成之線係與第一光阻圖形118所形成的線交錯。第二光阻圖形120可與第一光阻圖形118在形成方法、結構、厚度、包含之光阻物質相似。舉例來說,可使用一化學增幅光阻做為第二光阻圖形120。形成第二光阻圖形120的第二微影圖形成形製程實質上可近似於形成第一光阻圖形118的第一微影圖形成形製程,如包含光阻覆蓋、軟烤、光罩對齊、曝光、曝後烤、顯影及硬烤的製程。
請參考第4圖及第9圖,微影圖形成形方法200於步驟210中,形成一頂部物質層122於基板上。頂部物質層122如第4圖所示,填滿了由第一及第二光阻物質所定義出的開口。頂部物質層122可形成於第一及第二光阻圖形上,包含一富矽物質,並藉由如旋轉塗佈的方式形成。頂部物質層122包含重量比例高於40%的矽。在一實施例中,頂部物質層122包含一含矽之有機高分子物質,可為一交聯(sross-linked)之形式。此交聯之形式可藉由對頂部物質層122進行熱烤的方式形成。其他實施例中,頂部物質層122可包含一含矽非有機之高分子物質如矽膠(silicone)。 於不同實施例中,頂部物質層122更包含如氧化矽、氮化矽或氮氧化矽、旋塗玻璃(spin-on glass;SOG)、純矽物質如多晶矽,或含有如鈦、氮化鈦、鋁、鉭等金屬物質之有機高分子物質。頂部物質層122具有一大於第一及第二光阻圖形之厚度,如500埃至2000埃,以填滿開口。於其他實施例中,頂部物質層122之厚度亦可小於第一及第二光阻圖形之厚度,如800至900埃,以使第一及第二光阻圖形之頂部表面露出。
請參考第5圖及第9圖,微影圖形成形方法200於步驟212中,係蝕刻頂部物質層122以曝露第一及第二光阻圖形118及120。蝕刻過程實施於頂部物質層122以移除部份的頂部物質層122,並使第一及第二光阻圖形118及120的頂部表面曝露。蝕刻過程可使用CF4 、C3 F8 、C4 F8 、CHF3 及CH2 F2 之蝕刻劑以進行乾性蝕刻,或是使用緩衝氫氟酸(buffered hydrofluoric acid;BHF)進行濕式蝕刻,以蝕刻二氧化矽。於其他實施例中,如果頂部物質層122形成時即已曝露出第一及第二光阻圖形之頂部表面,則步驟212可省略。
請參照第6圖及第9圖,微影圖形成形方法200於步驟214中,係移除第一及第二光阻圖形118及120。未被頂部物質層122覆蓋之底部抗反射物質係可於移除第一及第二光阻圖形118及120之過程中,亦跟著被移除。在移除第一及第二光阻圖形118及120後,如第6圖所示,底部物質層藉由頂部物質層122所定義之開口曝露出來。被圖 案化後之頂部物質層具有與第一及第二光阻圖形相反之圖形。頂部物質層之圖形因此對應於將形成於基板上之接觸孔或溝槽,或是將被定義於底部物質層或基板上的金屬線。一光阻灰化(resist ashing)過程將用以移除光阻物質及未被覆蓋之底部抗反射物質。
請參照第7圖及第9圖,微影圖形成形方法200於步驟216中,係蝕刻底部物質層。於一實施例中,光罩層114由於頂部物質層122被移除而曝露,因此,光罩層114在對應頂部物質層122中定義之開口之部份亦被蝕刻去。光罩層114包含一與第一及第二光阻圖形相反之圖形。於不同實施例中,蝕刻製程係使光罩層114具有較頂部物質層122高之蝕刻率。因此,對應於頂部物質層122之開口中的光罩層114部份將在蝕刻步驟中被移除。於一實施例中,蝕刻過程係由一氮電漿(nitrogen plasma)或一氧、氫、氟化碳、溴化碳及的混合物實現,使含矽之頂部物質成為氮化物或氮氧化物而具有較高之抗蝕能力。本發明之微影圖形成形方法200係具有許多優點,舉例來說,由於頂部物質層122的每一開口對應至第一及第二光阻圖形118及120的光阻物質,第一及第二光阻圖形118及120間的疊對誤差(overlay error)可能造成兩個鄰近的開口改變位置。然而,每個開口的尺寸都已被維持限制住。因疊對誤差造成各積體電路元件(如接觸孔或金屬線)的尺寸改變,將因為本發明之微影雙重圖形成形方法200而不會發生。於另一實施例中,由於底部物質層僅用一個蝕刻過程即完成, 與習知的雙重圖形製程及雙重蝕刻製程相較下,生產成本、生產率及生產品質都因此而改進。於另一實施例中,由於頂部物質層122係用以於移除底部物質層的蝕刻過程中,做為一硬光罩(hard mask),因此第一及第二光阻圖形在上述蝕刻過程中不再做為蝕刻阻抗之功能,而可使第一及第二光阻圖形的厚度下降。因此,所形成於底部物質層之圖形之關鍵尺寸可以獲得更佳的控制。更進一步地,由於光阻物質之蝕刻阻抗不再如此重要,光阻物質之選擇即不須過度嚴謹,而有較多的選擇性。
請參考第8圖及第9圖,微影圖形成形方法200於步驟218中,在蝕去未被頂部物質層覆蓋之部份底部物質層後,移除頂部物質層122。步驟218可以一濕式化學蝕刻過程或乾式電漿蝕刻過程來移除頂部物質層122。舉例來說,蝕刻過程可使用包含CF4 、C3 F8 、C4 F8 、CHF3 及CH2 F2 以進行乾性蝕刻,或是使用緩衝氫氟酸進行濕式蝕刻。除此之外,物質層116亦可由與上述相同或其他之蝕刻過程而移除。
並且,移除部份基板或介電物質層112之步驟,係藉由圖形化之光罩層114做為一硬光罩,以使光罩層114所定義之開口成形於介電物質層112,如第10圖所示,係為一半導體裝置100之側剖面圖。介電物質層112對應至圖形化之光罩層114開口部份處,係由乾式或濕式蝕刻過程以蝕刻去而形成複數個溝槽或接觸孔於介電物質層112上。光罩層114於此步驟係做為一硬光罩,因此較介電物 質層112具有較高的蝕刻阻抗。蝕刻過程係可使用適合之蝕刻氣體如HBr、Cl2 、SF6 、O2 、Ar或He。光罩層114在蝕刻過程中將被消耗掉,剩餘的部份將如第11圖所示被移除。
上述自第1圖至第11圖之微影圖形成形方法提供了一微影雙重圖形成形方法。此微影圖形成形方法以兩次曝光及一底部物質層之蝕刻過程實現,因此降低了生產成本及降低關鍵尺寸之變化影響。其他之優點尚有,舉例來說,因為光罩層114係做為一硬光罩以進行底部物質層或基板之蝕刻,故選擇高蝕刻阻抗之光罩層114後,本發明之微影圖形成形方法可用以蝕刻更厚之物質層。
本發明之微影圖形成形方法200之其他的實施例係如上所述,各種之更動與潤飾,在不脫離本發明之精神和範圍下,均在本發明之保護範圍內。在一實施例中,複數接觸孔可由第一及第二光阻圖形118及120所定義,並形成於介電物質層112上。其他實施例中,第一及第二光阻圖形118及120亦定義複數具有分離間隔之線,並形成於介電物質層112上。一實施例中,頂部物質層112及光罩層114之蝕刻速率係為不同。另一實施例中,底部物質層係可具有其他之組合及結構變化之實施方式,舉例來說,底部物質層可以不必存在,而使第一及第二光阻圖形直接形成於基板110上。又一實施例中,步驟212移除部份頂部物質層112之過程係可使用CF4 之乾式蝕刻或是使用緩衝氫氟酸進行濕式蝕刻。其他適合之蝕刻過程亦可使用化學機 械研磨(chemical mechanical polishing;CMP)法進行移除部份之頂部物質層。移去第一及第二光阻圖形118及120之步驟214,亦可使用傳統之製程如濕式去除法或氧氣電漿除去法。
另一實施例中,光罩層114之圖形亦可與其他微影圖形成形技術相配合。舉例來說,具有高光學對比(optical contrast)的無鉻相位微影(chromeless phase lithography)係可與光罩層114之圖形整合,並形成較相位偏移光罩(PSM)或二元式光罩(binary mask)更佳的圖形。舉例來說,一無鉻光罩可藉由正型光阻以形成一島圖(island pattern),其相反之硬光罩圖形可以較高的解析度將島圖轉換為一孔圖(hole pattern)。此方法不僅反轉圖形,更增強蝕刻阻抗。微影圖形成形方法200之光罩圖形係可應用於不同處,舉例來說,如果一線條圖形可由光罩圖形獲得更佳的品質,則線條圖形可以獲得更高的解析度。
因此本發明提供了一微影圖形成形方法。微影圖形成形方法包含形成一第一光阻圖形於基板上,第一光阻圖形包含至少一開口;固化第一光阻圖形;形成一第二光阻圖形於基板上;形成一物質層於基板上;以及移除第一及第二光阻圖形以曝露基板。
本發明更提供了利用第一物質層做為光罩以蝕刻基板之蝕刻方式。於本方法中,其中第二光阻圖形之每一部份係沉積於該第一光阻圖形之至少一開口中。固化第一光阻圖形之步驟係經由一熱固化製程、一紫外線固化製程、一 電子束處理過程、一離子佈植處理過程或其排列組合之製程所形成。第一及第二光阻圖形各包含至少一光阻物質,各光阻物質係具有一厚度及一寬度,其中厚度係介於600埃至800埃之範圍,寬度係介於400埃至500埃之範圍。其中形成物質層之步驟包含形成一富矽物質層。於移除第一及第二光阻圖形之步驟前更包含一步驟:蝕刻物質層以曝露第一及第二光阻圖形。其中蝕刻物質層之步驟係由一包含CF4 、C3 F8 、C4 F8 、CHF3 及CH2 F2 之蝕刻劑群組中選出。
本發明於另一實施例中,更提供了一微影雙重圖形成形方法。微影雙重圖形成形方法包含下列步驟:形成一第一物質層於一基板上;形成一第一光阻圖形於第一物質層上,第一光阻圖形包含複數個開口;固化第一光阻圖形;於固化第一光阻圖形後,形成一第二光阻圖形於第一物質層上;形成一第二物質層於第一物質層上;移除第一及第二光阻圖形以曝露第一物質層中,未被第二物質層覆蓋之部份;以及利用第二物質層做為一光罩,蝕刻第一物質層。
本方法在形成第一物質層之步驟更包含:形成一介電物質層於基板上;以及以一旋轉塗佈方式形成一含碳物質層。形成第二物質層之步驟更包含:以一旋轉塗佈方式形成一富矽介電物質層。其中富矽介電物質層包含重量比例高於40%的矽。於形成第一光阻圖形之步驟前更包含一步驟:形成一底部抗反射物質於該第一物質層上。於蝕刻第一物質層後,更包含一步驟:移除第二物質層。形成第二 光阻圖形之步驟更包含:形成第二物質層於開口中。
本發明於另一實施例中,更提供了一微影雙重圖形成形方法。微影雙重圖形成形方法,包含下列步驟:以一第一微影製程形成互相間隔之複數個第一光阻物質於一基板上;以一第二微影製程形成互相間隔之複數個第二光阻物質,各第二光阻物質係位於該等第一光阻物質之其中一對間;形成一物質層於基板上;移除第一及第二光阻物質以曝露基板中未被物質層覆蓋之部份;以及以物質層做為一光罩,蝕刻該基板。
本方法在移除第一及第二光阻物質之步驟前更包含一步驟:對物質層進行一回蝕製程。其中各第一光阻物質與一鄰近之第二光阻物質之一間隔係小於50nm。於形成第二光阻物質之步驟前更包含一步驟:固化第一光阻物質。於形成第二光阻物質之步驟前更包含一步驟:以一聚合物質覆蓋第一光阻物質。
雖然本發明已以一較佳實施例揭露如上,然其並非用以限定本發明,任何熟習此技藝者,在不脫離本發明之精神和範圍內,當可作各種之更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體裝置
110‧‧‧基板
112‧‧‧物質層
114‧‧‧光罩層
116‧‧‧物質層
118‧‧‧第一光阻圖形
120‧‧‧第二光阻圖形
122‧‧‧頂部物質層
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂,所附圖式之詳細說明如下: 第1圖至第8圖係為本發明之一實施例中之微影圖形成形方法各步驟中一半導體裝置之側剖面圖;第9圖係為本發明之一實施例中之微影圖形成形方法之流程圖;以及第10圖及第11圖係為本發明之一實施例中之微影圖形成形方法各步驟中一半導體裝置之側剖面圖。
100‧‧‧半導體裝置
110‧‧‧基板
112‧‧‧物質層

Claims (16)

  1. 一種微影圖形成形(lithography patterning)方法,包含下列步驟:形成一第一物質層於一基板上;形成一光罩層於該第一物質層上,其中該光罩層包含以一旋轉塗佈方式形成之一碳覆蓋物質膜;形成一底部抗反射層於該光罩層上;形成一第一光阻圖形於該底部抗反射層上,該第一光阻圖形包含至少一開口,以曝露部份該底部抗反射層;以一固化製程固化(curing)該第一光阻圖形;形成一第二光阻圖形於包含該底部抗反射層上之已固化之該第一光阻圖形之至少一開口中,以使該第一光阻圖形於形成該第二光阻圖形之一微影製程中不被蝕刻,且該第一及該第二光阻圖形間形成一間隔分離,以曝露出該底部抗反射層;形成一富矽頂部物質層(material layer)於該底部抗反射層上之該間隔分離中;移除該第一及第二光阻圖形;以及由一氮電漿蝕刻該底部抗反射層以及該光罩層。
  2. 如申請專利範圍第1項所述之微影圖形成形方法,更包含一步驟:利用該富矽頂部物質層做為一光罩,對該底部抗反射層以及該光罩層進行蝕刻。
  3. 如申請專利範圍第1項所述之微影圖形成形方法,其中該第一物質層包含矽、多晶矽、介電物質及/或導電物質。
  4. 如申請專利範圍第1項所述之微影圖形成形方法,其中固化該第一光阻圖形之步驟係經由一熱固化製程(thermal curing)、一紫外線固化製程(UV curing)、一電子束處理過程(e-beam treatment)、一離子佈植處理過程(ion-implant treatment)或其排列組合之製程所形成。
  5. 如申請專利範圍第1項所述之微影圖形成形方法,其中該第一及該第二光阻圖形各包含至少一光阻物質,各該光阻物質係具有一厚度及一寬度,其中該厚度係介於600埃至800埃之範圍,該寬度係介於400埃至500埃之範圍。
  6. 如申請專利範圍第1項所述之微影圖形成形方法,其中形成該富矽頂部物質層之步驟包含形成包含重量比例高於40%的矽之該富矽頂部物質層。
  7. 如申請專利範圍第1項所述之微影圖形成形方法,於移除該第一及第二光阻圖形之步驟前更包含一步驟:蝕刻該富矽頂部物質層以曝露該第一及該第二光阻圖形。
  8. 如申請專利範圍第7項所述之微影圖形成形方法, 其中蝕刻該富矽頂部物質層之步驟係由一包含CF4 、C3 F8 、C4 F8 、CHF3 及CH2 F2 之蝕刻劑群組中選出。
  9. 一種微影雙重圖形成形(lithography double patterning)方法,包含下列步驟:形成一第一物質層於一基板上;形成一底部抗反射層(bottom anti-reflective coating;BARC)於該第一物質層上;形成一第一光阻圖形於該底部抗反射層上,該第一光阻圖形包含複數個開口;利用一熱固化製程固化該第一光阻圖形;於固化該第一光阻圖形後,形成一第二光阻圖形於該底部抗反射層上,以使該第一光阻圖形於形成該第二光阻圖形之一微影製程中不被蝕刻;形成富矽之一第二物質層於該底部抗反射層上;移除該第一及第二光阻圖形以曝露該底部抗反射層中,未被該第二物質層覆蓋之部份;以及利用該第二物質層做為一光罩,由一氮電漿蝕刻該底部抗反射層以及該第一物質層,以形成用以形成一金屬線之一接觸孔或一溝槽;其中形成該第一物質層更包含:形成一介電物質層於該基板上;以及以一旋轉塗佈(spin-on coating)方式形成一含碳物質層。
  10. 如申請專利範圍第9項所述之微影雙重圖形成形方法,其中形成該第二物質層之步驟更包含:以一旋轉塗佈方式形成一富矽介電物質層。
  11. 如申請專利範圍第10項所述之微影雙重圖形成形方法,其中該富矽介電物質層包含重量比例高於40%的矽。
  12. 如申請專利範圍第9項所述之微影雙重圖形成形方法,於蝕刻該第一物質層後,更包含一步驟:移除該第二物質層。
  13. 如申請專利範圍第9項所述之微影雙重圖形成形方法,其中形成該第二光阻圖形之步驟更包含:形成該第二物質層於該等開口中。
  14. 一種微影雙重圖形成形方法,包含下列步驟:形成一第一物質層於一基板上,其中該第一物質層包含以一旋轉塗佈(spin-on coating)方式形成之一含碳物質層;形成一底部抗反射層(bottom anti-reflective coating;BARC)於該第一物質層上;以一第一微影製程形成互相間隔之複數個第一光阻物質於該底部抗反射層上; 以一固化製程固化該等第一光阻物質,其中該固化過程包含熱固化製程、紫外線固化、離子佈植轟擊、電子束處理或上述製程之組合;以一第二微影製程形成互相間隔之複數個第二光阻物質,各第二光阻物質係位於該等第一光阻物質之其中一對間;形成富矽之一第二物質層於該等第一光阻物質及該等第二光阻物質上;對該第二物質層進行一回蝕(etch back)製程;移除該等第一及第二光阻物質以曝露該底部抗反射層中未被該第二物質層覆蓋之部份;以及以該第二物質層做為一光罩,由一氮電漿蝕刻該底部抗反射層以及該第一物質層,以形成用以形成一金屬線之一接觸孔或一溝槽。
  15. 如申請專利範圍第14項所述之微影雙重圖形成形方法,其中各該等第一光阻物質與一鄰近之該等第二光阻物質之一間隔係小於50nm。
  16. 如申請專利範圍第14項所述之微影雙重圖形成形方法,於形成該等第二光阻物質之步驟前更包含一步驟:以一聚合(polymeric)物質覆蓋該等第一光阻物質。
TW097138588A 2007-11-30 2008-10-07 微影雙重圖形成形方法 TWI424469B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/948,444 US7935477B2 (en) 2007-11-30 2007-11-30 Double patterning strategy for contact hole and trench

Publications (2)

Publication Number Publication Date
TW200924024A TW200924024A (en) 2009-06-01
TWI424469B true TWI424469B (zh) 2014-01-21

Family

ID=40676086

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097138588A TWI424469B (zh) 2007-11-30 2008-10-07 微影雙重圖形成形方法

Country Status (5)

Country Link
US (1) US7935477B2 (zh)
JP (1) JP4885930B2 (zh)
KR (1) KR101208461B1 (zh)
CN (1) CN101446760B (zh)
TW (1) TWI424469B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI817631B (zh) * 2022-05-31 2023-10-01 南亞科技股份有限公司 主動區域的製備方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8048616B2 (en) 2008-03-12 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench in photolithography
US8741552B2 (en) 2009-02-11 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench in photolithography
TWI452419B (zh) * 2008-01-28 2014-09-11 Az Electronic Mat Ip Japan Kk 細微圖案光罩及其製造方法、及使用其之細微圖案形成方法
US20090253080A1 (en) * 2008-04-02 2009-10-08 Dammel Ralph R Photoresist Image-Forming Process Using Double Patterning
US20090253081A1 (en) * 2008-04-02 2009-10-08 David Abdallah Process for Shrinking Dimensions Between Photoresist Pattern Comprising a Pattern Hardening Step
JP5101541B2 (ja) * 2008-05-15 2012-12-19 信越化学工業株式会社 パターン形成方法
US20100040838A1 (en) * 2008-08-15 2010-02-18 Abdallah David J Hardmask Process for Forming a Reverse Tone Image
US20100183851A1 (en) * 2009-01-21 2010-07-22 Yi Cao Photoresist Image-forming Process Using Double Patterning
US8084186B2 (en) * 2009-02-10 2011-12-27 Az Electronic Materials Usa Corp. Hardmask process for forming a reverse tone image using polysilazane
US8822347B2 (en) * 2009-04-27 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Wet soluble lithography
US8303831B2 (en) * 2009-07-20 2012-11-06 GlobalFoundries, Inc. Methods for fabricating semiconductor devices
US8026178B2 (en) 2010-01-12 2011-09-27 Sandisk 3D Llc Patterning method for high density pillar structures
JP5427104B2 (ja) * 2010-05-11 2014-02-26 パナソニック株式会社 パターン形成方法
US8211807B2 (en) * 2010-10-19 2012-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning technology using single-patterning-spacer-technique
CN102468188B (zh) * 2010-11-19 2015-03-18 旺宏电子股份有限公司 一种半导体蚀刻方法
CN102759861A (zh) * 2011-04-28 2012-10-31 中芯国际集成电路制造(上海)有限公司 一种用于集成电路制造中改进光刻的方法
TWI492298B (zh) * 2011-08-26 2015-07-11 Applied Materials Inc 雙重圖案化蝕刻製程
CN103390551B (zh) * 2012-05-10 2017-03-01 联华电子股份有限公司 半导体装置图案化结构的制作方法
CN102969235B (zh) * 2012-12-03 2017-07-25 上海集成电路研发中心有限公司 一种小尺寸线端间距的形成方法
CN103439862B (zh) 2013-08-16 2016-04-27 上海华力微电子有限公司 栅极lele双重图形成型方法
CN103441066B (zh) * 2013-08-16 2016-01-27 上海华力微电子有限公司 基于darc掩膜结构的栅极lele双重图形成型方法
US9524902B2 (en) * 2013-12-12 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming integrated circuit with conductive line having line-ends
CN105720002B (zh) * 2014-12-03 2019-04-23 北京北方华创微电子装备有限公司 斜孔刻蚀方法
JP2016206449A (ja) * 2015-04-23 2016-12-08 株式会社東芝 パターン形成方法
US9589964B1 (en) 2015-06-24 2017-03-07 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices
US10515847B2 (en) * 2017-09-29 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming vias and method for forming contacts in vias
CN110828460B (zh) * 2018-08-14 2022-07-19 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
CN111092013B (zh) * 2018-10-23 2022-07-19 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US11329089B1 (en) 2019-06-07 2022-05-10 Gigajot Technology, Inc. Image sensor with multi-patterned isolation well

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5667940A (en) * 1994-05-11 1997-09-16 United Microelectronics Corporation Process for creating high density integrated circuits utilizing double coating photoresist mask
US6221562B1 (en) * 1998-11-13 2001-04-24 International Business Machines Corporation Resist image reversal by means of spun-on-glass
TW200725695A (en) * 2005-12-28 2007-07-01 Hynix Semiconductor Inc Method for manufacturing semiconductor device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62166520A (ja) 1986-01-20 1987-07-23 Nec Corp 微細パタ−ンのパタ−ニング法
JPH0253060A (ja) 1988-08-18 1990-02-22 Matsushita Electron Corp 半導体装置の製造方法
JPH02125620A (ja) 1988-11-05 1990-05-14 Mitsubishi Electric Corp パターン形成方法
JPH03270227A (ja) 1990-03-20 1991-12-02 Mitsubishi Electric Corp 微細パターンの形成方法
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
JP2919004B2 (ja) 1990-07-12 1999-07-12 沖電気工業株式会社 パターン形成方法
JPH05136033A (ja) 1991-11-13 1993-06-01 Hitachi Ltd パターン形成方法及びその装置
JPH10150027A (ja) 1996-11-19 1998-06-02 Nittetsu Semiconductor Kk 半導体装置の微細レジストパターンの形成方法
KR20000045425A (ko) 1998-12-30 2000-07-15 김영환 반도체 소자의 미세패턴 형성방법
JP3974295B2 (ja) 1999-09-24 2007-09-12 株式会社東芝 パターン形成方法
JP2001251038A (ja) 2000-03-03 2001-09-14 Nippon Mektron Ltd 回路基板のレジストパタ−ン形成法
US7399709B1 (en) * 2002-09-27 2008-07-15 Taiwan Semiconductor Manufacturing Co., Ltd. Complementary replacement of material
JP2004335873A (ja) * 2003-05-09 2004-11-25 Toshiba Corp パターン形成方法
JP3884415B2 (ja) 2003-07-22 2007-02-21 株式会社東芝 パターン形成方法及び半導体装置の製造方法
JP2005173353A (ja) * 2003-12-12 2005-06-30 Elpida Memory Inc レジストパターン形成方法
US7959818B2 (en) 2006-09-12 2011-06-14 Hynix Semiconductor Inc. Method for forming a fine pattern of a semiconductor device
JP2009053547A (ja) 2007-08-28 2009-03-12 Tokyo Ohka Kogyo Co Ltd パターン形成方法及び被覆膜形成用材料
JPWO2009054413A1 (ja) 2007-10-25 2011-03-03 日産化学工業株式会社 半導体装置の作製方法
WO2009078207A1 (ja) 2007-12-14 2009-06-25 Jsr Corporation パターン形成方法
JP2009194248A (ja) 2008-02-15 2009-08-27 Tokyo Electron Ltd パターン形成方法、半導体製造装置及び記憶媒体

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5667940A (en) * 1994-05-11 1997-09-16 United Microelectronics Corporation Process for creating high density integrated circuits utilizing double coating photoresist mask
US6221562B1 (en) * 1998-11-13 2001-04-24 International Business Machines Corporation Resist image reversal by means of spun-on-glass
TW200725695A (en) * 2005-12-28 2007-07-01 Hynix Semiconductor Inc Method for manufacturing semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI817631B (zh) * 2022-05-31 2023-10-01 南亞科技股份有限公司 主動區域的製備方法
US11830744B1 (en) 2022-05-31 2023-11-28 Nanya Technology Corporation Method of preparing active areas

Also Published As

Publication number Publication date
JP4885930B2 (ja) 2012-02-29
JP2009135462A (ja) 2009-06-18
CN101446760B (zh) 2012-01-18
TW200924024A (en) 2009-06-01
US7935477B2 (en) 2011-05-03
KR20090056814A (ko) 2009-06-03
CN101446760A (zh) 2009-06-03
KR101208461B1 (ko) 2012-12-05
US20090142701A1 (en) 2009-06-04

Similar Documents

Publication Publication Date Title
TWI424469B (zh) 微影雙重圖形成形方法
TWI380350B (en) Double patterning strategy for contact hole and trench in photolithography
US8222151B2 (en) Double patterning strategy for contact hole and trench in photolithography
US8940643B2 (en) Double patterning strategy for contact hole and trench in photolithography
US8039195B2 (en) Si device making method by using a novel material for packing and unpacking process
US8470708B2 (en) Double patterning strategy for contact hole and trench in photolithography
KR100876808B1 (ko) 반도체 소자의 패턴 형성 방법
US9323155B2 (en) Double patterning strategy for contact hole and trench in photolithography
US8313889B2 (en) Double patterning method using metallic compound mask layer
US7550384B2 (en) Semiconductor device and method for forming pattern in the same
US8303831B2 (en) Methods for fabricating semiconductor devices
US20110059407A1 (en) Double patterning strategy for forming fine patterns in photolithography
TWI515768B (zh) 微影圖案化方法及雙重圖案化方法
TWI358789B (en) Method for dual damascene process
KR20070087728A (ko) 폴리머를 이용한 반도체 소자의 게이트 형성 방법
CN103515290A (zh) 双浅沟槽隔离工艺

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees