TWI629749B - 半導體元件及其製造方法與記憶體的製造方法 - Google Patents
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Abstract
一種半導體元件及其製造方法與記憶體的製造方法。半導體元件的製造方法包括：於基底及其上的材料層中形成第一與第二溝渠，第一溝渠的寬度小於第二溝渠；形成覆蓋材料層並填滿第一與第二溝渠的流動性隔離材料；移除第二溝渠中的部分流動性隔離材料，使第二溝渠側壁上的流動性隔離材料的厚度介於200 Å至1000 Å之間；於流動性隔離材料上形成非流動性隔離材料。
Description
本發明是有關於一種半導體元件及其製造方法與記憶體的製造方法。
在目前的半導體製程中，通常將隔離結構形成於基底中，以定義出主動區與周邊區。對於非揮發性記憶體的製程來說，佔有大佈局面積的隔離結構之間定義出記憶胞區，且記憶胞區中也會存在佔有較小佈局面積的隔離結構。隨著元件的尺寸持續縮小，在形成上述隔離結構時，將隔離材料填入形成於基底中的溝渠中，以避免所形成的隔離結構中具有孔隙。目前以發展出各種用於隔離結構的技術，以提升元件的效能。
本發明提供一種半導體元件的製造方法，其可避免形成隔離結構時對溝渠的側壁與底部造成損壞，且可避免隔離結構產生的應力造成差排的問題。
本發明提供一種半導體元件，其由上述的製造方法來形成。
本發明提供一種記憶體的製造方法，其可製造具有較佳可靠度的記憶體。
本發明的半導體元件的製造方法，包括以下步驟：於基底上形成材料層；於所述材料層與所述基底中形成第一溝渠與第二溝渠，且所述第一溝渠的寬度小於所述第二溝渠的寬度；形成流動性隔離材料，覆蓋所述材料層並填滿所述第一溝渠與所述第二溝渠；移除所述第二溝渠中的部分所述流動性隔離材料，使得位於所述第二溝渠的側壁上的所述流動性隔離材料的厚度介於200 Å至1000 Å之間；於所述流動性隔離材料上形成非流動性隔離材料。
在本發明的半導體元件的製造方法的一實施例中，上述位於所述第二溝渠的底部上的所述流動性隔離材料的厚度例如大於200 Å。
在本發明的半導體元件的製造方法的一實施例中，上述在形成所述第一溝渠與所述第二溝渠之後以及在形成所述流動性隔離材料之前，於所述基底與所述材料層上形成緩衝層。
在本發明的半導體元件的製造方法的一實施例中，更包括對所述流動性隔離材料進行固化處理。
在本發明的半導體元件的製造方法的一實施例中，上述位於所述第二溝渠的底部上的所述流動性隔離材料的頂表面與所述基底的頂表面之間的距離例如大於所述基底的頂表面與所述第二溝渠的底部之間的距離的1/3。
本發明的半導體元件，包括材料層、第一隔離材料層以及第二隔離材料層。材料層配置於基底上，其中所述材料層與所述基底中具有第一溝渠與第二溝渠，且所述第一溝渠的寬度小於所述第二溝渠的寬度。第一隔離材料層配置於所述第一溝渠中以及所述第二溝渠的側壁與底部上。第二隔離材料層配置於所述第二溝渠中的所述第一隔離材料層上。此外，位於所述第二溝渠的側壁上的所述第一隔離材料層的厚度介於200 Å至1000 Å之間。
在本發明的半導體元件的一實施例中，上述的所述第一隔離材料層的位於所述第二溝渠的底部上的部分的厚度例如大於200 Å。
在本發明的半導體元件的一實施例中，上述位於所述第二溝渠的底部上的所述第一隔離材料層的頂表面與所述基底的頂表面之間的距離例如大於所述基底的頂表面與所述第二溝渠的底部之間的距離的1/3。
本發明的記憶體的製造方法，包括以下步驟：於基底上依序形成閘介電材料層與閘極材料層；於所述基底、所述閘介電材料層與所述閘極材料層中形成多個第一溝渠與多個第二溝渠，同時於所述基底上定義出閘介電層與浮置閘極，且所述第一溝渠的寬度小於所述第二溝渠的寬度；填滿流動性隔離材料於所述第一溝渠與所述第二溝渠；移除所述第二溝渠中的部分所述流動性隔離材料，使得位於所述第二溝渠的側壁上的所述流動性隔離材料的厚度介於200 Å至1000 Å之間；於所述第二溝渠中的所述流動性隔離材料上形成非流動性隔離材料；移除所述第一溝渠中的部分所述流動性隔離材料；於所述浮置閘極上形成閘間介電層；以及於所述閘間介電層上形成控制閘極。
在本發明的記憶體的製造方法的一實施例中，上述位於所述第二溝渠的底部上的所述流動性隔離材料的頂表面與所述基底的頂表面之間的距離例如大於所述基底的頂表面與所述第二溝渠的底部之間的距離的1/3。
基於上述，在本發明中，在以流動性隔離材料填入較大的溝渠之後，先移除溝渠中的部分流動性隔離材料再進行後續製程。如此一來，可有效地地釋放應力以解決隔離材料所造成的差排問題，進而提高元件的可靠度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1F為依據本發明實施例的非揮發性記憶體的製造流程剖面示意圖。
首先，請參照圖1A，於基底100上形成材料層。基底100例如是矽基底。在本實施例中，材料層包括依序形成於基底100上的閘介電材料層102與閘極材料層104。在其他實施例中，若待形成的半導體元件不為非揮發性記憶體，則上述的材料層可視實際需求而為其他類型的膜層。在本實施例中，閘介電材料層102例如為氧化層，而閘極材料層104例如為多晶矽層或金屬層。在非揮發性記憶體的實施例中，在記憶體區中，閘介電材料層102作為穿隧介電層。電子可穿過穿隧介電層而儲存於浮置閘極中。在邏輯元件區中，閘介電材料層102作為場效電晶體（field effect transistor，FET）的閘介電層。在一些實施例中，於閘極材料層104上形成硬罩幕層（未繪示）。上述的硬罩幕層可包括氧或氮的組成物。
然後，請參照圖1B，於基底100、閘介電材料層102與閘極材料層104中形成多個第一溝渠106與多個第二溝渠108，其中第一溝渠106的寬度小於第二溝渠108的寬度。在圖1B中，為了使圖式清楚，僅繪示出兩個第一溝渠106與兩個第二溝渠108，然而第一溝渠106與第二溝渠108的數量並不限於此。在本實施例中，第二溝渠108圍繞第一溝渠106，且第一溝渠106與第二溝渠108將基底100定義出具有第一溝渠106的記憶胞區以及具有第二溝渠108的周邊區。第一溝渠106與第二溝渠108的形成方法例如是對閘極材料層104、閘介電材料層102與基底100進行圖案化製程。此外，在進行上述圖案化製程之後，閘極材料層104與閘介電材料層102分別被定義成浮置閘極104a與閘介電層102a。
接著，請參照圖1C，於基底100上選擇性地形成緩衝層110。在本實施例中，緩衝層110共形地形成於基底100上，以覆蓋浮置閘極104a、閘介電層102a與基底100。緩衝層110例如為氧化物層，其形成方法例如為進行原子層沉積（ALD）製程或高溫氧化（HTO）製程。緩衝層110的厚度例如介於20 Å至100 Å之間。然後，於基底100上形成流動性隔離材料112，以覆蓋浮置閘極104a並填滿第一溝渠106與第二溝渠108。流動性隔離材料112例如是氧化物材料，其例如是藉由旋轉塗佈的方式形成於基底100上。流動性隔離材料112可包括矽酸鹽或甲基矽倍半氧烷（methylsilsesquioxane，MSQ）。由於流動性隔離材料112與一般以沉積製程所形成的材料相比具有較高的流動性，因此可以有效地填入第一溝渠106與第二溝渠108中，不會因流動性不佳而於填入寬度較小的第一溝渠106之後產生孔隙。之後，可對流動性隔離材料112進行半固化處理。上述的半固化處理例如是在200°C至300°C的溫度以及水蒸氣或氧氣下進行10分鐘至30分鐘。
特別一提的是，在本實施例中，由於在形成流動性隔離材料112之前先形成有緩衝層110，因此可避免流動性隔離材料112在製程期間進入浮置閘極104a、閘介電層102a或基底100中而導致元件可靠度降低的問題。
此外，在對流動性隔離材料112進行半固化處理時，位於較寬的第二溝渠108中的流動性隔離材料112會產生較大的應力，因此會使周圍的基底100與浮置閘極104a產生差排問題。因此，在以下步驟中，移除移除第二溝渠108中的部分流動性隔離材料112以釋放應力。
然後，請參照圖1D，於經半固化處理的流動性隔離材料112上形成圖案化罩幕層114。圖案化罩幕層114暴露出第二溝渠108上方的部分流動性隔離材料112，例如暴露出第二溝渠108中央部分上方的流動性隔離材料112。圖案化罩幕層114例如是圖案化光阻層。接著，以圖案化罩幕層為蝕刻罩幕，進行非等向性蝕刻製程，移除部分被暴露出的流動性隔離材料112。詳細地說，在移除部分被暴露出的流動性隔離材料112之後，保留於第二溝渠108中的流動性隔離材料112需符合以下條件：於第二溝渠108的側壁上的流動性隔離材料112的厚度T1介於200 Å至1000 Å之間，且於第二溝渠108的側壁上的流動性隔離材料112的厚度T1實質上是均一的；位於第二溝渠108的底部上的流動性隔離材料112的頂表面與基底100的頂表面之間的距離D1大於基底100的頂表面與第二溝渠108的底部之間的距離D2的1/3。此外，在本實施例中，位於第二溝渠108的底部上的流動性隔離材料112的厚度T2例如大於200 Å。
當厚度T1超過1000 Å時，將無法有效地達成釋放應力的目的。當厚度T1少於200 Å時，第二溝渠108的側壁處的基底100、閘介電層102a與浮置閘極104a有可能在蝕刻製程中受到損壞，且在基底100或浮置閘極104a中具有摻質的情況下可能會有摻質漏失的問題。此外，在距離D1未大於距離D2的1/3的情況下，第二溝渠108中保留有過多的流動性隔離材料112，因此也無法有效地達成釋放應力的目的。然而，厚度T2較佳需大於200 Å，以避免第二溝渠108下方的基底100在蝕刻製程中受到損壞。換句話說，當厚度T1、厚度T2與距離D1在上述範圍內時，可以有效地達到釋放應力的目的，且可避免基底100、閘介電層102a與浮置閘極104a在蝕刻製程中受到損壞，以及可防止基底100或浮置閘極104a中的摻質漏失，進而提高後續所形成的元件的可靠度。
接著，請參照圖1E，在移除第二溝渠108中的部分流動性隔離材料112之後，移除圖案化罩幕層114。然後，對流動性隔離材料112進行固化處理。上述的固化處理例如是多階段固化處理：先於300°C至500°C的溫度以及水蒸氣或氧氣下進行10分鐘至30分鐘，然後於500°C至800°C的溫度以及水蒸氣或氧氣下進行10分鐘至30分鐘，之後於800°C至1100°C的溫度以及氮氣下進行30分鐘至60分鐘。
然後，於第二溝渠108中的經固化的流動性隔離材料112上形成非流動性隔離材料，且非流動性隔離材料填滿第二溝渠108。上述的非流動性隔離材料例如是高密度電漿氧化物材料或以增強高深寬比溝填製程（enhanced high aspect ratio process，eHARP）所形成的氧化物材料。然後，進行平坦化製程（如化學機械研磨製程），移除第二溝渠108外的非流動性隔離材料、經固化的流動性隔離材料112與緩衝層110，直到暴露出浮置閘極104a。如此一來，第二溝渠108中形成有隔離結構116（即保留於第二溝渠108中的經固化的流動性隔離材料112）與位於隔離結構116上的隔離結構118（即保留於第二溝渠108中的非流動性隔離材料）。
之後，請參照圖1F，移除第一溝渠106中的部分隔離結構116與部分緩衝層110，以暴露出第一溝渠106周圍的浮置閘極104a的至少部分側壁。然後，於浮置閘極104a的頂表面與側壁上形成閘間介電層120。閘間介電層120的形成方法例如是進行化學氣相沉積製程，以於浮置閘極104a的頂表面與側壁上共形地形成多層結構。閘間介電層120可包括兩層氧化層以及位於其間的氮化層。之後，於閘間介電層120上形成控制閘極122。控制閘極122的材料例如是多晶矽，其形成方法例如是進行化學氣相沉積製程。第一溝渠106中所移除的隔離結構116與緩衝層110可使浮置閘極104a與控制閘極122的接觸面積增加。因此，可提高浮置閘極104a與控制閘極122之間的耦合率（coupling ratio），使得元件可具有較佳的效能。
在本實施例中，以形成非揮發性記體為例來說明本發明的半導體元件的製造方法。然而，本發明的半導體元件不限於非揮發性記體。在上述實施例中，視實際需求對材料層進行替換，依據圖1A至圖1E所述的步驟即可用來形成其他類型的半導體元件。舉例來說，當上述材料層為多晶矽層時，依據圖1A至圖1E所述的步驟並搭配適當的製程，即可形成隔離結構以及位於隔離結構所定義出的基底的主動區上的金屬氧化物半導體電晶體。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100：基底 102：閘介電材料層 102a：閘介電層 104：閘極材料層 104a：浮置閘極 106：第一溝渠 108：第二溝渠 110：緩衝層 112：流動性隔離材料 114：圖案化罩幕層 116、118：隔離結構 120：閘間介電層 122：控制閘極 D1、Ð2：距離 T1、T2：厚度
圖1A至圖1F為依據本發明實施例的非揮發性記憶體的製造流程剖面示意圖。
Claims (10)
- 一種半導體元件的製造方法，包括： 於基底上形成材料層； 於所述材料層與所述基底中形成第一溝渠與第二溝渠，且所述第一溝渠的寬度小於所述第二溝渠的寬度； 形成流動性隔離材料，覆蓋所述材料層並填滿所述第一溝渠與所述第二溝渠； 移除所述第二溝渠中的部分所述流動性隔離材料，使得位於所述第二溝渠的側壁上的所述流動性隔離材料的厚度介於200 Å至1000 Å之間；以及 於所述流動性隔離材料上形成非流動性隔離材料。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中位於所述第二溝渠的底部上的所述流動性隔離材料的厚度大於200 Å。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中在形成所述第一溝渠與所述第二溝渠之後以及在形成所述流動性隔離材料之前，更包括於所述基底與所述材料層上形成緩衝層。
- 如申請專利範圍第1項所述的半導體元件的製造方法，更包括對所述流動性隔離材料進行固化處理。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中位於所述第二溝渠的底部上的所述流動性隔離材料的頂表面與所述基底的頂表面之間的距離大於所述基底的頂表面與所述第二溝渠的底部之間的距離的1/3。
- 一種半導體元件，包括： 材料層，配置於基底上，其中所述材料層與所述基底中具有第一溝渠與第二溝渠，且所述第一溝渠的寬度小於所述第二溝渠的寬度； 第一隔離材料層，配置於所述第一溝渠中以及所述第二溝渠的側壁與底部上；以及 第二隔離材料層，配置於所述第二溝渠中的所述第一隔離材料層上， 其中位於所述第二溝渠的側壁上的所述第一隔離材料層的厚度介於200 Å至1000 Å之間。
- 如申請專利範圍第6項所述的半導體元件，其中所述第一隔離材料層的位於所述第二溝渠的底部上的部分的厚度大於200 Å。
- 如申請專利範圍第6項所述的半導體元件，其中位於所述第二溝渠的底部上的所述第一隔離材料層的頂表面與所述基底的頂表面之間的距離大於所述基底的頂表面與所述第二溝渠的底部之間的距離的1/3。
- 一種記憶體的製造方法，包括： 於基底上依序形成一閘介電材料層與一閘極材料層； 於所述基底、所述閘介電材料層與所述閘極材料層中形成多個第一溝渠與多個第二溝渠，同時於所述基底上定義出閘介電層與浮置閘極，且所述第一溝渠的寬度小於所述第二溝渠的寬度； 填滿一流動性隔離材料於所述第一溝渠與所述第二溝渠； 移除所述第二溝渠中的部分所述流動性隔離材料，使得位於所述第二溝渠的側壁上的所述流動性隔離材料的厚度介於200 Å至1000 Å之間； 於所述第二溝渠中的所述流動性隔離材料上形成非流動性隔離材料； 移除所述第一溝渠中的部分所述流動性隔離材料； 於所述浮置閘極上形成閘間介電層；以及 於所述閘間介電層上形成控制閘極。
- 如申請專利範圍第9項所述的記憶體的製造方法，其中位於所述第二溝渠的底部上的所述流動性隔離材料的頂表面與所述基底的頂表面之間的距離大於所述基底的頂表面與所述第二溝渠的底部之間的距離的1/3。
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