JP2010219543A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体基板1と、半導体基板1内に形成された第1素子領域9、半導体基板1に埋め込まれて第1素子領域9を分離する第1素子分離領域4を有し、印加される電圧が第1レベルで動作を行うメモリ回路領域と、半導体基板内1に形成された第2素子領域15、半導体基板1に埋め込まれて第2素子領域15を分離する第2素子分離領域12を有し、印加される電圧が第1レベルよりも大きい第2レベルで動作を行う周辺回路領域とを備え、第1素子分離領域4の溝下方の側面と半導体基板1に垂直な平面のなす第1のテーパー角度は、第2素子分離領域12の溝下方の側面と半導体基板1に垂直な平面のなす第2のテーパー角度よりも大きい。
【選択図】図1
Description
型素子分離領域を有する半導体装置及びその製造方法に関わるものである。
縮小化を満たす為、埋め込み型素子分離構造が設計段階より取り入れられる場合がある。
そのような素子分離構造を持った従来の半導体記憶装置をNOR型フラッシュメモリを一
例にして説明する。
され、図15(B)には周辺素子領域の構造が断面図として示されている。
形成され、このゲート酸化膜61上には第1多結晶シリコン層62が形成されている。こ
のゲート酸化膜61及び第1多結晶シリコン層62はシリコン酸化膜などの絶縁物からな
る埋め込み型素子分離領域63によって、複数の領域に分離されている。
多結晶シリコン層64の端部は埋め込み型素子分離領域63の端部上も被覆している。
。
O膜65が形成されている。ここで、シリコン酸化膜(O)、シリコン窒化膜(N)、及
びシリコン酸化膜(O)の積層構造膜であるONO膜65は、下層の第2多結晶シリコン
膜64及び埋め込み型素子分離領域63の表面形状に応じた凹凸のある形状となっている
。
形成されている。この第3多結晶シリコン層66の下面は下層のONO膜65の表面形状
に応じた凹凸のある形状となっている。
リサイド層67が形成されている。
いる。
0が形成され、このゲート酸化膜70上には第1多結晶シリコン層71が形成されている
。このゲート酸化膜70及び第1多結晶シリコン層71は埋め込み型素子分離領域72に
よって、複数の領域に分離されている。
多結晶シリコン層72の端部は埋め込み型素子分離領域73の端部上も被覆している。
いる。
いる。
などが図15(A)及び図15(B)の上方領域に形成されるが、図示は省略されている
。
面から埋め込み型素子分離領域72の底部までの距離)と、メモリセル領域の埋め込み型
素子分離領域63の深さk(半導体基板60の上表面から埋め込み型素子分離領域63の
底部までの距離)が等しくなっている。
72の底部端間の距離)に比べて、メモリセル領域の埋め込み型素子分離領域63の幅n
(埋め込み型素子分離領域63の底部端間の距離)が小さくなっている。
べて、メモリセル領域の埋め込み型素子分離領域63同士の間の素子領域68の幅qは小
さくなっている。
離領域63の幅nは約0.29μm、その半導体基板表面から底面までの深さkは約0.
3μm、素子領域の幅qは約0.25μmである。さらに周辺素子領域では、その埋め込
み型素子分離領域72の幅pは約0.4μm、素子領域74の幅rは約2μm、埋め込み
型素子分離領域72の半導体基板60の表面からの高さmは約0.1μmである。
とで対比させながら説明する。
化膜61、その上に第1多結晶シリコン層62、その上にシリコンナイトライド膜75、
その上にマスク材76を順次積層構造となるように堆積する。
有するフォトレジスト78を形成する。
ト酸化膜70、その上に第1多結晶シリコン膜71、その上にシリコンナイトライド膜7
9、その上にマスク材80を順次積層構造となるように堆積する。
有するフォトレジスト82を形成する。
8を用いてリソグラフィにてパターニングを行い、異方性エッチングで、開口部77を設
けるようにマスク材76を加工する。
てリソグラフィにてパターニングを行い、異方性エッチングで、開口部81を設けるよう
にマスク材80を加工する。
いて異方性エッチングでシリコンナイトライド膜75、第1多結晶シリコン層62、ゲー
ト酸化膜61、及び半導体基板60を加工し、半導体基板60に深さ300nm程度の溝
部82を形成する。
性エッチングでシリコンナイトライド膜79、第1多結晶シリコン層71、ゲート酸化膜
70、及び半導体基板60を加工し、半導体基板60に深さ300nm程度の溝部83を
形成する。
。
し、CMP(Chemical Mechanical Polishing法:化学的機械的研磨
法)法等により、シリコンナイトライド層75、79をマスク材として、埋め込み型素子
分離領域の表面の平坦化を行うとともに、埋め込み型素子分離領域以外のシリコン酸化膜
及びマスク材76、80の除去を行い、メモリセル領域に埋め込み型素子分離領域63、
周辺回路領域に埋め込み型素子分離領域72を形成する。
と同一平面上にある。さらに、埋め込み型素子分離領域72の上表面はシリコンナイトラ
イド層79の上表面と同一平面上にある。
000℃以上のアニールを行う。
行って、シリコンナイトライド層75,79を選択的に除去し、メモリセル領域に第2多
結晶シリコン層64を形成し、周辺回路領域に第2多結晶シリコン膜73を堆積する。
素子分離領域63の上端部で第2多結晶シリコン層64を分離する。
同時に、周辺回路領域においても、ONO膜65をその露出された表面上に形成する。
積する。同時に、周辺回路領域においても、第3多結晶シリコン層66をONO膜65の
上に堆積する。
て、その後で、周辺回路領域においては、第3多結晶シリコン層66及びONO膜65を
エッチングにて除去する。
6上にタングステンシリサイド層67を堆積する。この際、周辺回路領域においても第2
多結晶シリコン層72上にタングステンシリサイド層73を堆積する。
層62と、第2多結晶シリコン層64と、ONO膜65と、第3多結晶シリコン層66と
、タングステンシリサイド層66とからなる積層ゲートを加工して、所定のゲート電極形
状を形成する。
と、第2多結晶シリコン層72と、タングステンシリサイド層73とからなる積層ゲート
を加工して、所定のゲート電極形状を形成する。
上のアニールによる熱拡散を施して、拡散層(図示せず)を形成する。
うにコンタクトを開孔し、タングステンなどの金属をコンタクト開口に埋め込んでコンタ
クトプラグ(図示せず)を形成する。
続する。
基板60をエッチングした後で、シリコン酸化膜を埋め込むことにより形成されている。
上述のように、溝部82,83を埋め込んだシリコン酸化膜中の応力開放のため、100
0℃以上のアニールを行うが、このアニール時に埋め込み型素子分離領域63,72内の
シリコン酸化膜と隣接する半導体基板60との熱膨張係数の違いにより、埋め込み型素子
分離領域63,72の端部に応力ひずみが生じる。
応力を受けて、半導体基板中に応力が加えられてしまう。半導体基板はシリコン単結晶で
形成されているため、応力が加わると結晶欠陥が生じてしまう。
63に隣接する素子領域68の上部の角及び図15(A)中のb及び図15(B)中のd
で示される埋め込み型素子分離領域63の底部の角に強い応力ひずみが発生する。
,リーク不良が発生する。また、拡散層形成時のアニール等においても、同様の応力ひず
みが発生する。
5(A)におけるn及び図15(B)におけるpで示される素子分離領域63,72の幅
に大きく依存する。
5(A)におけるk及び図15(B)におけるmで示される素子分離領域63,72の深
さにも大きく依存する。
5(A)におけるq及び図15(B)におけるrで示される隣接する素子分離領域63,
72同士の間の素子領域68,74の幅にも大きく依存する。
の角の応力ひずみは、素子領域68,74の幅q、rが狭いほど大きく、素子分離領域6
3,72の幅n、pが広いほど大きくなる。
域63,72の底部の角部の応力ひずみは、素子領域68,74の幅q、rが狭いほど大
きく、埋め込み型素子分離領域63,72の幅n、pが広いほど大きく、素子分離領域6
3,72の深さk、mが深いほど大きくなる。
63,72の底部の角部の応力ひずみは、埋め込み型素子分離領域63,72の底部の角
部b、dの形状が鋭角であるほど大きく、曲率半径が大きくなるほど小さくなる。
面積を最小限に抑えるために、素子分離領域の幅と素子領域の幅は、周辺回路領域に比べ
てメモリセル領域の方が小さくなる。すなわち、qをnで割った除算値はrをpで割った
除算値よりもきわめて小さくなる。そのため、素子分離領域の幅と素子領域の幅に起因し
て、メモリセル領域の素子分離領域の端部に発生する応力ひずみのほうが周辺回路領域の
素子分離領域の端部に発生する応力ひずみより大きくなる。
るため、より高耐圧が必要な周辺回路領域の素子分離領域によって深さが一様に決まって
いる。すなわち、図15(A)におけるkと図15(B)におけるmとが等しくなってい
る。そのため、素子領域の上部の角部及び素子分離領域の底部の角部に面した部分に発生
した応力ひずみが、素子領域の上部の角部では酸化膜の劣化を引き起こし、メモリの書き
込み・消去、データ保持特性を劣化させ、結晶欠陥によるリーク不良(ドレイン−ソース
間リーク)の原因となり、素子分離領域の底部の角部に面した素子領域では結晶欠陥によ
るリーク不良(ジャンクションにおけるリーク)の原因となる。
トランジスタに高電圧を印加する必要があるため、その高電圧を発生する周辺回路では高
耐圧トランジスタを設けておく必要がある。そのため、半導体装置の周辺回路領域におい
ては、トランジスタ周囲には十分な素子分離能力を持たせるに十分な深さの深い素子分離
領域を設ける必要がある。
よりも高耐圧である必要があるため、素子分離領域の幅をより広く設定している。このよ
うに、フラッシュメモリにおいては、素子分離領域の幅や深さが大きく設定される必要が
あるが、特にメモリセル領域において微細化のために素子分離領域の幅が小さく設定され
るので、素子分離領域の端部の応力ひずみの発生及び結晶欠陥発生が顕著になる。
生を抑制する半導体装置及びその製造方法を提供することにある。
された第1素子領域、前記半導体基板に埋め込まれて前記第1素子領域を分離する第1素
子分離領域を有し、印加される電圧が第1レベルで動作を行うメモリ回路領域と、前記半
導体基板内に形成された第2素子領域、前記半導体基板に埋め込まれて前記第2素子領域
を分離する第2素子分離領域を有し、印加される電圧が第1レベルよりも大きい第2レベ
ルで動作を行う周辺回路領域とを備え、前記第1素子分離領域の溝下方の側面と前記半導
体基板に垂直な平面のなす第1のテーパー角度は、前記第2素子分離領域の溝下方の側面
と前記半導体基板に垂直な平面のなす第2のテーパー角度よりも大きいことを特徴とする
半導体装置である。
制する半導体装置及びその製造方法を提供することができる。
同一又は類似の部分には、同一又は類似の符号を付している。図面は模式的なものであり
,厚みと平面寸法との関係、各層の厚みの比率等は、現実のものとは異なる。具体的な厚
みや寸法は以下の説明を参酌して判断すべきものである。図面相互間においても互いの寸
法の関係や比率が異なる部分が含まれている。
本実施の形態を図1乃至図13を用いて説明する。
の断面図が示され、図1(B)には、NOR型フラッシュメモリの周辺回路領域のゲート
幅方向が示されている。
面図に相当し、図1(B)は、周辺回路領域の上面図である図2(B)における“G−H
”線での断面図に相当する。
れ、このゲート酸化膜2上には第1多結晶シリコン層3が形成されている。このゲート酸
化膜2及び第1多結晶シリコン層3は例えばシリコン酸化膜などからなる埋め込み型素子
分離領域4によって、複数の領域に分離されている。
晶シリコン層5の端部は埋め込み型素子分離領域4の端部上も被覆している。
6が形成されている。ここで、ONO膜6は下層の第2多結晶シリコン膜5及び埋め込み
型素子分離領域4の表面形状に応じた凹凸のある形状となっている。
されている。この第3多結晶シリコン層7の下面は下層のONO膜6の表面形状に応じた
凹凸のある形状となっている。
サイド層8が形成されている。
O膜6、第3多結晶シリコン層7、及びタングステンシリサイド層8がメモリセル領域に
おけるゲート電極16となる。
形成され、このゲート酸化膜10上には第1多結晶シリコン層11が形成されている。こ
のゲート酸化膜10及び第1多結晶シリコン層11は埋め込み型素子分離領域12によっ
て、複数の領域に分離されている。
多結晶シリコン層13の端部は埋め込み型素子分離領域12の端部上も被覆している。
いる。
及びタングステンシリサイド層14が周辺回路領域におけるゲート電極17となる。
る。
などが図1(A)及び図1(B)の上方領域に形成されるが、図示は省略されている。
から埋め込み型素子分離領域12の底部までの距離)に比べて,メモリセル領域の埋め込
み型素子分離領域4の深さL(半導体基板1の上表面から埋め込み型素子分離領域4の底
部までの距離)が浅くなっている。
12の底部端間の距離)に比べて,メモリセル領域の埋め込み型素子分離領域4の幅N(
埋め込み型素子分離領域4の底部端間の距離)が小さくなっている。
べて、メモリセル領域の埋め込み型素子分離領域4同士の間の素子領域9の幅Qは小さく
なっている。
度であり、その幅Nは約0.29μm程度であり、埋め込み型素子分離領域4同士の間の
素子領域9の幅Qは約0.25μm程度である。
あり、その幅Pは約0.4μm程度であり、その埋め込み型素子分離領域12同士の間の
素子領域15の幅Rは約2μm程度である。
膜の埋め込み性と素子分離領域として必要なパンチスルー耐圧によって決められる。ここ
では、メモリセル領域の埋め込み型素子分離領域4の深さは、トランジスタの耐圧上必要
なだけの最小限の深さとすることが応力を緩和して、結晶欠陥発生を防止する上で好まし
い。
の深さを浅くする必要がある。本実施の形態では、メモリセル領域より周辺回路領域にお
いて、高いパンチスルー耐圧が要求されるため、素子分離領域の深さの下限は、メモリセ
ル領域については、周辺回路領域より浅くすることができる。
素子分離領域の幅、深さが共に耐圧にとって必要最小限に抑制されているため、発生する
応力も最小となる。そのため、結晶欠陥が生じる可能性が抑制される。
モリセル領域の埋め込み型素子分離領域4の間の素子領域9の幅Qに比べて極めて大きく
設定されているため、体積が大きい埋め込み型素子分離領域12内で生じた応力は素子領
域15で緩和されて、結晶欠陥は抑制されている。
セル領域におけるゲート長方向の構造を説明する。
電極は、積層されたゲート酸化膜2、浮遊ゲートである第1多結晶シリコン層3、第2多
結晶シリコン層5、ONO膜6、第3多結晶シリコン層7、タングステンシリサイド層8
からなり、その側面には酸化膜21を介して、ゲート側壁絶縁膜22が形成されている。
半導体基板1の表面上には、絶縁膜2が形成されている。これらゲート電極及び絶縁膜2
の上には、層間絶縁膜24が形成されている。拡散層20の上の絶縁膜2は一部が除去さ
れて、コンタクトプラグ25が層間絶縁膜24を貫いて接続されている。この層間絶縁膜
24の上には、配線層26が形成されていて、コンタクトプラグ25に接続されている。
路領域におけるゲート長方向の構造を説明する。
らに半導体基板1の上には、ゲート側壁絶縁膜32をマスクに形成されている。ゲート電
極は、積層されたゲート酸化膜15、第1多結晶シリコン層11、第2多結晶シリコン層
13、タングステンシリサイド層14からなり、その側面には酸化膜31を介して、ゲー
ト側壁絶縁膜32が形成されている。半導体基板1の表面上には、絶縁膜10が形成され
ている。これらゲート電極及び絶縁膜10の上には、層間絶縁膜24が形成されている。
拡散層30の上の絶縁膜10は一部が除去されて、コンタクトプラグ34が層間絶縁膜2
4を貫いて接続されている。この層間絶縁膜24の上には、配線層35が形成されていて
、コンタクトプラグ34に接続されている。
させながらメモリセル領域におけるゲート長方向の構造について説明する。
2、その上に第1多結晶シリコン層3、その上にシリコンナイトライド膜40、その上に
TEOS膜などからなるシリコン酸化膜などのマスク材41を順次積層構造となるように
堆積する。
有するフォトレジスト42を形成する。
化膜10、その上に第1多結晶シリコン膜11、その上にシリコンナイトライド膜44、
その上にTEOS膜などからなるシリコン酸化膜などのマスク材45を順次積層構造とな
るように堆積する。
有するフォトレジスト46を形成する。
を用いてリソグラフィにてパターニングを行い、異方性エッチングで、開口部43を設け
るようにマスク材41及びシリコンナイトライド膜40を加工し、フォトレジスト42を
除去する。
リソグラフィにてパターニングを行い、異方性エッチングで、開口部47を設けるように
マスク材45及びシリコンナイトライド膜44を加工し、フォトレジスト46を除去する
。
ト48で被覆する。
異方性エッチングで第1多結晶シリコン層11とゲート酸化膜10を加工し、半導体基板
1に深さ300nm程度の溝部49を形成する。
去し、図7(B)に示されるように周辺回路領域のみフォトレジスト50で被覆する。
、異方性エッチングで第1多結晶シリコン層3とゲート酸化膜2を加工し、半導体基板1
に深さ200nm程度の溝部51を形成する。
た溝部49,51の保護のための熱酸化を行う。
CMP法等により、シリコンナイトライド層40、44をマスク材として、埋め込み型素
子分離領域の表面の平坦化及び埋め込み型素子分離領域以外のシリコン酸化膜の除去を行
い、メモリセル領域に埋め込み型素子分離領域4、周辺回路領域に埋め込み型素子分離領
域12を形成する。この際、埋め込み型素子分離領域4の上表面はシリコンナイトライド
層40の上表面と同一平面上にある。さらに、埋め込み型素子分離領域12の上表面はシ
リコンナイトライド層44の上表面と同一平面上にある。
中のシリコン酸化膜中の応力開放のための1000℃以上のアニールを行う。さらに、ウ
エットエッチング処理を行って、シリコンナイトライド層40,44を選択的に除去し、
メモリセル領域に第2多結晶シリコン層5を形成し、周辺回路領域に第2多結晶シリコン
層13を堆積する。
るための加工を行い、埋め込み型素子分離領域4の上端部で第2多結晶シリコン層5を分
離する。
時に、図10(B)に示されるように、周辺回路領域においても、ONO膜6をその露出
された表面上に形成する。
ン層7をONO膜6の上に堆積する。同時に、図11(B)に示されるように、周辺回路
領域においても、第3多結晶シリコン層7をONO膜6の上に堆積する。
レジスト36を被覆する。この後で、図12(B)に示されるように周辺回路領域におい
ては、第3多結晶シリコン層7及びONO膜6をエッチングにて除去する。
を除去し、第3多結晶シリコン層7上にタングステンシリサイド層8を堆積する。この際
、周辺回路領域においても図13(B)に示されるように第2多結晶シリコン層13上に
タングステンシリサイド層14を堆積する。
3と、第2多結晶シリコン層5と、ONO膜6と、第3多結晶シリコン層7と、タングス
テンシリサイド層7とからなる積層ゲートを加工して、所定のゲート電極形状を形成する
。
リコン層11と、第2多結晶シリコン層13と、タングステンシリサイド層14とからな
る積層ゲートを加工して、所定のゲート電極形状を形成する。
それぞれに不純物ドーピング及び1000℃以上のアニールによる熱拡散を施して、拡散
層20及び第1拡散層31を形成する。さらに、周辺回路領域においては、図3(B)に
示されるようにゲート側壁絶縁膜32を形成して、このゲート側壁絶縁膜32をマスクと
して、半導体基板1中に第1拡散層よりも高濃度の第2拡散層33を形成する。
にコンタクトを開孔し、タングステンなどの金属をコンタクト開口に埋め込んでコンタク
トプラグ25、34を形成する。
トプラグ25、34と接続する。
するゲート電極先作りの製造方法では、周辺回路領域に先に埋め込み型素子分離領域用の
溝部を形成し、その溝を一度レジストで埋め込んで、メモリセル領域中に溝部を形成する
ことが望ましい。
有機材料からなるレジストがその溝部に露出した絶縁膜などに化学的な影響を及ぼすこと
があり、メモリ素子の特性に悪影響がでてしまう。そのような状況ではメモリ特性が悪化
してしまうため、埋め込み型素子分離領域用の溝部は先に周辺回路領域において形成し、
レジストで一度埋め込んで、メモリセル領域に埋め込み型素子分離領域用の溝部を形成す
ることが好ましい。
の順に行うことも可能である.
なお、上記例では半導体基板上にゲート電極の一部を先に形成した後で、素子分離領域
を形成しているが、本実施の形態はそれに限られるものではなく、先に素子分離領域を形
成し、次にゲート電極を形成してもよい。
持ち、また、埋め込み型素子分離部を持つ半導体装置全範に適用されるものである。なお
、特にフラッシュメモリにおいては、メモリセル領域と、高耐圧系ランジスタ及び低耐圧
系トランジスタとからなる周辺回路領域とが備えられていて、本実施の形態を適用するこ
とによる効果が顕著である。
領域の底部の角に発生する応力ひずみを周辺回路領域への悪影響を及ぼすことなく緩和す
ることにより、素子部の上部の角での酸化膜の劣化および結晶欠陥によるリーク不良(ド
レイン−ソース間リーク)及び埋め込み型素子分離領域の底部の角での結晶欠陥によるリ
ーク不良(ジャンクションリーク)の発生を削減もしくは防止することができる。
本発明の第2の実施の形態を図14に示す。図14(A)は,NOR型フラッシュメモ
リのメモリセル領域のゲート幅方向の断面図を表し、図14(B)は、NOR型フラッシ
ュメモリの周辺回路領域のゲート幅方向の断面図を表している。
異なり、他の構成は第1の実施の形態と同様であるため、相違点のみを説明する。
などからなる埋め込み型素子分離領域53が形成されていて、この埋め込み型素子分離領
域53は、ゲート酸化膜2、第1多結晶シリコン層3及び第2多結晶シリコン層5を分離
している。
化膜などからなる埋め込み型素子分離領域54が形成されていて、この埋め込み型素子分
離領域54は、ゲート酸化膜2及び第1多結晶シリコン層11を分離している。
から埋め込み型素子分離領域54の底部までの距離)に比べて,メモリセル領域の埋め込
み型素子分離領域53の深さS(半導体基板1の上表面から埋め込み型素子分離領域53
の底部までの距離)が浅くなっている。
54の半導体基板1の表面付近での端間の距離)に比べて,メモリセル領域の埋め込み型
素子分離領域53の幅U(埋め込み型素子分離領域53の半導体基板1の表面付近での端
間の距離)が小さくなっている。
べて、メモリセル領域の埋め込み型素子分離領域53同士の間の素子領域9の幅Wは小さ
くなっている。
異なる。
領域においては、周辺回路領域における素子分離部の底部の半導体基板となす角度“Y”
と比べてより鈍角となっている。さらに、メモリセル領域においては、埋め込み型素子分
離領域の底部付近ではその側面が曲面となっているが、周辺回路領域においては、埋め込
み型素子分離領域の底部付近ではその側面が直線となっている。これにより、素子分離領
域の底部での応力ひずみを一層緩和することができる。
域とで変えることにより、素子分離能力を維持したまま第1の実施の形態よりもそれぞれ
の素子分離領域の体積を縮小させることができる。
必要なだけの最小限の深さとすることが応力を緩和して、結晶欠陥発生を防止する上で好
ましい。
素子分離領域の幅、深さが共に耐圧にとって必要最小限に抑制されているため、発生する
応力も最小となる。そのため、結晶欠陥が生じる可能性が抑制される。
モリセル領域の埋め込み型素子分離領域53の間の素子領域9の幅Wに比べて極めて大き
く設定されているため、体積が大きい埋め込み型素子分離領域54内で生じた応力は素子
領域15で緩和されて、結晶欠陥は抑制されている。
深さを変えることで、第1の実施の形態以上にそれぞれの領域における素子分離領域の存
在による応力発生をより一層抑制することができる。
(A)に示される半導体基板に溝部を形成する際の異方性エッチングの条件をメモリセル
領域の加工時と周辺回路領域の加工時に変えることより実現できる。
うに形成できる。たとえば、エッチング段階のある段階で特定のガスを使うことで、露出
した半導体基板表面に反応生成物を堆積させて素子分離溝の表面の角度を変更でき、テー
パー状に形成できる。なお、素子分離領域の角が鋭角であると応力が集中するので、なる
べく鈍角とすることが好ましい。
互いに異なるように形成しても、実施できる。
いるので、より応力発生を緩和し、結晶欠陥発生を防止できるので、素子領域の幅をより
狭くすることができ、半導体装置のより一層の微細化が可能である。
おいても適用できる。
2,10 ゲート酸化膜(絶縁膜)
3,11 第1多結晶シリコン層
4,12,53,54 埋め込み型素子分離領域
5,13 第2多結晶シリコン層
6 ONO膜
7 第3多結晶シリコン層
8,14 タングステンシリサイド層
9,15 素子領域
16,17 ゲート電極
20 拡散層
21,31 酸化膜
22,32 ゲート側壁絶縁膜
24 層間絶縁膜
25,34 コンタクトプラグ
26,35 配線層
30 第1拡散層
33 第2拡散層
36,42,46,48,50 フォトレジスト
40,44 シリコンナイトライド膜
41,45 マスク材
43,47 開口部
49,51 溝部
Claims (4)
- 半導体基板と、
前記半導体基板内に形成された第1素子領域、前記半導体基板に埋め込まれて前記第1素
子領域を分離する第1素子分離領域を有し、印加される電圧が第1レベルで動作を行うメ
モリ回路領域と、
前記半導体基板内に形成された第2素子領域、前記半導体基板に埋め込まれて前記第2素
子領域を分離する第2素子分離領域を有し、印加される電圧が第1レベルよりも大きい第
2レベルで動作を行う周辺回路領域と
を備え、
前記第1素子分離領域の溝下方の側面と前記半導体基板に垂直な平面のなす第1のテーパ
ー角度は、前記第2素子分離領域の溝下方の側面と前記半導体基板に垂直な平面のなす第
2のテーパー角度よりも大きいことを特徴とする半導体装置。 - 前記第2素子分離領域の溝の幅は、前記第1素子分離領域の溝の幅よりも広いことを特徴
とする請求項1記載の半導体装置。 - 前記第2素子分離領域の溝の深さは、前記第1素子分離領域の溝の深さよりも深いことを
特徴とする請求項1または請求項2記載の半導体装置。 - 請求項1乃至請求項3記載の半導体装置は、NOR型フラッシュメモリであることを特徴
とする半導体装置。
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JP2010102754A JP2010219543A (ja) | 2010-04-27 | 2010-04-27 | 半導体装置 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014236014A (ja) * | 2013-05-30 | 2014-12-15 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
US9029182B2 (en) | 2012-09-06 | 2015-05-12 | Canon Kabushiki Kaisha | Method of manufacturing solid-state image sensor |
US10622443B2 (en) | 2013-05-30 | 2020-04-14 | Rohm Co., Ltd. | Semiconductor device with different material layers in element separation portion trench and method for manufacturing semiconductor device |
JP2020145279A (ja) * | 2019-03-05 | 2020-09-10 | キオクシア株式会社 | 半導体装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000323564A (ja) * | 1999-05-10 | 2000-11-24 | Nec Corp | 半導体装置の製造方法 |
-
2010
- 2010-04-27 JP JP2010102754A patent/JP2010219543A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000323564A (ja) * | 1999-05-10 | 2000-11-24 | Nec Corp | 半導体装置の製造方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9029182B2 (en) | 2012-09-06 | 2015-05-12 | Canon Kabushiki Kaisha | Method of manufacturing solid-state image sensor |
JP2014236014A (ja) * | 2013-05-30 | 2014-12-15 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
US10622443B2 (en) | 2013-05-30 | 2020-04-14 | Rohm Co., Ltd. | Semiconductor device with different material layers in element separation portion trench and method for manufacturing semiconductor device |
JP2020145279A (ja) * | 2019-03-05 | 2020-09-10 | キオクシア株式会社 | 半導体装置 |
JP7134902B2 (ja) | 2019-03-05 | 2022-09-12 | キオクシア株式会社 | 半導体装置 |
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