JP2008147644A - ウェットエッチングアンダカットを最小にし且つ超低k(k<2.5)誘電体をポアシーリングする方法 - Google Patents

ウェットエッチングアンダカットを最小にし且つ超低k(k<2.5)誘電体をポアシーリングする方法 Download PDF

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Abstract

【課題】 基板上の膜を処理する方法の提供。
【解決手段】 一態様において、方法は、シリコンと、炭素とを含み、所望により酸素及び/又は窒素を含んでもよい薄層を膜上に堆積させることによりフォトレジストが膜から除去された後のパターン形成された低誘電率膜を処理するステップを含む。薄層は、パターン形成された低誘電率膜に炭素を多く含む疎水性表面を与える。薄層は、また、続いての湿式洗浄プロセスと、低誘電率膜上に続いて堆積される層の前駆物質による浸透から低誘電率膜を保護する。
【選択図】 図1F

Description

発明の背景
発明の分野
[0001]本発明の実施形態は、一般的には、集積回路の製造に関する。より詳細には、本発明の実施形態は、低誘電率層上にシリコンと、炭素とを含み、所望により酸素及び/又は窒素とを含んでもよい薄層を堆積させる方法に関する。
関連技術の説明
[0002]集積回路の形状は、このようなデバイスが最初に導入された数十年前からサイズが劇的に減少してきた。その後、集積回路は、一般的に、チップ上のデバイスの数が二年毎に二倍になることを意味する、二年/ハーフサイズのルール(しばしばムーアの法則と呼ばれる)に従ってきた。今日の製造施設は、通常0.13μm、0.1μmもの特徴部サイズを持つデバイスを製造している。将来の施設はまもなく、更に小さい特徴部を持つデバイスを製造するであろう。
[0003]デバイスの形状の縮小の持続によって、隣接した金属ライン間の容量結合が集積回路上のデバイスのサイズのさらなる減少のために減少させなければならないため、低誘電率(k)値を持つ中間層誘電体膜の需要が発生してきた。特に、約4.0未満の低誘電率を持つ絶縁体が望ましい。
[0004]最近になって、約3.0未満の誘電率を持つ低誘電率有機シリコン膜が開発された。2.5未満の誘電率を持つ超低誘電率(ELK)有機シリコン膜もまた開発された。低誘電率と超誘電率有機シリコン膜を開発するために用いられた一つの方法は、有機シリコン化合物と、熱に不安定な化学種もしくは揮発性基を含む、炭化水素のような化合物を包含するガス混合物から膜を堆積させ、その後、堆積した膜を後処理して、有機基のような熱に不安定な化学種もしくは揮発性基を堆積した膜から除去することであった。堆積した膜からの熱に不安定な化学種もしくは揮発性基の除去は、空気が約1の誘電率を持つので、膜の低誘電率を下げる膜内にナノメータサイズのボイドもしくはポアを生成させる。
[0005]フォトレジストもしくは底面反射防止膜コーティング(BARC)を除去するアッシングプロセスは、低k膜から炭素を消耗させるとともに膜の表面を酸化させることができる。低k膜の酸化した表面は、続いてのウェットエッチングプロセスの間に除去され、アンダカットや限界寸法(CD)損失の一因となる。
[0006]低誘電率膜の多孔性により、膜上の続いての層、例えば、BARC層又は金属間バリヤ層(TaN等)の堆積に用いられる前駆物質の浸透が生じ得る。多孔質低誘電率膜へのバリヤ層前駆物質の拡散により、デバイスの電流漏れが生じる。
[0007]それ故、続いてのプロセスステップ、例えば、ウェットエッチングプロセス、また、BARC層やバリヤ層のような、続いての層の堆積からの膜への損傷を最小にする低誘電率膜の処理方法が依然として求められている。
発明の概要
[0008]本発明は、一般的に、チャンバ内で基板上の低誘電率膜上の薄いコンフォーマルポアシーリング表面層を堆積させる方法を提供する。本方法は、パターン形成された低誘電率膜からのフォトレジストを除去するステップと、その後、約4オングストローム〜約100オングストロームの厚さに制御された薄いコンフォーマル層を堆積させることによってあらゆるアスペクト比又はバイア寸法を持つパターン形成された低誘電率膜を処理をするステップであって、薄いコンフォーマル層がパターン形成された低誘電率層の表面上にシリコンと炭素を含み、所望により酸素及び/又は窒素とを含んでもよい、前記ステップとを含む。一実施形態において、層を堆積するステップは、低レベルのRF電力の存在下にオクタメチルシクロテトラシロキサンを反応させる工程を含む。フォトレジストをアッシングすると低誘電率膜の表面から炭素が消耗し、表面が親水性になる。ポアシーリング層表面は、アッシング後の低誘電率膜の表面炭素濃度を回復させ、パターン形成された低誘電率膜に疎水性面を与える。低誘電率膜のウェットエッチング速度は、その表面が疎水性であるときに最小になる。層は、基板上で行うことができる、続いての湿式洗浄プロセスから低誘電率層を保護し、アンダカットやCD損失を防止する。薄層で得られた疎水性表面は、低誘電率膜への水分吸着を防止する。
[0009]低誘電率膜表面は、酸化され、フォトレジストアッシング後、ヒドロキシル(OH)基を含有する。表面は、水分を吸収し、誘電率を大幅に増加する。フォトレジストアッシング後の薄層の堆積は、表面に吸収された水分を追い出し、低誘電率の表面のOH基を除去するので、低誘電率を回復させる。薄層の堆積は、水分吸着を更に防止させる疎水性のシーリング層を与える。
[0010]薄いコンフォーマル層は、誘電体膜と、水分吸着とウェット化学エッチングを防止する保護層として、又は前駆物質もしくは化学物質の浸透を防止するポアシーリング層として表面に酸化物(例えば、Cu/CuO又はAl/Al)を有する金属膜を含む、あらゆるブランケットもしくは表面にOH基、NH基、又はNH基を含有するパターン形成された膜上に堆積され得る。薄層もまた、表面にOH基、NH基又はNH基を有する多孔質誘電体膜又は金属膜のポアシーリング層として使用し得る。
[0011]本発明の上記特徴が更に詳細に理解され得るように、上で簡単にまとめた本発明の更に具体的な説明が実施形態によって参照することができ、その一部が添付の図面に示されている。しかしながら、添付の図面は、単に本発明の典型的な実施形態を示すので、本発明の範囲を制限するものとはみなされず、本発明は他の等しく有効な実施形態を許容することができることは留意されるべきである。
詳細な説明
[0018]本発明の実施形態は、パターン形成された基板上にシリコンと炭素を含み、所望により酸素及び/又は窒素とを含んでもよいコンフォーマル薄層を堆積させる方法を提供する。一態様において、本発明の実施形態は、低誘電率膜をパターン形成するために用いられたフォトレジストが膜から除去された後に、パターン形成された低誘電率膜を保護する方法を提供する。他の態様において、本発明の実施形態は、相互接続部における金属ラインの限界寸法を制御する方法及び堆積された層の厚さを約4オングストローム〜約100オングストロームに制御する方法を提供する。
[0019]一実施形態において、基板上の低誘電率膜は、フォトレジストとフォトリソグラフィを用いてパターン形成して、その中に開口している垂直の相互接続部又は水平の相互接続部を形成する。低誘電率膜は、シリコンと、炭素とを含み、所望により酸素及び/又は窒素とを含んでもよい膜であってもよい。低誘電率膜は、有機シラン又は有機シロキサンのような有機シリコン化合物を含むガス混合物から堆積させてもよい。ガス混合物は、酸化ガスを含んでもよい。一実施形態において、ガス混合物は、膜を堆積させて膜内にボイド又はポアを生成させるとともに膜の低誘電率を低下させた後に、膜から除去される、有機シリコン化合物と炭化水素のようなポロジェンを含む。ポロジェンは、UV処理、電子ビーム処理、熱処理、又はそれらの組み合わせによって除去することができる。多孔質低誘電率膜を形成する方法は、共同譲渡された米国特許第6,936,551号と共同譲渡された米国特許第7,060,330号に更に記載され、これらの開示内容は本明細書に援用されている。他の組成を持つ及び/又は異なるガス混合物から堆積される低誘電率膜が、本発明の実施形態に使用し得ることは留意される。
[0020]低誘電率膜以外の膜、例えば、表面にOH基、NH基、又はNH基を有するいかなる膜も実施形態に使用し得ることも留意される。一般的に、用いることができる膜は、その上にシリコン、炭素を含み、所望により酸素及び/又は窒素を含んでもよい薄膜の選択的な堆積を許容する酸素を多く含む又は窒素を多く含む表面を持つ。ここに定義される酸素を多く含む表面は、約1:1〜約1:3のSi:O(シリコン:酸素)比を持つ。ここに定義される窒素を多く含む表面は、約1:1〜約1:2のSi:O(シリコン:窒素)比を持つ。
[0021]膜は酸素を多く含む又は窒素を多く含む表面上に堆積されてもよいが、膜は、典型的には、炭素多く含む表面上では成長しないので、酸素を多く含む又は窒素を多く含む表面上の膜の堆積は、選択的な堆積プロセスとして記載されてもよい。
[0022]オクタメチルシクロテトラシロキサン(OMCTS)は、ここに記載された薄層を堆積させるために用いることができる前駆物質の一例である。オクタメチルシクロテトラシロキサンに加え、一般式R-Si-(OR’)(式中、各々R=H、CH、CHCH、又は他のアルキル基、各々R’=CH、CHCH、又は他のアルキル基、xは0〜4であり、yは0〜4であり、x+y=4である)を有する前駆物質、例えば、ジメチルジメトキシシランもまた、適切なプロセスウインドウによりコンフォーマル薄層を堆積させるために用いることができる。用いることができる他の前駆物質としては、構造(R-Si-O-Si-Rを有する有機ジシロキサン、例えば、1,3-ジメチルジシロキサン(CH-SiH-O-SiH-CH)、1,1,3,3-テトラメチルジシロキサン((CH-SiH-O-SiH-(CH)、ヘキサメチルジシロキサン((CH-Si-O-Si-(CH)等が挙げられる。用いることができる他の前駆物質としては、環状有機シロキサン(R-Si-O)(式中、yは2を超え、xは1〜2であり、R=CH、CHCH、又は他のアルキル基である)が挙げられる。用いることができる環状有機シロキサン化合物は、三つ以上のシリコン原子を有する環構造を含み、環構造は、更に、一つ以上の酸素原子を含むことができる。市販の環状有機シロキサン化合物には、シリコン原子と酸素原子と、シリコン原子に結合した一つ又は二つのアルキル基とを交互にした環が含まれる。例えば、環状有機シロキサン化合物は、下記化合物の一つ以上を含むことができる:
ヘキサメチルシクロトリシロキサン (-Si(CH-O-)- 環状、
1,3,5,7-テトラメチルシクロテトラシロキサン(TMCTS) (-SiH(CH)-O-)- 環状、
オクタメチルシクロテトラシロキサン(OMCTS) (-Si(CH-O-)- 環状、
1,3,5,7,9-ペンタメチルシクロペンタシロキサン (-SiH(CH)-O-)- 環状。
[0023]薄層は、シリコン、炭素を含み、所望により酸素を含んでもよい。他の実施形態において、前駆物質は、シリコン、窒素を含み、所望により炭素を含むコンフォーマル薄層を堆積するために用いられるシリコン及び窒素含有前駆物質であるのがよい。前駆物質には、直鎖シラザンや環状シラザンが含まれてもよい。直鎖シラザンには、構造R-Si-NH-Si-R’(式中、R=CH、CHCH、又は他のアルキル基、R’=H、CH、CHCH又は他のアルキル基)が含まれてもよい。環状シラザンには、構造(R-Si-NH)(式中、yは2を超え、xは1〜2であり、R=CH、CHCH、又は他のアルキル基である)が含まれてもよい。環状シラザン化合物には、三つ以上のシリコン原子を持つ環構造が含まれてもよく、環構造には、更に、一つ以上の窒素原子を含んでもよい。市販の環状シラザン化合物には、シリコン原子と窒素原子と、シリコン原子に結合した一つ又は二つのアルキル基と交互した環が含まれる。例えば、環状シラザン化合物は下記が含まれるのがよい;
1,2,3,4,5,6,7,8-オクタメチルシクロテトラシラザン、
1,2,3,4,5,6-ヘキサメチルシクロテトラシラザン、
1,1,3,3,5,5-ヘキサメチルシクロテトラシラザン、
1,1,3,3,5,5,7,7-オクタメチルシクロテトラシラザン。
[0024]図1Aは、基板100上の低誘電率膜102を示す一例である。図1Bは、低誘電率膜102上にパターン形成されたフォトレジスト104を示す図である。
[0025]フォトレジストは、その後、例えば、ストリッピング又はアッシングによって低誘電率膜から除去される。図1Cは、フォトレジストによってパターン形成して相互接続部106を形成し、フォトレジストが除去された後の、低誘電率膜102を示す図である。シリコン、炭素を含み、所望により酸素及び/又は窒素を含む、コンフォーマル薄層108、即ち、約4オングストローム〜100オングストロームの厚さを持つ層は、その後、図1Dに示されるようにパターン形成された低誘電率膜の表面上に堆積される。層は、RF電力の存在下に、シリコン、酸素、炭素を含むガス混合物のようなガス混合物を反応させることによって堆積させることができる。シリコン、酸素、炭素は、オクタメチルシクロテトラシロキサンのような有機シリコン化合物によって供給することができる。有機シリコン化合物は、典型的には、キャリアガスと共にチャンバに導入される。好ましくは、キャリアガスはヘリウムである。しかしながら、アルゴン又は窒素のような他の不活性ガスが用いられてもよい。
[0026]層が堆積された後、基板は、例えば、100:1HF溶液で、湿式洗浄することができる。その後、図1Eに示されるように、PVDバリヤ層又はALDバリヤ層、例えば、ALD窒化タンタル(TaN)層のような層110を層上に堆積させることができる。或いは、図1Fに示されるように、バリヤ反射防止コーティング(BARC)層120のような層を、層108上に堆積させるとともに相互接続部106を充填することができる。
[0027]シリコン、炭素を含み、所望により酸素及び/又は窒素を含んでもよい層は、RF電力存在下に有機シリコン化合物を含むガス混合物を反応させることによって、化学気相堆積チャンバ及び/又はプラズマ増強型化学気相堆積チャンバ内で堆積させることができる。層を堆積するために用いることができるチャンバの例としては、いずれもカリフォルニア州サンタクララのアプライドマテリアルズ社から入手できる、二つの絶縁された処理領域を持つPRODUCER(登録商標)チャンバ、DxZ(登録商標)チャンバが挙げられる。ここに示された処理条件は、二つの絶縁された領域を有する300mmのPRODUCER(登録商標)チャンバを示す。従って、各基板処理領域と基板ごとに受ける流量は、チャンバ内への流量の半分である。
[0028]チャンバ内で基板上に層を堆積する間、基板は、典型的には、約150℃〜400℃の温度に維持される。RF電力は、300mmの基板に対して、約100W以下、例えば、約30W〜約75Wの電力レベルで供給される。一般的に、RF電力は、約0.109W/cm以下、例えば、約0.033W/cm〜約0.082W/cmで供給することができる。RF電力は、シャワーヘッド、即ち、ガス分配アセンブリ、及び/又はチャンバの基板支持体へ供給することができる。RF電力は、約13MHz〜14MHz、好ましくは約13.56MHzの高周波で供給される。RF電力は、サイクルであってもパルスであってもよい。RF電力は、また、連続であっても不連続であってもよい。シャワーヘッドと基板支持体の間の間隔は、約200ミリを超え、約200ミル〜約1400ミルである。チャンバ内の圧力は、約1.5トール以上、約1.5トール〜約8トールである。
[0029]有機シリコン化合物は、約100sccm〜約1000sccmの流量でチャンバに導入することができる。キャリアガスは、約100sccm〜約7000sccmの流量でチャンバに導入されてもよい。チャンバへの有機シリコン化合物、例えば、オクタメチルシクロテトラシロキサン(OMCTS、sccm)の流量と、キャリアガス、例えば、ヘリウム(sccm)の流量との比は、約0.1以上である。層を約4オングストローム〜約100オングストロームの厚さの層に堆積させるために、パターン形成された構造のアスペクト比によっては約0.1秒〜約600秒の時間層を堆積させることができる。典型的には、層は、コンフォーマル表面を供給するために高いアスペクト比が用いられる場合に長い時間堆積される。
[0030]上記のRF電力レベル、間隔、圧力、流量比を用いて、わずか約4オングストローム〜約100オングストロームの厚さを持つ均一なコンフォーマル薄層が、前駆物質として自己飽和有機シリコン化合物を用いて層を堆積させる場合に、確実に堆積され得ることがわかった。単一300mm内の1オングストロームの厚さの範囲の層は、ここに示された条件を用いて得られた。ここに定義される“自己飽和前駆物質”は、基板上に、一つの薄層、例えば、堆積時間の長さと無関係に前駆物質の一つだけの分子層を堆積させる前駆物質である。異なる前駆物質が異なる分子サイズを持つので、前駆物質の選択によって厚さを制御することができ、異なる前駆物質に対して一つの分子層の異なる厚さが得られる。薄層の存在は、薄層を堆積させるために用いられる処理条件下で前駆物質から追加の層の堆積を妨害する。一般的に、自己飽和前駆物質は、薄層の継続した成長のを抑えるために選択されるメチル基を含んでもよい。メチル基の炭素がその上に更に堆積させることをほとんど妨害する炭素を多く含む膜表面を与えるので、層の自己飽和堆積を生じる多くのメチル基を含有するOMCTSが好ましい自己飽和前駆物質である。言い換えると、下に横たわる基板の表面ができるだけ早くCMCTS分子で覆われ、堆積された層の表面のSi-CH結合の存在が、層のいくつかの他の処理によって除去されるまでメチル基の一部が更に堆積を妨害する炭素を多く含む表面を与えることから、第一コンフォーマル層は、OMCTSから堆積させてもよい。従って、OMCTSの各分子層の堆積は、充分に制御することができ、最後の層のステップカバレッジが高められる。
[0031]用いることができるオクタメチルシクロテトラシロキサン以外の前駆物質としては、ジエトキシメチルシラン(DEMS)、ヘキサメチルジシロキサン(HMDOS)、ヘキサメチルジシラン(HMDS)が挙げられる。Si、C、Hを含有する他の前駆物質、例えば、トリメチルシラン、テトラメチルシラン等もプロセスにおいて用いることができる。
[0032]X線光電子分光法(XPS)解析は、アッシングプロセスにさらされていない低誘電率膜上とフォトレジストアッシングにさらされた低誘電率膜上で行った。XPS解析は、また、フォトレジストアッシングにさらされた低誘電率誘電体上で行い、その後、その上に薄層を堆積させることによって処理し、薄層は、本発明の実施形態に従って、OMCTSから堆積され、シリコン、炭素、酸素を含んだ。XPS解析は、アッシングされた低誘電率膜上に薄層を堆積させることによって、その上に薄層を堆積させることによって処理されない低誘電率膜と比較して、それらの膜の表面における炭素含量(原子%炭素)が高いことを示した。例えば、アッシングされた低誘電率膜は約3原子%炭素を持つことができるが、アッシングされた低誘電率膜上の薄層は表面に約15原子%炭素を示す。従って、一態様において、薄層は炭素を多く含む層である。薄層は、約5原子%〜約30原子%の炭素含量を持つことができる。アッシングは低誘電率膜の表面の炭素濃度を消耗させ、アッシングされた低誘電率膜上に薄層を堆積させると炭素濃度が回復する。
[0033]XPS解析は、また、アッシングされた膜の表面のOH基が炭素を含む薄層で置き換えられるので、薄層で処理された低誘電率膜の表面の酸素含量は、アッシング後に薄膜で処理されない低誘電率誘電体の表面の酸素含量より低いことを示した。炭素を含む薄層でアッシングされた膜の表面のOH基を置き換えると、アッシングされた膜の誘電率が低下する。図2は、低誘電率膜上のOMCTSを用いて薄層を堆積させると、三つの異なるアッシングプロセスの一つに供された膜のアッシング後の低誘電率が低下したことを示している。
[0034]アッシング前後の低誘電率膜(それぞれ図3における、ELK ILD、即ち、超低k中間層誘電体と、アッシングされたELK ILD)と、アッシング後で、その上にOMCTS薄層を持つ低誘電率膜(図3において、アッシングされたELKILDとOMCTS堆積)のぬれ角も測定した。結果を図3に示す。図3に示されるように、アッシング後に低誘電率膜上にOMCTS薄層を堆積させると、低誘電率膜のぬれ角が増加した。ぬれ角の増加は、OMCTS薄層が低誘電率膜の表面の疎水性を増加させたことを示している。このような疎水性の増加は、疎水性表面が膜特性に影響があり得る又は少なくとも水分を除去する時間を消費するステップの要求が少なくとも生じ得る低誘電率膜への水分の吸着を防止するので望ましい。
[0035]アッシング後湿式洗浄後の相互接続部のプロファイル上のコンフォーマルOMCTS薄層の堆積の影響も調べた。その上にOMCTS薄層を有する、また、OMCTS薄層を有しない低誘電率膜のトレンチの密度が高いものとトレンチの密度が低いものの領域のトレンチプロファイルを、膜が湿式洗浄プロセスにおいて100:1HF溶液に浸漬された後に試験した。
[0036]図4A-図4Cは、トレンチの密度が高い領域のトレンチプロファイルを示す。図4Aは、アッシング後と湿式洗浄前のトレンチプロファイルを示す。図4Bと図4Cはそれぞれ、その上にOMCTS薄層を有する、また、OMCTS薄層を有しない低誘電率膜のアッシング後と湿式洗浄後のトレンチプロファイルを示す。図4Bは、湿式洗浄が、その上にOMCTS薄層を有しない低誘電率膜のトレンチについて約30nmの限界寸法の損失を引き起こすことを示している。図4Cは、低誘電率膜が湿式洗浄前にその上に堆積されたOMCTS薄層を持つ場合にこのようなCD損失が見られなかったことを示している。
[0037]図5A-図5Cは、トレンチの密度が低い領域のトレンチプロファイルを示す。図5Aは、アッシング後と湿式洗浄前のトレンチプロファイルを示している。図5Bと5Cは、それぞれ、その上にOMCTS薄層を有しない又はOMCTS薄層を有する低誘電率膜のアッシング後と湿式洗浄後のトレンチプロファイルを示している。図5Bは、湿式洗浄がその上にOMCTS薄層を有しない低誘電率膜のトレンチについて約30nmを超えるアンダカットを引き起こすことを示している。図5Cは、低誘電率膜が湿式洗浄前にその上に堆積されたOMCTS薄層を持つ場合にこのようなアンダカットが見られないことを示している。
[0038]従って、OMCTS薄層は、炭素を多く含む表面を与え、ウェットエッチングプロセスの間、限界寸法の損失と低k膜のアンダカットを防止する疎水性表面を与える。
[0039]本発明の実施形態に従って得られた薄層は、物質、例えば、続いて堆積されたBARC層のBARC物質、又は続いて堆積されるバリヤ層のPVDバリヤ前駆物質又はALDバリヤ前駆物質、例えば、ALDTaN前駆物質の薄層が堆積されてもよい多孔質低k膜への浸透を防止し得る密度の高いポアシーリング層として働くこともわかった。
[0040]例えば、薄層は、バイア第一ダマシンプロセスにおいてバイアエッチングとフォトレジストアッシングの後に低誘電率膜上に堆積されることがよい。続いてのBARC充填は、薄層で行われてもよい。薄層は、BARC物質の誘電体への浸透を防止するポアシーリング層を与える。低誘電率膜と銅のような下に横たわる導電材料の間の誘電体バリヤ層は、その後、トレンチエッチングとフォトレジスト除去後に、下に横たわる導電材料をさらすためにエッチングすることができる。誘電体バリヤがエッチングされた後、誘電体バリヤの除去によってさらされた導電性表面を洗浄するために、また、表面から酸化物、例えば、酸化銅(CuO)を除去するために、還元化学が用いられる。薄層は、その後、バイアとトレンチの側壁上に堆積される。薄層は、続いてのバリヤ層前駆物質の低誘電率膜への浸透を防止するポアシーリング層を与える。
[0041]BARC層が基板の湿式洗浄した後に薄層上に堆積される実施形態において、薄層は、薄層の表面の炭素濃度と薄層のぬれ角を調整するためにヘリウム(又は他の不活性ガス)プラズマ後処理することができる。ぬれ角は、BARC層の湿潤と堆積を高めるために約70℃以下に減少してもよい。図6は、ぬれ角が、プラズマ処理時間が増加するにつれて減少することを示している。マイルドな処理条件、即ち、約30W〜約100WのRF電力と約100sccm〜10000sccmのHe流量は、プラズマ処理が薄層のポアシーリングの本質を損傷しないように用いられる。
[0042]薄層は、また、表面のぬれ角又は接触角が調整を必要とする場合には、その上にBARC層以外の層、例えば、ALDバリヤ層が堆積される前にヘリウムプラズマ後処理されてもよい。薄層は、O、CO、NO、NH、H、ヘリウム、窒素、アルゴン、又はそれらの組合せのような異なるガスでプラズマ後処理されてもよい。プラズマ後処理は、表面張力や表面接触角のような層の表面性と特性を変化させ得る。
[0043]他の実施形態において、相互接続部の金属ラインの限界寸法を制御する方法が提供される。方法は、上の実施形態に記載されるように、パターン形成された低誘電率膜上に薄層を堆積させるステップを含む。パターン形成された低誘電率膜は、その上に薄層を堆積させる前に酸素を多く含む表面又は窒素を多く含む表面を含むことができる。層が堆積された後に、OMCTSのような、層を堆積するために用いられる前駆物質の流れを終了し、キャリアガスのみ、例えば、Heキャリアガスをチャンバへ導入することによっていかなる残存する前駆物質もチャンバからパージされる。チャンバは、パージされてもポンプで送られてもよく、パージされポンプで送られてもよい。
[0044]一実施形態において、チャンバがパージ及び/又はポンプで送られた後、酸素プラズマ処理が、前駆物質から基板上に堆積された層を処理するとともに次の堆積サイクル、例えば、OMCTS)を開始させためにチャンバ内で行われる。他の実施形態において、窒素ドープされた酸化物又はSiN層が望まれる場合には、Hが追加された又は追加されないNHプラズマ処理が使用し得る。酸素プラズマは、層の表面を酸化させる酸素基を生成させることができるいかなる酸素含有ガスによっても供給することができる。例えば、ガスは、O、CO、NO、又はそれらの組合せを含むことがよい。酸素含有ガスは、ある流量でチャンバに導入することができる。酸素含有ガスは、バイア/トレンチパターンプロファイルによっては約0.1秒〜約60秒のような時間チャンバへ流されるのがよい。酸素プラズマは、13.56MHzの周波数で、チャンバ内で約50W〜約1000WのRF電力を印加することによって供給するのがよい。混合周波数RF電力が使用し得る。下に横たわる層(例えば、低誘電率膜)上のプラズマ処理の影響又は損傷を最小にするために、低レベルの高周波RF電力、例えば、約0.033W/cm〜約0.082W/cmに対応する約30W〜約100Wが好ましい。
[0045]プラズマ処理は、酸素含有ガスのチャンバへのフローを終了することによって終了させることができる。その後、所望により、堆積された層の厚さが測定される。その後、薄層の追加量を堆積させるためにチャンバへの前駆物質のフローを続行させる。チャンバがパージされ、その後、上述した酸素プラズマ処理が行われる。堆積、パージ、プラズマ処理の複数のサイクルが、所望の厚さの層が得られるまで行うことができる。相互接続部内に堆積された層の厚さを制御することによって、相互接続において続いて堆積された金属ラインの厚さを制御することができる。
[0046]他の実施形態において、基板上の約4オングストローム〜約100オングストロームの層の厚さを制御する方法が提供される。酸素を多く含む表面又は窒素を多く含む表面を含むことができる基板は、プラズマの存在下にシリコン含有前駆物質にさらして基板上に層を堆積させるので、層は、Hを有する又は有しないNHからのプラズマで、又はO、CO、及びNOを含む群より選ばれる酸素含有ガスからのプラズマで処理される。層を堆積するためにシリコン含有前駆物質に基板をさらすこととプラズマで層を処理することは、層の所望の厚さが得られるまで繰り返される。
[0047]実施形態において、更に、酸化物か又は窒化物の双方を含む密度の高い誘電スペーサを生成させる方法が提供される。方法は、酸素を多く含む表面又は窒素を多く含む表面を含むことができるゲートを含むパターン形成された基板を、プラズマ存在下にシリコン含有前駆物質にさらして、ゲート上に層を堆積させるステップと、その後、O、CO、NO、窒素含有ガス、及びHを有する又は有しないNHからなる群より選ばれる酸素含有ガス又は窒素含有ガスからのプラズマで層を処理するステップとを含む。相互接続部における金属ラインの限界寸法を制御する方法に関して上に示されたシリコン含有前駆物質とプラズマ処理は、密度の高い誘電スペーサを生成させる方法と層の厚さを約4オングストローム〜約100オングストロームに制御する方法の双方に用いることができる。
[0048]上記は本発明の実施形態に関するが、本発明の他の多くの実施形態が本発明の基本範囲から逸脱せずに構成されてもよく、本発明の範囲は以下の特許請求の範囲によって決定される。
図1Aは、本発明の実施形態に従ったプロセス順序の異なる段階での基板構造を示す概略断面図である。 図1Bは、本発明の実施形態に従ったプロセス順序の異なる段階での基板構造を示す概略断面図である。 図1Cは、本発明の実施形態に従ったプロセス順序の異なる段階での基板構造を示す概略断面図である。 図1Dは、本発明の実施形態に従ったプロセス順序の異なる段階での基板構造を示す概略断面図である。 図1Eは、本発明の実施形態に従ったプロセス順序の異なる段階での基板構造を示す概略断面図である。 図1Fは、本発明の実施形態に従ったプロセス順序の異なる段階での基板構造を示す概略断面図である。 図2は、本発明の実施形態に従った、アッシング前後の低誘電率膜とアッシング後にその上に堆積された薄いOMCTS層を持つ低誘電率膜の誘電率(k)を示すグラフである。 図3は、本発明の実施形態に従った、アッシング前後の低誘電率膜とアッシング後にその上に堆積された薄いOMCTS層を持つ低誘電率膜のぬれ角を示すグラフである。 図4Aは、従来の技術に従った、アッシング後と湿式洗浄前のトレンチプロファイル(密度の高いアレイ)の略図である。 図4Bは、従来の技術に従った、アッシングと湿式洗浄後のトレンチプロファイル(密度の高いアレイ)の略図である。 図4Cは、本発明の実施形態に従った、アッシングと湿式洗浄後のトレンチプロファイル(密度の高いアレイ)の略図である。 図5Aは、従来の技術に従った、アッシング後と湿式洗浄前のトレンチプロファイル(等構造/開口面積)の略図である。 図5Bは、従来の技術に従った、アッシングと湿式洗浄後のトレンチプロファイル(等構造/開口面積)の略図である。 図5Cは、本発明の実施形態に従った、アッシングと湿式洗浄後のトレンチプロファイル(等構造/開口面積)の略図である。 図6は、本発明の実施形態に従ったOMCTS薄層のぬれ角と層のヘリウムプラズマ後処理の時間の長さとを示すグラフである。
符号の説明
100…基板、102…膜、104…フォトレジスト、106…相互接続部、108…層、110…層、120…層。

Claims (20)

  1. チャンバ内で基板上の膜を処理する方法であって、
    該膜の酸素を多く含む表面又は窒素を多く含む表面上に4オングストローム〜100オングストロームの厚さを有し且つシリコンと炭素とを含み、所望により酸素又は窒素とを含んでもよい薄層を選択的に堆積させることによって該膜を処理するステップであって、該層を堆積させるステップがRF電力の存在下にSiとCとHとを含む前駆物質を反応させる工程を含む、前記方法。
  2. 該前駆物質が、一般式R-Si-(OR’)(式中、R=H、CH、CHCH、又は他のアルキル基、R’=CH、CHCH、又は他のアルキル基、xは0〜4であり、yは0〜4であり、x+y=4である)を有する前駆物質、構造(R-Si-O-Si-R(式中、R=CH、CHCH、又は他のアルキル基、R=H、CH、CHCH、又は他のアルキル基)を有する有機ジシロキサン、構造(R-Si-O)(式中、R=CH、CHCH、又は他のアルキル基)を含む環状有機シロキサン、三つ以上のシリコン原子を有する環構造と所望により一つ以上の酸素原子を含んでもよい環構造を含む環状有機シリコン化合物、及びシリコン原子と酸素原子と、該シリコン原子に結合した一つ又は二つのアルキル基と交互した環を含む環状有機シリコン化合物からなる群より選ばれる、請求項1記載の方法。
  3. 該前駆物質が、該薄層の成長継続を抑制するために選ばれるメチル基を含む、請求項1記載の方法。
  4. 該層が該膜の該酸素を多く含む表面又は窒素を多く含む表面より炭素含量が大きく、該層が該膜上に炭素飽和表面層を与える、請求項1記載の方法。
  5. 該層が堆積された後に該基板を湿式洗浄するステップを更に含む、請求項1記載の方法。
  6. 該RF電力が約0.109W/cm以下の電力レベルで印加される、請求項1記載の方法。
  7. 該チャンバ内の圧力が、約1.5トール以上である、請求項1記載の方法。
  8. 該チャンバ内のシャワーヘッドと該チャンバ内の基板支持体との間隔が約200ミルを超える、請求項1記載の方法。
  9. 、CO、NO、NH、H、ヘリウム、アルゴン、及び窒素からなる群より選ばれるガスを用いて該層をプラズマ後処理するステップを更に含む、請求項1記載の方法。
  10. 該層をプラズマ後処理するステップであって、該プラズマ後処理が該層の該表面特性を変化させ、該表面特性が表面張力及び表面接触角からなる群より選ばれる、前記ステップを更に含む、請求項1記載の方法。
  11. 該層上に底面反射防止コーティング(BARC)を堆積させるステップを更に含む、請求項1記載の方法。
  12. 約4オングストローム〜約100オングストロームの厚さを有し且つシリコンと炭素とを含み、所望により酸素及び/又は窒素とを含んでもよい原子層堆積又は物理気相堆積によってバリヤ層を堆積させるステップを更に含む、請求項1記載の方法。
  13. 該薄層が、BARC物質とALD又はPVDバリヤ層前駆物質の該膜への浸透を防止する密度の高い層を与える、請求項1記載の方法。
  14. 低k誘電体膜がその表面上に堆積した基板を処理する方法であって、
    RF電力の存在下に前駆物質を反応させることにより該膜の酸素を多く含む表面又は窒素を多く含む表面上に炭素を多く含む層を選択的に堆積させるステップであって、該前駆物質がシリコン、炭素、酸素、及び窒素からなる群より選ばれる元素を含む、前記ステップを含む、前記方法。
  15. 該炭素を多く含む層が4オングストローム〜100オングストロームの厚さを有する、請求項14記載の方法。
  16. 該前駆物質が自己飽和である、請求項14記載の方法。
  17. 該前駆物質が、一般式R-Si-(OR’)(式中、R=H、CH、CHCH、又は他のアルキル基、R’=CH、CHCH、又は他のアルキル基、xは0〜4であり、yは0〜4であり、x+y=4である)を有する前駆物質、構造(R-Si-O-Si-R(式中、R=CH、CHCH、又は他のアルキル基、R=H、CH、CHCH、又は他のアルキル基)を有する有機ジシロキサン、構造(R-Si-O)(式中、R=CH、CHCH、又は他のアルキル基)を含む環状有機シロキサン、三つ以上のシリコン原子を有する環構造と所望により一つ以上の酸素原子を含んでもよい環構造を含む環状有機シリコン化合物、及びシリコン原子と酸素原子と、該シリコン原子に結合した一つ又は二つのアルキル基とを交互にした環を含む環状有機シリコン化合物からなる群より選ばれる、請求項14記載の方法。
  18. 、CO、NO、NH、H、ヘリウム、アルゴン、及び窒素からなる群より選ばれるガスを用いて該炭素を多く含む層をプラズマ後処理するステップを更に含む、請求項14記載の方法。
  19. チャンバ内で基板上の膜を処理する方法であって、
    RF電力の存在下に前駆物質を反応させることにより該基板の酸素を多く含む表面又は窒素を多く含む表面上に4オングストローム〜100オングストロームの厚さを有する炭素を多く含む層を堆積させるステップであって、該前駆物質がシリコン、炭素、酸素、及び窒素からなる群より選ばれる元素を含む、前記ステップを含む、前記方法。
  20. 、CO、NO、NH、H、ヘリウム、アルゴン、及び窒素からなる群より選ばれる化合物から形成されるプラズマに該炭素を多く含む層をさらすステップを更に含む、請求項19記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111863610A (zh) * 2020-05-12 2020-10-30 中国电子科技集团公司第十一研究所 一种制备电极孔的方法及计算机可读存储介质

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8236684B2 (en) * 2008-06-27 2012-08-07 Applied Materials, Inc. Prevention and reduction of solvent and solution penetration into porous dielectrics using a thin barrier layer
CN101740332B (zh) * 2008-11-13 2012-04-25 中芯国际集成电路制造(北京)有限公司 一种半导体元件的蚀刻方法
US20120122320A1 (en) * 2010-11-17 2012-05-17 Applied Materials, Inc. Method Of Processing Low K Dielectric Films
US9034770B2 (en) * 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
CN103839871B (zh) * 2012-11-21 2017-09-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN105448705B (zh) * 2014-06-18 2018-05-04 无锡华润上华科技有限公司 一种消除晶圆氧化膜上微粒的方法及其氧化膜
CN105244257B (zh) * 2014-07-08 2020-06-23 中芯国际集成电路制造(上海)有限公司 改善多孔低k薄膜的突起缺陷的方法
CN105702619A (zh) * 2014-11-27 2016-06-22 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN113667976A (zh) * 2021-08-27 2021-11-19 中国科学院兰州化学物理研究所 一种具有封孔顶层的耐蚀dlc薄膜及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217189A (ja) * 2000-09-08 2002-08-02 Applied Materials Inc 炭化ケイ素膜のデュアルプラズマ処理
JP2005026654A (ja) * 2003-06-30 2005-01-27 Hynix Semiconductor Inc 半導体素子及びその製造方法
JP2005050954A (ja) * 2003-07-31 2005-02-24 Toshiba Corp 半導体装置およびその製造方法
JP2005079188A (ja) * 2003-08-28 2005-03-24 Semiconductor Leading Edge Technologies Inc 電子装置の製造方法
JP2005513766A (ja) * 2001-12-14 2005-05-12 アプライド マテリアルズ インコーポレイテッド ダマシン適用において誘電体材料を堆積する方法
JP2005203568A (ja) * 2004-01-15 2005-07-28 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法及び半導体装置
JP2006332408A (ja) * 2005-05-27 2006-12-07 Sony Corp 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077196A (ja) * 1999-09-08 2001-03-23 Sony Corp 半導体装置の製造方法
US6936551B2 (en) * 2002-05-08 2005-08-30 Applied Materials Inc. Methods and apparatus for E-beam treatment used to fabricate integrated circuit devices
US6927178B2 (en) * 2002-07-11 2005-08-09 Applied Materials, Inc. Nitrogen-free dielectric anti-reflective coating and hardmask
US7005390B2 (en) * 2002-10-09 2006-02-28 Intel Corporation Replenishment of surface carbon and surface passivation of low-k porous silicon-based dielectric materials
KR100909175B1 (ko) * 2002-12-27 2009-07-22 매그나칩 반도체 유한회사 듀얼 다마신 패턴 형성 방법
KR20050014231A (ko) * 2003-07-30 2005-02-07 매그나칩 반도체 유한회사 반도체소자의 형성방법
US20050037153A1 (en) * 2003-08-14 2005-02-17 Applied Materials, Inc. Stress reduction of sioc low k films

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217189A (ja) * 2000-09-08 2002-08-02 Applied Materials Inc 炭化ケイ素膜のデュアルプラズマ処理
JP2005513766A (ja) * 2001-12-14 2005-05-12 アプライド マテリアルズ インコーポレイテッド ダマシン適用において誘電体材料を堆積する方法
JP2005026654A (ja) * 2003-06-30 2005-01-27 Hynix Semiconductor Inc 半導体素子及びその製造方法
JP2005050954A (ja) * 2003-07-31 2005-02-24 Toshiba Corp 半導体装置およびその製造方法
JP2005079188A (ja) * 2003-08-28 2005-03-24 Semiconductor Leading Edge Technologies Inc 電子装置の製造方法
JP2005203568A (ja) * 2004-01-15 2005-07-28 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法及び半導体装置
JP2006332408A (ja) * 2005-05-27 2006-12-07 Sony Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111863610A (zh) * 2020-05-12 2020-10-30 中国电子科技集团公司第十一研究所 一种制备电极孔的方法及计算机可读存储介质

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