CN105244257B - 改善多孔低k薄膜的突起缺陷的方法 - Google Patents

Abstract

本发明公开改善多孔低k薄膜的突起缺陷的方法。根据本发明的一个方面，提出一种处理半导体晶片的方法，包括：在半导体基片上沉积电介质薄膜；对经沉积的电介质薄膜进行UV固化，得到多孔低k薄膜；以及处理所述多孔低k薄膜的表面，形成致密薄膜。根据本发明，处理所述多孔低k薄膜的表面的步骤可包括：对多孔低k薄膜的表面施加SiH₄或DEMS浸渍处理；以及对所述多孔低k薄膜的表面施加He等离子体处理。

Description

改善多孔低k薄膜的突起缺陷的方法

技术领域

本发明涉及半导体制造工艺中的掩模工艺，更具体的，本发明涉及一种改善多孔低k薄膜的突起缺陷的方法。

背景技术

在半导体工艺范畴中，掩膜化(masking)工艺是在基片上图形化的重要环节。通常，掩模可分为软掩模(soft mask)和硬掩模(hard mask)。软掩模通常是指光阻材料，即光刻胶。硬掩模则是对电介质材料层刻蚀后得到的掩模结构。在形成硬掩模后，后续工艺是对硬掩模底层的结构进行刻蚀，形成沟槽、通孔、间隙等结构。

在半导体工艺的范畴中，低k(low-k)材料通常是指介电常数比氧化硅的介电常数(3.9-4.1)更低的材料。典型的低k电介质薄膜可具有小于3.5的介电常数。一种类型的低k材料是多孔材料(例如多孔氧化硅)。由于材料中的孔洞具有低至1的介电常数，因此多孔材料整体的介电常数低于其基材的介电常数。孔洞越多，则介电常数被拉低越多。

图1示出一种加工过程中的半导体结构，其包括NDC(掺氮的碳化硅)层 101、多孔低k薄膜102、以及上方的硬掩模结构HM。其中硬掩模结构HM自下而上包括BD((BlackDiamond，一种业内用于制作硬掩模的高硬度材料)层 103、TEOS(正硅酸乙酯，Ethylsilicate)层104、和TiN层105。

图1所示的半导体结构在实践中遇到的一项问题是半导体基片在经历掩模化工艺后获得的表面不够平坦。通过采取内腔聚焦离子束(inline FIB)图像来分析图1所示结构的剖面，可以发现突起缺陷(bump defect)发生在多孔低k 薄膜和硬掩模HM的界面之间。

现有技术，诸如“Defect Gallery and Bump Defect Reduction in the Self-Aligned Double Patterning Module”(作者Cathy Cai等人，发表于Transaction onSemiconductor Manufacturing,Vol.24,No.2,May2011)，提出使用一种名为自对准双布图(SADP)的工艺来减少每个工艺步骤产生的突起缺陷。这种方法需要对工艺过程的布图(patterning)环节进行改动。

业界始终希望有一种兼容于现有的掩模化工艺、并简单有效地改善多孔低 k薄膜和硬掩模之间的突起缺陷的方法。

发明内容

结合图2A－2C的示意半导体结构图和图3所示的流程300来重新审视现有技术领域的多孔低k薄膜形成过程。根据现有技术，一个典型的多孔低k薄膜形成工艺通常包括：在例如NDC的基底层201上沉积电介质薄膜202(流程 300的步骤312)，得到图2A所示结构；对沉积的电介质薄膜202进行UV固化处理(流程300的步骤314)，得到图2B所示结构，此时电介质薄膜中形成很多孔洞，即具备多孔性，变为多孔低k薄膜203；在固化处理后的多孔低k 薄膜203上沉积硬掩模结构220(流程300的步骤316)，得到图2C所示结构 (硬掩模结构220为多种材料层的叠层。图中所示材料层数仅为示例)。通过对上述工艺过程的研究，发明人发现，在UV固化处理后，多孔低k薄膜203 易于吸收水分。所吸收的水分会降低多孔低k薄膜203表面的致密度，并在与硬掩模结构220的界面处形成突起缺陷。

基于上述发现，发明人提出一种处理方法，在电介质薄膜经受UV固化处理后，对所得的多孔低k薄膜的表面进行原位SiH₄或DEMS浸渍(soak)处理，之后再进行氦(He)等离子体处理。上述处理可在多孔低k薄膜表面形成一层致密薄膜，该致密的薄膜可用于阻隔多孔低k薄膜中吸收的水分，从而确保多孔低k薄膜和后续形成的硬掩模之间的界面是平整的。

根据本发明的一个方面，提供一种处理半导体晶片的方法，包括：a)在半导体基片上沉积电介质薄膜；b)对经沉积的电介质薄膜进行UV固化，得到多孔低k 薄膜；以及c)处理所述多孔低k薄膜的表面，形成致密薄膜。

根据本发明的一个方面，前述方法中，所述步骤c)包括：对所述多孔低k薄膜的表面施加SiH₄或DEMS浸渍处理；以及对所述多孔低k薄膜的表面施加等离子体处理。

根据本发明的一个方面，前述方法中，所述浸渍处理是原位浸渍处理。

根据本发明的一个方面，前述方法中，所述等离子体处理为氦(He)等离子体处理。

根据本发明的一个方面，前述方法中，所述致密薄膜用于阻隔所述多孔低k 薄膜中吸收的水分到达表面。

根据本发明的一个方面，前述方法中，采取以下工艺条件的一项或多项来进行所述浸渍处理：

SiH₄或DEMS流：100-3000sccm；

压力：0.1-20托；

温度：100-400℃；以及

时间：5-120秒。

根据本发明的一个方面，前述方法中，所述步骤a)中沉积的电介质薄膜是低 k电介质薄膜。

根据本发明的一个方面，前述方法中，所述步骤a)通过超低k材料沉积工艺形成所述电介质薄膜。

根据本发明的一个方面，前述方法还包括：d)在经处理的多孔低k薄膜上形成硬掩模结构。

根据本发明的一个方面，前述方法中，所述硬掩模结构包括：位于所述多孔低k薄膜上的BD层；位于所BD层上的TEOS层；以及位于所TEOS层上的TiN 层。

根据本发明的一个方面，提出一种半导体晶片，其根据任一项前述方法处理而得。

根据本发明的一个方面，提出一种半导体晶片，包括：多孔低k薄膜；以及位于所述多孔低k薄膜上的硬掩模结构，其特征在于，在所述多孔低k薄膜的表面形成有致密薄膜，作为和所述硬掩模结构的界面。

本发明的技术效果至少包括：消除或至少改善了多孔低k薄膜和硬掩模界面的突起缺陷。

附图说明

为了进一步阐明本发明的各实施例的以上和其他优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。在附图中，相同的附图标记用于指代若干视图中的相同或类似的元件或功能，并且附图中元件并不一定彼此按比例绘制，个别元件可被放大或缩小以便在本描述的上下文中更容易理解这些元件。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。

图1示出现有技术中的一种半导体结构，其包括多孔低k薄膜和形成于其上的硬掩模。

图2A－2C示出根据现有技术形成多孔低k薄膜和硬掩模的过程中各阶段的半导体结构。

图3示出根据现有技术形成多孔低k薄膜和硬掩模的流程图。

图4A－图4D示出根据本发明的实施例形成多孔低k薄膜和硬掩模的过程中各阶段的半导体结构。

图5示出根据本发明的实施例形成多孔低k薄膜和硬掩模的流程图。

具体实施方式

下面的详细描述参照附图，附图以例示方式示出可实践所要求保护的主题的特定实施例。充分详细地描述这些实施例，以使本领域技术人员将该主题投入实践。要理解，各实施例尽管是不同的，但不一定是相互排斥的。例如，这里结合一个实施例描述的特定特征、结构或特性可在其它实施例中实现而不脱离所要求保护的主题的精神和范围。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。另外应理解，可修改各公开实施例中的各个要素的位置或配置而不脱离所要求。

如前所述，发明人发现经UV固化处理后所得的多孔低k薄膜易于吸收水分，由此导致和硬掩模界面处的突起缺陷。基于上述发现，发明人提出一种处理方法，在电介质薄膜经受UV固化处理后，对所得的多孔低k薄膜的表面进行原位SiH₄或DEMS浸渍(soak)处理，之后再进行氦(He)等离子体处理。上述处理可在多孔低k薄膜表面获得一层致密薄膜以解决多孔低k薄膜中水分引起的问题。

以下结合附图4A-4D和附图5具体描述本发明的实施例。

如图所示，在例如NDC的基底层401上开始本发明的处理工艺。通过合适的工艺沉积电介质薄膜402，得到图4A所示的结构。此处可采用本领域使用的任何适当的电介质沉积工艺，例如，ULK(超低k)沉积工艺。另需指出，该阶段沉积的电介质薄膜402可以是低k的，也可以不是低k的。对于非低k 薄膜，后续的工艺处理会使其具有多孔性，从而降低k参数，满足低k的标准。接下去，对所沉积的电介质薄膜402进行UV固化，得到图4B所示的结构。通过UV固化，电介质薄膜402中形成很多孔洞，即具备多孔性，变为多孔低k薄膜403。如前所述，UV固化带来的副作用是使得多孔低k薄膜403易于吸收水分。本发明在形成硬掩模结构前，对多孔低k薄膜403进行处理，形成一层致密薄膜410，得到如图4C所示的结构。该层致密薄膜410可以阻隔多孔低 k薄膜403中吸收的水分，使其不会影响后续形成的半导体结构。形成致密薄膜410的示例性工艺将在下文中结合图5的流程图描述。获得致密薄膜410后，在致密薄膜410上实施硬掩模制作工艺，得到图4D所示的结构，其中示例性的硬掩模结构420被形成于致密薄膜410上。由于在图4D所示的半导体结构中，硬掩模结构420和多孔低k薄膜403之间的界面是有隔水作用的致密薄膜 410，因此消除/改善了现有技术中出现的界面处突起缺陷。

图5示出根据本发明的实施例的形成多孔低k薄膜和硬掩模的流程500。该流程开始于在半导体基底层上沉积电介质薄膜(流程500的步骤512)。对于沉积工艺不加具体限制，例如可使用ULK沉积工艺。取决于沉积的工艺条件，沉积得到的电介质薄膜可以是低k的，也可以不是低k的(通过后续形成多孔结构来降低k值)。接下去，对沉积而得的电介质薄膜进行UV固化处理 (流程500的步骤514)。UV固化处理可在电介质薄膜中形成多孔结构，同时也可增强薄膜的机械强度。此时的电介质薄膜已边长多孔低k薄膜。接下去，对经UV固化的多孔低k薄膜进行处理，形成一层致密薄膜。根据本发明，致密薄膜可为含SiH₄或DEMS的致密薄膜。一种获得致密薄膜的示例性方法被具体描述于流程500的步骤516和518。在步骤516，对经UV固化的多孔低k 薄膜进行SiH₄或DEMS浸润处理。此处的DEMS是指二乙氧基甲基硅烷 (diethoxy-methyl-silane)。优选的，此处的浸润处理可为原位浸润处理。本说明书中的术语“原位(in situ)”表示浸润工序可与前后进行的其他处理工序在同一个处理腔室内进行，而无需将硅片移出腔室。在步骤518，对浸润的多孔低 k薄膜进行等离子体处理，等离子体处理可例如为He等离子体处理(即以He 为载气)。

上述浸渍处理(步骤516)的示例性工艺条件可为：

SiH4或DEMS流：100-3000sccm；

压力：0.1-20托；

温度：100～400℃；

时间：5-120秒。

在等离子体处理(流程500的步骤518)结束后，即得到图4C中所示的致密薄膜410。本发明的半导体基片处理过程可至此完毕。可选的，可实施后续的步骤，即在致密表面形成硬掩模结构(流程500的步骤520)。本发明对后续的硬掩模结构不加限制，可采用业界使用的各类硬掩模，例如，图1中所示的由BD层103、TEOS层104和TiN层105组成的示例硬掩模结构。

尽管在这里已使用各种方法和系统描述和示出了某些示例性技术，然而本领域技术人员应当理解，可作出多种其它的修改并可替换以等效物而不脱离所要求的主题或其精神。另外，可作出许多修改以适应所要求主题的教导的特殊情况而不脱离本文描述的核心理念。因此，旨在使所要求保护的主题不仅限于所公开的特定示例，但这些要求保护的主题也可包括落在所附权利要求书及其等效物范围内的所有实现。

Claims (10)

1.一种处理半导体晶片的方法，包括：

a)在半导体基片上沉积电介质薄膜；

b)对经沉积的电介质薄膜进行UV固化，得到多孔低k薄膜；以及

c)处理所述多孔低k薄膜的表面，形成致密薄膜，

其中，所述步骤c)包括：

对所述多孔低k薄膜的表面施加SiH₄原位浸渍处理；以及

对所述多孔低k薄膜的表面施加等离子体处理。

2.如权利要求1所述的方法，其特征在于，所述等离子体处理为氦(He)等离子体处理。

3.如权利要求1－2中任一项所述的方法，其特征在于，所述致密薄膜用于阻隔所述多孔低k薄膜中吸收的水分到达表面。

4.如权利要求1所述的方法，其特征在于，采取以下工艺条件的一项或多项来进行所述浸渍处理：

SiH₄流：100-3000sccm；

压力：0.1-20托；

温度：100-400℃；以及

时间：5-120秒。

5.如权利要求1所述的方法，其特征在于，所述步骤a)中沉积的电介质薄膜是低k电介质薄膜。

6.如权利要求1所示的方法，其特征在于，所述步骤a)通过超低k材料沉积工艺形成所述电介质薄膜。

7.如权利要求1所述的方法，其特征在于，还包括：

d)在经处理的多孔低k薄膜上形成硬掩模结构。

8.如权利要求7所述的方法，其特征在于，所述硬掩模结构包括：

位于所述多孔低k薄膜上的BD层；

位于所BD层上的TEOS层；以及

位于所TEOS层上的TiN层。

9.一种以权利要求1-8中任一项所述方法处理而得的半导体晶片。

10.一种半导体晶片，包括：

多孔低k薄膜；以及

位于所述多孔低k薄膜上的硬掩模结构，

其特征在于，在所述多孔低k薄膜的表面形成有致密薄膜，作为和所述硬掩模结构的界面，

其中，通过对所述多孔低k薄膜的表面施加SiH₄原位浸渍处理，以及对所述多孔低k薄膜的表面施加等离子体处理来形成所述致密薄膜。

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