KR100287893B1 - 반도체소자의제조방법 - Google Patents

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Abstract

본 발명은 IMD층(InterMetal Dielectric Layer)을 효율적으로 형성할 수 있도록한 반도체 소자의 제조 방법에 관한 것으로, 금속 배선층을 포함하는 반도체 기판상에 제 1 CVD 산화막을 증착하는 공정과,상기 제 1 CVD 산화막상에 SOG막을 증착하는 공정과,상기 SOG층을 베이킹 및 N2플라즈마처리를 하여 Gap fill 및 SOG층의 두께가 축소되도록 하는 공정과, 베이크 및 플라즈마 공정으로 두께가 축소되어 평탄해진 SOG층상에 제 2 CVD 산화막을 증착하여 제 1 CVD 산화막/SOG층/제 2 CVD 산화막의 3층막 구조의 IMD층을 형성하는 것을 특징으로 한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 다층 배선을 갖는 반도체 소자의 제조에 관한 것으로, 특히 IMD층(InterMetal Dielectric Layer)을 효율적으로 형성할 수 있도록한 반도체 소자의 제조 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조 방법에 관하여 설명하면 다음과 같다.
고집적화에 따라 다층으로 형성되는 배선 구조를 갖는 반도체 소자에서 IMD층은 집적도가 증가하면서 수반되는 다층의 배선들을 효과적으로 격리하고 평탄한 표면을 제공하여 배선 저항을 감소시키고 디바이스의 속도를 증대시키는데 결정적인 역할을 한다.
대표적인 IMD층으로는 CVD산화막/SOG/CVD산화막의 3층막 구조의 절연막이 사용된다.
이와 같은 3층막 구조를 갖는 IMD층의 형성 방법으로는 하부의 금속 배선상에 CVD(주로 PECVD 공정이 사용됨)산화막을 증착하고 SOG막을 코팅하고 베이킹 공정을 진행한후 에치백 공정으로 SOG막의 일부를 제거하여 평탄성을 확보한후에 다시 PECVD 방법으로 산화막을 증착하여 IMD층을 완성하게 된다.
즉, SOG층의 코팅 및 베이킹 공정 그리고 에치백 공정을 통해 금속 배선사이의 Gap fill이 이루어진다.
이와 같은 종래 기술의 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.
도 1a내지 도 1d는 종래 기술의 IMD층 형성을 나타낸 공정 단면도이고, 도 2는 종래 기술의 IMD층 형성에서 베이킹 공정후의 웨이퍼 성분을 나타낸 성분 그래프이다.
도 1a에서와 같이, 하부 금속 배선층(2)이 형성된 반도체 기판(1)상에 TEOS(Tetraethoxy Silane)와 O2가스를 사용하여 PECVD 공정으로 제 1 CVD 산화막(3)을 증착한다.
이와 같이 단층으로 제 1 CVD 산화막(3)을 증착하여 IMD층으로 사용할 경우는 틈새 결함(Void) 등에 의해 스텝커버리지가 불량하므로 다음의 공정을 진행한다.
도 1b에서와 같이, 상기 제 1 CVD 산화막(3)상에 SOG막을 증착하여 금속 배선 사이를 매립하는 SOG층(4)을 형성한다.
그리고 상기 SOG층(4)을 베이킹하여 Gap fill 및 평탄화가 이루어지도록 한다.
이어, 도 1c에서와 같이, SOG층(4)의 에치백 공정을 진행하여 금속 배선상의 SOG를 제거한다.
이는 Via 콘택 형성시에 금속 배선의 신뢰성 저하를 방지하기 위한 것으로 금속 배선상의 제 1 CVD 산화막(3)의 표면이 노출되도록 한다.
Via 콘택 형성시에는 포토/에치 공정을 거치게 되는데 포토/에치 공정에서 P/R을 제거하기 위해서는 O2플라즈마를 이용한다.
이와 같이, O2플라즈마를 이용한 P/R 제거 공정은 SOG층(4)의 내부에 있는 Si - CH3본딩구조의 파괴를 가져온다.
Si - CH3본딩구조의 파괴는 O2플라즈마 사용할 때에 발생하는 -OH기가 원인이되고 Si - OH를 생성하게 된다.
도 2에서와 같이, SOG층의 코팅 및 베이킹 공정후의 웨이퍼 성분을 분석해보면 카본기가 검출되는 것을 알 수 있다.
그러므로 SOG층(4)의 에치백 공정을 하여 금속 배선상의 제 1 CVD 산화막(3)의 표면이 노출되도록 한다.
SOG층(4)의 에치백 공정에서 가장 중요한 것은 식각 선택비(SOG와 제 1 CVD 산화막의 식각 선택비)의 조절을 통한 평탄도 확보이다.
제 1 CVD 산화막(3)의 식각속도가 SOG층(4)의 식각 속도보다 빠르기 때문에 에치백 공정으로 평탄도가 확보된다.
이어, 도 1d에서와 같이, SOG층(4)의 에치백 공정이 끝나면 에치백 공정에서 발생하는 잔유물을 제거하고 PECVD 공정으로 제 2 CVD 산화막(5)을 증착하여 제 1 CVD 산화막/SOG층/제 2 CVD 산화막의 3층막 구조의 IMD층을 형성한다.
이와 같이 IMD층을 형성하여 평탄도를 확보한후에 상부 배선층을 형성하는 등의 후속 공정을 진행한다.
이와 같은 종래 기술의 IMD층 형성 공정에 있어서는 다음과 같은 문제점이 있었다.
3층막 구조의 IMD층을 형성하기 위하여 제 1 CVD 산화막의 증착,SOG 코팅 및 베이크, SOG 에치백, 잔유물 제거(Descum),제 2 CVD 산화막의 증착의 5개의 공정을 거쳐야 하므로 공정이 복잡하다.
또한, SOG층의 에치 백 공정에서 로딩 효과에 의해 SOG의 식각율이 CVD 산화막과 비슷한 수준가지 빨라져 평탄화가 좋지 않게 된다.
본 발명은 이와 같은 종래 기술의 IMD층 형성 공정의 문제점을 해결하기 위하여 안출한 것으로, 단순화된 공정으로 IMD층(InterMetal Dielectric Layer)을 효율적으로 형성할 수 있도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1d는 종래 기술의 IMD층 형성을 나타낸 공정 단면도
도 2는 종래 기술의 IMD층 형성에서 베이킹 공정후의 웨이퍼 성분을 나타낸 성분 그래프
도 3a내지 도 3d는 본 발명에 따른 IMD층 형성을 나타낸 공정 단면도
도 4는 본 발명에 따른 IMD층 형성에서 베이킹/플라즈마 공정후의 웨이퍼 성분을 나타낸 성분 그래프
도면의 주요부분에 대한 부호의 설명
31. 반도체 기판 32. 금속 배선층
33. 제 1 CVD 산화막층 34. SOG층
35. 제 2 CVD 산화막층
단순화된 공정으로 IMD층(InterMetal Dielectric Layer)을 효율적으로 형성할 수 있도록한 본 발명의 반도체 소자의 제조 방법은 금속 배선층을 포함하는 반도체 기판상에 제 1 CVD 산화막을 증착하는 공정과,상기 제 1 CVD 산화막상에 SOG막을 증착하는 공정과,상기 SOG층을 베이킹 및 N2플라즈마처리를 하여 Gap fill 및 SOG층의 두께가 축소되도록 하는 공정과, 베이크 및 플라즈마 공정으로 두께가 축소되어 평탄해진 SOG층상에 제 2 CVD 산화막을 증착하여 제 1 CVD 산화막/SOG층/제 2 CVD 산화막의 3층막 구조의 IMD층을 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 제조 공정에 관하여 상세히 설명하면 다음과 같다.
도 3a내지 도 3d는 본 발명에 따른 IMD층 형성을 나타낸 공정 단면도이고,도 4는 본 발명에 따른 IMD층 형성에서 베이킹/플리즈마 공정후의 웨이퍼 성분을 나타낸 성분 그래프이다.
도 3a에서와 같이, 하부의 금속 배선층(32)이 형성된 반도체 기판(31)상에 TEOS(Tetraethoxy Silane)와 O2가스를 사용하여 PECVD 공정으로 제 1 CVD 산화막(33)을 증착한다.
이와 같이 단층으로 제 1 CVD 산화막(33)을 증착하여 IMD층으로 사용할 경우는 틈새 결함(Void) 등에 의해 스텝커버리지가 불량하므로 다음의 공정을 진행한다.
도 3b에서와 같이, 상기 제 1 CVD 산화막(33)상에 SOG막을 증착하여 금속 배선 사이를 매립하는 SOG층(34)을 형성한다.
이어, 도 3c에서와 같이, 상기 SOG층(34)을 베이킹 및 N2플라즈마처리를 하여 Gap fill 및 평탄화가 이루어지도록 한다.
SOG층(34)의 베이킹시에 축소되는 두께는 HSG의 경우 약 30Å정도이나 베이크 공정과 N2플라즈마 공정을 본 발명에서와 같이 동시에 할 경우는 축소되는 SOG층(34)의 두께가 150Å정도가 된다.
즉, 5배 정도 두께 축소가 더 일어나므로 별도의 SOG층(34)의 에치백 공정을 후속되는 공정으로 하지 않아도 된다.
SOG층(34)의 축소가 크게 일어나는 이유는 도 4의 Si,O intensity 변화에서도 알 수 있다.
플라즈마 처리후에 웨이퍼의 성분 분석에서 카본기가 검출되지않고 Si 및 O의 Intensity가 낮아지는 이유는 플라즈마에 의해 SOG층(34)내의 Si - CH3본딩 구조의 파괴가 일어나고 Loose bond와 Broken Frame Bond등이 재구성되면서 발생하는 현상이다.
이와 같이, SOG층(34)의 베이크 및 플라즈마 공정으로 평탄도가 확보되면 도 3d에서와 같이, PECVD 공정으로 제 2 CVD 산화막(35)을 증착하여 제 1 CVD 산화막/SOG층/제 2 CVD 산화막의 3층막 구조의 IMD층을 형성한다.
이와 같이 IMD층을 형성하여 평탄도를 확보한후에 상부 배선층을 형성하는 등의 후속 공정을 진행한다.
이와 같은 본 발명에 따른 IMD층 형성 공정은 SOG층의 에치백 공정없이 평탄도를 이룰 수 있어 IMD층 제조 공정에서 공정을 단순화하는 효과가 있다.
또한, CVD 산화막과 SOG층의 식각 선택비 변화에 따른 평탄성 미확보의 문제를 해결하는 효과가 있다.

Claims (2)

  1. 금속 배선층을 포함하는 반도체 기판상에 제 1 CVD 산화막을 증착하는 공정과,
    상기 제 1 CVD 산화막상에 SOG막을 증착하는 공정과,
    상기 SOG층을 베이킹 및 N2플라즈마처리를 하여 Gap fill 및 SOG층의 두께가 축소되도록 하는 공정과,
    베이크 및 플라즈마 공정으로 두께가 축소되어 평탄해진 SOG층상에 제 2 CVD 산화막을 증착하여 제 1 CVD 산화막/SOG층/제 2 CVD 산화막의 3층막 구조의 IMD층을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 제 1,2 CVD 산화막을 TEOS(Tetraethoxy Silane)와 O2가스를 사용하여 PECVD 공정으로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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