KR100253337B1 - 반도체소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 종래에는 증착된 금속층의 원자 및 분자구조가 불안정하여 사진식각공정을 통해 금속배선을 정의할 때, 그 금속배선의 전기적이동으로 격자결함 및 보이드가 형성되어 배선의 신뢰성이 저하되는 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 게이트와 소스/드레인이 형성된 기판의 상부에 산화막을 증착하여 평탄화한 후, 부분적으로 식각하여 소스/드레인의 상부에 콘택홀을 형성하는 단계와; 상기 콘택홀 및 산화막의 상부에 금속층을 증착한 후, 열처리하는 단계와; 사진식각공정을 통해 상기 금속층의 일부를 식각하여 금속배선을 형성한 후, 열처리하는 단계로 이루어지는 반도체소자의 금속배선 형성방법을 제공하여 금속층의 식각공정전에 열처리공정을 통해 격자를 안정화시킴으로써, 금속층의 식각시 전기적이동에 따른 보이드의 형성을 억제하여 금속배선의 신뢰성을 향상시킬 수 있는 효과가 있다.

Description

반도체소자의 금속배선 형성방법
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 특히 다층 금속배선의 식각공정에서 형성되는 보이드(void)를 억제하기에 적당하도록 한 반도체소자의 금속배선 형성방법에 관한 것이다.
일반적으로, 알루미늄 또는 알루미늄-하부메탈로 이루어지는 금속배선은 스퍼터링법(sputtering)을 포함하는 물리적기상증착법(PVD)에 의하여 형성되므로, 단순히 Al입자가 적층된 구조를 형성하여 화학적인 결합이 약한 상태가 된다. 따라서, 식각공정에서 사용되는 무선주파수(RF)전원이나 공정온도의 영향으로 금속배선의 전자이동현상(electromigration)이 발생하여 0.2㎛∼0.5㎛정도의 보이드가 금속배선에 형성된다. 이와같은 종래 반도체소자의 금속배선 형성방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1c는 종래 반도체소자의 금속배선 형성방법을 보인 수순단면도로서, 이에 도시한 바와같이 측벽(2)을 가진 게이트(3) 및 소스/드레인(4)이 형성된 반도체기판(1)의 상부에 산화막(5)을 증착한 후, 에치백(etch-back)하여 평탄화하는 단계(도1a)와; 소스/드레인(4) 상부의 산화막(5)을 식각하여 콘택홀을 형성한 후, 그 콘택홀 및 산화막(5)의 상부전면에 금속층(6)을 증착하는 단계(도1b)와; 사진식각공정을 통해 금속층(6)을 식각하여 콘택홀 상부에 금속배선을 형성한 후, 열처리하는 단계(도1c)로 이루어진다. 이하, 상기한 바와같은 종래 반도체소자의 금속배선 형성방법을 좀더 상세히 설명한다.
먼저, 도1a에 도시한 바와같이 측벽(2)을 가진 게이트(3)와 소스/드레인(4)이 형성된 반도체기판(1)의 상부에 산화막(5)을 증착한 후, 에치백하여 평탄화한다. 이때, 산화막(5)은 비피에스지(Boron Phosphorus Silicate Glass : BPSG)막을 사용한다.
그리고, 도1b에 도시한 바와같이 소스/드레인(4) 상부의 산화막(5)을 식각하여 콘택홀을 형성한 후, 그 콘택홀 및 산화막(5)의 상부전면에 금속층(6)을 증착한다.
그리고, 도1c에 도시한 바와같이 사진식각공정을 통해 금속층(6)을 식각하여 콘택홀 상부에 금속배선을 형성한 후, 열처리한다. 이때, 열처리는 금속배선과 반도체기판(1)의 접촉특성을 향상시키고, 금속배선의 격자구조를 치밀하게 함으로써, 보이드의 형성을 억제시키기 위하여 약 400℃의 H2와 N2분위기에서 열처리공정을 수행한다.
그러나, 상기한 바와같은 종래 반도체소자의 금속배선 형성방법은 증착된 금속층의 원자 및 분자구조가 불안정하여 사진식각공정을 통해 금속배선을 정의할 때, 그 금속배선의 전기적이동(electromigration)으로 격자결함 및 보이드가 형성되어 배선의 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 금속배선에 격자결함 및 보이드가 형성되는 것을 억제할 수 있는 반도체소자의 금속배선 형성방법을 제공하는데 있다.
도1은 종래 반도체소자의 금속배선 형성방법을 보인 수순단면도.
도2는 본 발명의 일 실시예시도.
***도면의 주요 부분에 대한 부호의 설명***
1:반도체기판 2:측벽
3:게이트 4:소스/드레인
5:산화막 6:금속층
상기한 바와같은 본 발명의 목적은 게이트와 소스/드레인이 형성된 기판의 상부에 산화막을 증착하여 평탄화한 후, 부분적으로 식각하여 소스/드레인의 상부에 콘택홀을 형성하는 단계와; 상기 콘택홀 및 산화막의 상부에 금속층을 증착한 후, 열처리하는 단계와; 사진식각공정을 통해 상기 금속층의 일부를 식각하여 금속배선을 형성한 후, 열처리하는 단계로 이루어짐으로써 달성되는 것으로, 본 발명에 의한 반도체소자의 금속배선 형성방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2c는 본 발명의 일 실시예를 보인 수순단면도로서, 이에 도시한 바와같이 측벽(2)을 가진 게이트(3) 및 소스/드레인(4)이 형성된 반도체기판(1)의 상부에 산화막(5)을 증착한 후, 에치백하여 평탄화하고, 소스/드레인(4) 상부의 산화막(5)을 식각하여 콘택홀을 형성하는 단계(도2a)와; 그 콘택홀 및 산화막(5)의 상부전면에 금속층(6)을 증착한 후, 열처리하는 단계(도2b)와; 사진식각공정을 통해 금속층(6)의 일부를 식각하여 금속배선을 형성한 후, 열처리하는 단계(도2c)로 이루어진다. 이하, 상기한 바와같은 본 발명의 일 실시예를 좀더 상세히 설명한다.
먼저, 도2a에 도시한 바와같이 측벽(2)을 가진 게이트(3) 및 소스/드레인(4)이 형성된 반도체기판(1)의 상부에 산화막(5)을 증착한 후, 에치백하여 평탄화하고, 소스/드레인(4) 상부의 산화막(5)을 식각하여 콘택홀을 형성한다. 이때, 산화막(5)은 종래와 동일하게 평탄화를 목적으로 비피에스지막을 증착한다.
그리고, 도2b에 도시한 바와같이 콘택홀 및 산화막(5)의 상부전면에 금속층(6)을 증착한 후, 열처리한다. 이때, 열처리는 400℃∼500℃의 N2또는 H2분위기에서 10분∼30분간 진행한다.
그리고, 도2c에 도시한 바와같이 사진식각공정을 통해 금속층(6)의 일부를 식각하여 금속배선을 형성한 후, 열처리한다. 이때, 열처리는 종래와 동일하게 약 400℃의 H2와 N2분위기에서 수행한다.
상기한 바와같은 본 발명에 의한 반도체소자의 금속배선 형성방법은 금속층의 식각공정전에 열처리공정을 통해 격자를 안정화시킴으로써, 금속층의 식각시 전기적이동에 따른 보이드의 형성을 억제하여 금속배선의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. 게이트와 소스/드레인이 형성된 기판의 상부에 산화막을 증착하여 평탄화한 후, 부분적으로 식각하여 소스/드레인의 상부에 콘택홀을 형성하는 단계와; 상기 콘택홀 및 산화막의 상부에 금속층을 증착한 후, 열처리하는 단계와; 사진식각공정을 통해 상기 금속층의 일부를 식각하여 금속배선을 형성한 후, 열처리하는 단계로 이루어지는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  2. 제 1항에 있어서, 상기 금속층을 증착한 후, 수행하는 열처리는 400℃∼500℃의 N2또는 H2분위기에서 10분∼30분간 진행되는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
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