KR100572037B1 - Ｈｓｑ로 갭이 충전된 패터닝된 금속층을 갖는 높은 완전성의 보더리스 비아 - Google Patents

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Abstract

HSQ(52)로 갭이 충전된 금속 패턴의 하부 금속 피쳐와 전기적으로 접속되는 보더리스 비아(55)가 형성된다. 쓰루홀을 충전하기 전에, 쓰루홀의 용제 세정 동안 흡수된 물을 아웃개싱하기 위한 열 처리를 행함으로써, 보이드 형성이 감소되고 비아의 완전성이 향상된다.
반도체 디바이스, 보더리스 비아, 쓰루홀, HSQ, 갭 충전, 아웃개싱, 보이드

Description

ＨＳＱ로 갭이 충전된 패터닝된 금속층을 갖는 높은 완전성의 보더리스 비아{HIGH INTEGRITY BORDERLESS VIAS WITH HSQ GAP FILLED PATTERNED CONDUCTIVE LAYERS}
본 발명은 신뢰성있는 배선 패턴을 갖는 고밀도의 다중 금속층 반도체 디바이스에 관한 것이다. 본 발명은 특히 0.25 미크론 이하의 디자인 피쳐(design feature)를 갖는 초대규모 집적 다중 금속층 반도체 디바이스의 제조에 적용된다.
초대규모 집적 반도체 디바이스와 관련된 고밀도 및 성능에 대한 수요가 증가함에 따라, 0.18 미크론 등의 0.25 미크론 이하의 디자인 피쳐, 트랜지스터 및 회로의 고속화, 및 높은 신뢰성 및 제조 쓰루풋의 증가가 요구된다. 0.25 미크론 이하로 디자인 피쳐를 감소시키는 것은, 종래의 포토리소그래피, 식각 및 증착 기술을 포함하는 종래의 배선 기술의 한계에 도전하는 것이다.
종래의 금속층 패터닝 방법은, 주요 금속 패터닝 기술로서 감소 식각(subtractive etching) 또는 에치백을 포함한다. 이러한 방법은 전형적으로 단결정 실리콘인 반도체 기판 상에 제 1 유전층을 형성하고, 반도체 기판 상의 소스/드레인 영역 등의 활성 영역과의 전기적인 접속을 위해 제 1 유전층 상에 전도성 컨택을 형성하는 것을 포함한다. 알루미늄 또는 알루미늄 합금 등의 금속층을 제 1 유전층 상에 증착하고, 원하는 전도성 패턴에 대응하는 패턴을 갖는 포토레지스트 마스크를 금속층 상에 형성한다. 이후, 포토레지스트 마스크를 통해 금속층을 식각하여, 서로 간에 배선 간격(interwiring spacing)을 갖는 복수의 금속 라인 등의, 갭(gap)에 의해 분리되는 금속 피쳐(metal feature)를 포함한다. 이후, 결과적으로 얻은 전도성 패턴에 유전층을 도포하여 갭들을 채우고, 통상적인 식각 또는 화학 기계적 연마(CMP) 평탄화 기술에 의해 표면을 평탄화한다.
도 1, 2에 나타낸 바와 같이, 종래의 방법은 전형적으로 트랜지스터(미도시)를 갖는 활성 영역을 포함하는 반도체 기판 상에 형성되는 유전층(10) 상에 금속층(1)을 증착하는 것을 포함한다. 포토리소그래피 이후, 식각을 수행하여, 그들 사이에 갭들을 갖는 금속 피쳐들(11a, 11b, 11c 및 11d)을 포함하는 패터닝된 금속층을 형성한다. 전형적으로, 스핀온글래스(SOG) 등의 유전 물질(12)을 증착하여 금속 피쳐들 간의 갭을 채우고, 약 300℃ 내지 약 350℃의 온도로 베이킹한 다음, 이용되는 특정 SOG 물질에 따라 약 1시간 동안 약 350℃ 내지 약 400℃의 온도로 수직로에서 경화시켜, 평탄화를 행한다. 플라즈마 엔헨스드 화학 기상 증착(PECVD)에 의해 다른 산화물을 증착한 다음, CMP에 의해 평탄화한다.
예를 들어 금속 라인 및 배선 간격 등의 피쳐 사이즈가 0.2 미크론 이하로 감소됨에 따라, 이러한 배선 간격을 보이드(void)없이 만족스럽게 채워서 적절한 스텝 커버리지를 얻는 것이 더욱 어려워지고 있다. 신뢰성있는 배선 구조를 얻는 것 또한 더욱 어려워지고 있다. 스핀 온 유전 물질로 갭을 채우는 것 만이 유일한 해결책인 것으로 여겨진다. 이후, 유전층에 스루홀을 형성하여, 아래에 있는 금속 피쳐를 노출시키는 바, 이러한 금속 피쳐는 스루홀의 바닥 전체를 차지하는 랜딩 패드의 역할을 한다. 이러한 쓰루홀을 금속 플러그 등의 전도성 물질로 충전하여 전도성 비아를 형성하게 되면, 이 전도성 비아의 바닥 표면 전체가 금속 피쳐와 직접 컨택하게 된다. 도 3은 이러한 종래의 기술을 나타내는 바, 제 1 패터닝된 금속층의 금속 피쳐(30)가 제 1 유전층(31) 상에 형성되고, 제 2 유전층(33)에 형성된 쓰루홀(32)에 의해 노출된다. 종래의 방법에 따르면, 쓰루홀(32)은, 금속 피쳐(30)가 바닥 전체 개구부를 둘러쌈으로써, 그 쓰루홀(32)을 충전하여 전도성 비아(35)를 형성하는 금속 플러그(34)에 대해 랜딩 패드의 역할을 하도록 형성된다. 따라서, 전도성 비아(35)의 바닥 표면 전체가 금속 피쳐(30)와 직접 컨택하게 된다. 전도성 비아(35)는 제 2 패터닝된 금속층의 일부인 금속 영역(36)과 금속 피쳐(30)를 전기적으로 접속시킨다. 도 2, 3에 나타낸 바와 같이, 금속 피쳐 또는 전도성 라인의 측면 에지, 예를 들어 30A, 30B, 36A 및 36B는 식각의 결과로서 약간 테이퍼(taper)된다.
디자인 피쳐를 0.25 미크론 이하의 범위로 감소시키기 위해서는, 극도의 고밀도화가 필요하다. 전도성 비아의 바닥 표면을 완전하게 둘러싸는 랜딩 패드를 형성하는 종래의 방법은, 점차 증가하고 있는 고밀도화의 요구에 전혀 부응하지 못하며, 반도체 칩 상에서 귀중한 상당 영역을 점유하게 된다. 또한, 이렇게 감소된 치수를 갖는 쓰루홀들을 보이드없이 채우는 것은 매우 어려운데, 그 이유는 쓰루홀의 직경에 대한 스루홀의 높이, 즉 애스펙트비가 매우 크기 때문이다. 따라서, 이를 개선하기 위한 종래의 기술은 의도적으로 쓰루홀의 직경을 넓힘으로써 애스펙트비를 줄이는 것을 포함한다. 결과적으로, 오정렬(misalignment)이 발생하여, 전도성 비아의 바닥 표면이 아래에 있는 금속 피쳐에 의해 완전히 둘러싸이지 않게 된다. 이러한 타입의 비아는 "보더리스 비아(borderless via)"라 일컬어지며, 칩의 영역을 절약한다.
하지만, 보더리스 비아를 이용하게 되면 새로운 문제가 발생한다. 예를 들어, 오정렬의 결과, SOG 갭 충전층은 오정렬된 쓰루홀 형성시에 SOG의 낮은 밀도 및 낮은 안정성으로 인해 식각에 의해 관통된다. 이러한 관통의 결과로서, 수분 및 가스가 축적되어 배선의 저항을 증가시킨다. 또한, 스파이크(spike)가 발생할 수 있다. 즉, 금속 플러그가 기판을 관통함으로써, 쇼트가 발생한다. 도 4를 참조하면, 제 1 유전층(41)이 기판(40) 상에 형성되고, 예를 들어 반사 방지 코팅(45A)을 포함하는 금속 라인(45)과 같은 제 1 금속 피쳐를 포함하는 제 1 금속 패턴이, SOG(42)로 갭이Y내에는 오정렬된 쓰루홀이 형성되는 바, 이 쓰루홀은 금속 라인(45)의 상부 표면의 일부 및 측 표면의 적어도 일부를 노출시키고, SOG(42)를 관통하여 그 일부를 노출시킨다. 전형적으로 최초 장벽층(미도시) 및 텅스텐을 포함하는 금속 플러그(44)로 쓰루홀을 충전하게 되면, 스파이크가 발생한다. 즉, 기판(40)을 관통하여 쇼트를 야기한다.
수소 실세스퀴옥산(HSQ)은 배선 패턴에 이용되어 많은 장점을 제공한다. HSQ는 비교적 탄소가 없기 때문에, 포이즌 비아(poison via) 문제를 발생시키지 않는다. 또한, 실질적으로 탄소가 없기 때문에, 쇼트를 피하기 위해 금속 라인의 상부 표면 아래의 HSQ를 에치백할 필요가 없다. 또한, HSQ는 평탄성이 뛰어나며, 종래의 스핀온 장비를 이용하여 0.15 미크론 미만의 배선 간격의 갭을 충전할 수 있다. HSQ는 약 200℃에서 용해 상태가 되지만, 금속간 응용에 대해서는 약 400℃에 이를 때 까지, 그리고 프리메탈(premetal) 응용에 대해서는 약 700℃ 내지 약 800℃에 이를 때 까지, 높은 유전 상수의 유리 상태로 변하지 않는다.
하지만, HSQ는 처리하는 동안 열화되기 쉬워, 보더리스 비아를 형성할 때 보이드 등의 다양한 문제를 야기한다. 예를 들어, 보더리스 비아를 형성할 때, 포토레지스트 마스크를 형성하고, 아래에 있는 금속 라인의 상부 표면의 일부 및 측표면의 일부를 노출시켜 HSQ층을 관통하여 노출시키도록, 오정렬된 쓰루홀을 식각하여 형성한다. 전형적으로, 이러한 쓰루홀을 형성하기 위한 식각은, 부수적으로 폴리머가 형성되는 플루오로카본 화학 반응(예를 들어, CF4)에 의한 반응성 이온 식각을 이용하여 행해진다. 이후, 전형적으로 산소(O2) 함유 플라즈마를 이용하여 포토레지스트 마스크를 제거한다. 포토레지스트 마스크를 플라즈마에 의해 제거한 후, 쓰루홀을 일반적으로 습식 용제를 이용하여 세정하여, 반응성 이온 식각 동안에 형성된 폴리머들을 제거한다. 통상적으로 이용되는 용제는 펜실바니아주의 Ashland Chemical Company로부터 입수가능한 ACT935TM 및 ACT970TM을 포함한다. 습식 용제 세정 이후에는, 통상적으로 추가적인 플라즈마 제거 단계가 행해진다.
보더리스 비아를 포함하는 배선 패턴에 있어서 갭을 충전하기 위해 HSQ를 이용하는 것의 가능성을 평가하면서, 오정렬된 쓰루홀의 용제 세정 동안 HSQ 갭 충전층이 물을 흡수한다는 것을 알 수 있었다. 또한, 티타늄 나이트라이드 또는 티타늄-티타늄 나이트라이드 등의 장벽 금속 및 계속하여 텅스텐을 이용하여 쓰루홀을 충전하게 되면, 아웃개싱(outgassing)이 발생하여, 아래에 있는 금속 피쳐의 측면을 따르는 보더리스 비아의 일부 뿐 아니라 보더리스 비아 전체에 걸쳐서 보이드가 발생한다는 것을 알 수 있었다. 이러한 아웃개싱은 또한 장벽 금속의 접착을 억제함으로써, 텅스텐을 증착하는 데에 이용되는 텅스텐 헥사플루오라이드와 아래쪽의 금속 피쳐의 알루미늄 또는 알루미늄 합금 주요 전도층 간의 바람직하지 않은 상호 작용을 일으킨다는 것을 알 수 있었다.
이러한 HSQ의 분명한 장점에 비추어, 실질적으로 보이드가 없는 높은 완전성(integrity)의 보더리스 비아를 포함하는 배선 패턴을 형성할 때에 HSQ를 이용하여 보이드가 없는 갭 충전을 행할 수 있는 기술이 필요하다.
EP-A-0 810648호는 반도체 디바이스 제조 방법을 개시하는 바, 이 방법은:
기판 상에 제 1 유전층을 형성하는 단계와;
상기 제 1 유전층 상에, 자체 내에 갭들을 가지며 제 1 전도성 피쳐를 포함하는 제 1 패터닝된 전도층을 형성하는 단계와;
컨포멀(conformal)한 플라즈마 엔헨스드 TEOS 산화물층을 증착하는 단계와;
HSQ층을 스핀온하는 단계와;
제 2 유전층(HSQ 상의 PETEOS)을 증착하는 단계와;
제 2 유전층 내에 쓰루홀을 형성하여, 제 1 전도성 피쳐의 상부 표면의 일부를 노출시키고, HSQ층 관통하는 단계와;
플라즈마 애쉬에 의해 열 처리하는 단계와; 그리고
전도성 물질로 쓰루홀을 채우는 단계를 포함한다.
본 발명의 목적은 0.25 미크론 이하의 디자인 피쳐를 갖는 갖는 고밀도의 다중 금속층 반도체 디바이스, 및 실질적으로 보이드가 없는 매우 완전한 보더리스 비아를 포함하는 배선 패턴을 제조하는 방법을 제공하는 것이다.
본 발명의 부가적인 목적, 장점 및 다른 특징은 하기의 상세한 설명에서 부분적으로 설명될 것이며, 하기의 설명으로부터 당업자들에게 부분적으로 명확해지거나 또는 본 발명의 실행으로부터 이해될 수 있을 것이다. 본 발명의 목적 및 장점은 첨부된 청구 범위에서 특정하게 지정된 바와 같이 구현 및 달성된다.
본 발명에 따르면, 상기 목적 및 다른 목적은,
기판 상에 제 1 유전층을 형성하는 단계와;
상기 제 1 유전층 상에, 자체 내에 갭들을 가지며 제 1 전도성 피쳐를 포함하는 제 1 패터닝된 전도층을 형성하는 단계와;
제 1 전도성 피쳐 및 제 1 유전층의 바로 위에 컨포멀한 수소 실세스퀴옥산층(HSQ)을 증착하여, 상기 갭들을 충전하는 단계와;
상기 제 1 패터닝된 전도층 및 상기 HSQ 갭 충전층 상에 제 2 유전층을 증착하는 단계와;
상기 제 2 유전층의 상부 표면을 평탄화하는 단계와;
상기 제 2 유전층 내에 쓰루홀을 형성하여, 상기 제 1 전도성 피쳐의 상부 표면의 일부 및 측 표면의 적어도 일부를 노출시키고, 상기 HSQ 갭 충전층을 관통하여 그 일부를 노출시키는 단계와;
비활성 분위기에서 열 처리를 하는 단계와; 그리고
상기 쓰루홀을 전도성 물질로 충전하여 보더리스 비아를 형성하는 단계를 포함하는 반도체 디바이스 제조 방법에 의해 달성된다.
본 발명의 부가적인 목적 및 장점은, 본 발명을 수행하기 위한 최상의 방법으로 여겨지는 본 발명의 바람직한 실시예를 예시하는 하기의 상세한 설명으로부터 당업자들에게 쉽게 이해될 수 있을 것이다. 알 수 있는 바와 같이, 본 발명의 다른 실시예들이 또한 가능하며, 본 발명의 일부 세부사항들은 본 발명을 벗어나지 않는 범위 내에서 다양하고 명백한 관점에서 변형될 수 있다. 따라서, 도면 및 상세한 설명은 한정적인 것이 아니라 예시적인 것으로서 간주되어야 한다.
도 1 및 2는 종래의 패터닝된 금속층의 갭 충전을 개략적으로 나타낸다.
도 3은 종래의 금속 플러그 비아 배선을 개략적으로 나타낸다.
도 4는 보더리스 비아에 있어서의 스파이킹을 개략적으로 나타낸다.
도 5는 본 발명에 따라 형성되는 보더리스 비아를 개략적으로 나타낸다.
본 발명은 0.25 미크론 이하의 디자인 피쳐를 갖는 반도체 디바이스를 포함하는 고밀도의 다중 금속층 반도체 디바이스에 있어서, 오정렬된 쓰루홀을 전도성 물질로 충전할 때 HSQ 갭 충전층의 아웃개싱으로부터 불리한 결과를 발생시키지 않으면서 패터닝된 금속층들 내의 갭들을 HSQ를 이용하여 충전함으로써, 실질적으로 보이드가 없으며 상당히 신뢰성있는 보더리스 비아들을 형성할 수 있다. 예를 들어, 종래의 쓰루홀 형성 방법은, 유전층 상에 포토레지스트 마스크를 형성하는 단계와; 플루오로카본 화학 반응을 이용하여 반응성 이온 식각을 행하여 쓰루홀을 형성하는 단계와; O2 함유 플라즈마를 이용하여 포토레지스트 마스크를 제거하는 단계와; 반응성 이온 식각 동안 발생된 폴리머를 제거하기 위해 습식 용제 세정을 행하는 단계와; 그리고 전형적으로 O2 함유 플라즈마를 이용하여 플라즈마를 제거하는 단계를 포함한다. 반응성 이온 식각 동안 발생된 폴리머를 제거하기 위해 습식 용제 세정을 행하는 동안, HSQ는 물 또는 수분을 흡수한다. 종래의 HJ-VAC 스퍼터 챔버 내에서 티타늄-티타늄 나이트라이드 장벽층을 증착할 때와 같이, 보더리스 비아를 형성하기 위해 쓰루홀을 이후 충전하는 동안, 상기 흡수된 수분이 아웃개싱되어 보이드가 생성됨으로써, 디바이스의 신뢰성을 떨어뜨린다. 아웃개싱은 또한 화학 기상 증착에 의해 티타늄 나이트라이드가 증착될 때 발생한다.
HSQ는, 종래의 스핀온 장비를 이용하여 우수한 평탄성 및 갭 충전 성능을 나타낸다는 점에서 매우 바람직한 절연 물질이다. HSQ는, 예를 들어 0.15 미크론 미만의 배선 간격과 같은 갭들을 쉽게 충전할 수 있다. 또한, 탄소가 없는 폴리머 전구체(precursor)가 이용되기 때문에, 포이즌 비아 문제가 발생하지 않으며, HSQ는 금속 라인의 상부 표면 아래에서 에치백될 필요가 없다. HSQ의 한 형태는 다우 코닝사(Dow Corning Corp.)로부터 입수할 수 있는 제품명 Flowable OxideTM 또는 FOX TM이 있다.
증착된 HSQ 갭 충전층의 아웃개싱으로 인해 보더리스 비아 내에 보이드가 형성되는 문제는, 바람직하게는 장벽 금속층을 증착하기 직전에 진공 베이킹을 행하고, 바람직하게는 진공 베이킹 및 장벽 금속층 증착에 대해 동일한 툴을 이용함으로써 대처된다.
본 발명에 따르면, 오정렬된 쓰루홀을 전도성 물질로 충전하는 동안, 증착된 HSQ 갭 충전층의 바람직하지 않은 아웃개싱은, 전도성 물질로 쓰루홀을 충전하기 전에 열 처리 단계를 계획적으로 행함으로써 회피되거나 또는 실질적으로 감소되는 바, 이러한 열 처리 단계 동안 HSQ층은 아웃개싱되어 흡수된 물을 제거한다. 전도성 물질로 쓰루홀을 채우기 전에, 증착된 HSQ 갭 충전층을 아웃개싱시킴으로써, 보더리스 비아 내에서의 보이드 형성이 상당히 감소되거나 또는 실질적으로 제거됨으로써, 보더리스 비아의 완전성을 향상시킨다는 것을 알 수 있었다.
본 발명의 실시예에 따르면, 오정렬된 쓰루홀을 전도성 물질로 충전하기 전에, 증착된 HSQ 갭 충전층을 아웃개싱하기 위한 열 처리가 비활성 분위기에서 이루어진다. 이러한 비활성 분위기는 질소, 아르곤, 또는 질소와 약 10 용량%의 수소를 포함한 성형 가스(forming gas) 등의 임의의 비활성 가스를 포함할 수 있다. 본 발명의 목적을 고려하여, 시간 및 온도 등의 열 처리 조건은 특정의 상황에 대해 최적화될 수 있다. 예를 들어, 약 0.5분 내지 약 45분, 예를 들어 약 30분의 시간 동안, 약 300℃ 내지 약 400℃, 바람직하게는 약 350℃ 내지 약 400℃의 온도에서 수행되는 열 처리가 HSQ층에 의해 흡수된 모든 물을 실질적으로 아웃개싱하는 데에 효과적이며, 그에 따라 실질적으로 보이드가 없는 매우 완전한 보더리스 비아를 형성할 수 있다는 것을 알 수 있었다.
소형화에 의해 발생되는 다른 문제는 RC 시상수에 관련된다. HSQ는 바람직하게는, 약 3.0 내지 4.2의 유전율을 가지며 열 산화 또는 화학 기상 증착에 의해 성장되는 실리콘 이산화물에 대해, 증착된 상태로 약 2.9 내지 3.0의 유전 상수를 갖는다. 갑작스런 온도 변화는 증착된 HSQ의 유전 상수를 불리하게 증가시킨다는 것을 알 수 있었다. 따라서, 본 발명의 실시예에서는, 증착된 HSQ 갭 충전층으로부터 흡수된 물을 아웃개싱하기 위한 열 처리가 점진적인 방식(gradual manner)으로 행해진다. 본 실시예의 일 양상에서, 이와같이 제조된 중간 반도체 디바이스를 포함하는 기판은 약 300℃로 예열되거나 또는 유지되는 로(furnace)에 배치된다. 기판이 로에 배치된 후, 로의 온도는 바람직한 열 처리 온도, 예를 들어 약 350℃까지 올려진다. 증착된 HSQ 갭 충전층을 아웃개싱하기 위한 열 처리 이후, 온도는 약 300℃까지 내려간다. 로 내의 온도가 약 300℃로 낮아진 후, 기판이 제거된다. 이러한 절차는 유익하게는 증착된 HSQ 갭 충전층에 대한 갑작스런 열 변화를 막아, 그 유전 상수의 증가를 최소화한다.
본 발명의 실시예에 따라 보더리스 비아를 형성하는 방법은, 반도체 기판 상에 제 1 유전층을 형성하는 단계, 및 제 1 졀연층 상에서 제 1 금속층을 패터닝하여, 배선 간격에 의해 분리되는 금속 라인과 같이, 갭들에 의해 분리되는 금속 피쳐들을 형성하는 단계를 포함한다. 이후, 갭들은 적절한 온도, 예를 들어 약 200℃에서 SOG에 이용되는 종래의 스피닝 장치를 이용하여 스피닝에 의해 HSQ를 증착함으로써 충전된다. HSQ는 심지어 0.15 미크론 미만에서도 갭들을 보이드없이 완전하게 충전하는 것을 가능하게 한다. 이후, 제 1 패터닝된 금속층 및 HSQ층 상에 제 2 유전층이 증착된다. 이후, 제 2 유전층 내에 쓰루홀이 형성되는 바, 이는 HSQ층을 관통하여, 제 1 금속층의 상부 표면의 일부 및 측 표면의 적어도 일부와, HSQ층의 일부를 노출시킨다.
쓰루홀은, 제 2 유전층 상에 포토레지스트 마스크를 증착한 다음 이 포토레지스트 마스크를 통해 HSQ층의 일부를 식각함으로써 형성된다. 식각은 전형적으로 플루오로카본 화학 반응을 이용한 반응성 이온 식각에 의해 행해지는 바, 이는 폴리머의 형성을 야기한다. 쓰루홀을 식각한 후, 포토레지스트 마스크는 O2 함유 플라즈마를 이용하는 등의 종래의 방법으로 제거된다. 포토레지스트 마스크가 제거된 후, 종래의 방법으로 습식 용제 세정이 수행되어 반응성 이온 식각 동안 형성된 폴리머를 제거한다. 전형적으로 O2 함유 플라즈마를 이용하여 쓰루홀을 더 세정하기 위해, 이후 플라즈마 제거 단계가 선택적으로 더 수행될 수 있다. 습식 용제 세정 동안, HSQ는 바람스럽지 못하게도 물을 흡수하는 바, 이에 의해 이후 전도성 물질로 쓰루홀을 충전할 때의 아웃개싱 동안 보이드의 형성을 야기한다. 하지만, 본 발명에 따르면, 보더리스 비아를 형성하기 위해 오정렬된 쓰루홀을 이후 충전하는 동안 상기 증착된 HSQ 갭 충전층을 이와같이 아웃개싱하는 것은, 오정렬된 쓰루홀을 전도성 물질로 채우기 전에 계획적으로 열 처리를 행함으로써 회피되거나 또는 실질적으로 감소된다. 본 발명에 따른 열 처리는 전형적으로, 질소, 아르곤, 또는 질소와 10 용량%의 수소를 포함한 성형 가스 등의 비활성 분위기에서 약 0.5분 내지 약 45분 동안 약 300℃ 내지 약 400℃의 온도로 수행된다. 바람직하게는, 기판은 약 300℃의 로에 넣어지며, 로는 약 350℃ 내지 약 400℃로 올라가며, 그 사이에 아웃개싱이 행해진다. 적절한 시간, 예를 들어 약 30분 후, 로의 온도는 약 300℃로 낮아지며, 열 처리된 기판을 로에서 꺼낸다. 이러한 방식으로, HSQ의 갑작스런 온도 변화가 일어나지 않기 때문에, 증착된 HSQ 갭에 있어서의 유전 상수가 바람직스럽지 못하게 증가하는 것을 방지할 수 있다.
증착된 HSQ 갭 충전층을 아웃개싱하기 위해 열 처리를 행한 후, 쓰루홀을 전도성 물질, 예를 들어 복합 플러그로 충전한다. 처음에, 티타늄, 티타늄 나이트라이드, 티타늄-텅스텐 또는 티타늄-티타늄 나이트라이드의 장벽층이 증착되는 바, 이는 주요 플러그 물질을 구성하는 이후 증착되는 텅스텐을 위한 접착 촉진제(adhesion promoter)의 역할을 한다. 장벽 물질, 예를 들어 티타늄-티타늄 나이트라이드는 종래의 스퍼터링 장비를 이용하여 스퍼터 증착될 수 있다.
본 발명의 다른 실시예에서는, 1997년 9월 5일 출원된 동시 계류중인 출원 제08/924,131호에 개시된 방법에 따라 CVD-TiN이 증착된다. 본 실시예의 장점은 HSQ막의 H2/N2 플라즈마 처리 및 증착된 CVD-TiN막의 H2/N2 플라즈마 처리가 동일한 챔버에서 수행될 수 있다는 것이다.
바람직하게는, 증착된 HSQ 갭 충전층을 아웃개싱하기 위해 본 발명에 따라 열 처리를 행한 이후에, 그리고 오정렬된 쓰루홀을 전도성 물질로 충전하기 전에, 어떠한 습식 또는 열 공정도 수행되지 않는다. 본 발명의 실시예들은 또한 증착된 HSQ 갭 충전 층을 아웃개싱하기 위한 열 처리 직후에, 어떠한 중간 공정 단계도 없이, 오정렬된 쓰루홀을 전도성 물질로 채우는 것을 포함한다.
도 5는 본 발명의 실시예를 개략적으로 나타낸 것으로서, 유전층(50) 상에 패터닝된 금속층의 금속 피쳐(51)가 형성되는 바, 그 위에는 반사 방지 코팅(51A)이 형성되어 있다. 금속 피쳐들 간의 갭들은 HSQ(52)로 충전된다. 선택적으로, SOG 등의 중간 산화물(53)이 증착된 다음 평탄화된다. 이후, 제 2 유전층(54)이 증착되는 바, 전형적으로 PECVD에 의해 TEOS(테트라에틸 오소실리케이트) 또는 시레인으로부터 유도되는 실리콘 산화물 등의 산화물이 증착된 다음 CMP가 수행된다. 포토레지스트 마스크가 제 2 유전층의 평탄화된 상면에 형성된다. 이후, 식각을 수행하여, HSQ층(52)을 관통하여 금속 피쳐(51)의 측 표면의 일부를 노출시키는 오정렬된 쓰루홀(55)을 형성한다. 이러한 식각은, 예를 들어 플루로카본 화학 반응을 이용한 반응성 이온 식각 등의 종래의 방법으로 이용하여 행해지는바, 이는 폴리머의 형성을 야기한다. 쓰루홀(55)이 형성된 후, 사용되었던 포토레지스트 마스크를 O2 함유 플라즈마에 의한 종래의 방법으로 제거한다. 이후, 종래의 방식으로 습식 용제 세정을 행한 다음, 선택적으로 플라즈마 제거 단계를 행한다. 습식 용제 세정 동안, 증착된 HSQ 갭 충전층에 의해 물이 흡수된다.
본 발명에 따르면, 증착된 HSQ층에 의해 흡수된 물을 아웃개싱하기 위해 열 처리가 행해진다. 이러한 열 처리는, 바람직하게는 웨이퍼를 약 300℃의 온도의 질소 또는 아르곤 분위기로 유지된 로 내에 넣음으로써 행해진다. 웨이퍼를 로 내에 넣은 후, 온도는 약 350℃ 내지 약 450℃로 올려지며, 이 온도는 약 30분의 적절한 아웃개싱 기간 동안 유지된다. 아웃개싱 이후에는, 로 내의 온도가 약 300℃로 낮아진 다음 열 처리된 기판을 로 내에서 꺼냄으로써, 증착된 HSQ 갭 충전층의 유전 상수가 갑작스런 온도 변화로 인해 바람직하지 못하게 증가하는 것을 피할 수 있다.
이후, 쓰루홀(55)은, 텅스텐(56)에 대한 접착 촉진제로서 작용하는 장벽층(57)을 처음에 증착하는 등에 의해 복합 플러그로 충전된다. 전형적으로, 장벽층은 티타늄, 티타늄-나이트라이드, 티타늄-텅스텐 또는 티타늄-티타늄 나이트라이드 등의 고융점 금속(refractory metal)이다.
전도성 비아(57)를 형성한 후, 제 2 패터닝된 금속층을 제 2 유전층(54) 상에 형성하는 바, 이는 전도성 비아(57)를 통해 금속 피쳐(51)에 전기적으로 접속되는 금속 피쳐(58)를 포함한다. 이후, 상기 방법은, 원하는 수의 패터닝된 금속층, 예를 들어 5개의 금속층이 형성되고 갭이 충전될 때 까지, HSQ를 이용하여 제 2 패터닝된 금속층의 캡을 채움으로써 반복된다. 위에 있는 금속 피쳐들을 접속함에 있어서 이후 보더리스 비아를 형성할 때, 증착된 HSQ 갭 충전층은 자신이 흡수한 물을 아웃개싱하기에 충분한 조건 하에서 비활성 분위기로 본 발명에 따라 열 처리됨으로써, 전도성 물질로 쓰루홀들을 채우는 동안 보이드의 형성을 피한다.
본 발명에 이용되는 금속층은 통상적인 실시에 대해서도 이용될 수 있는 바, 전형적으로 알루미늄 또는 알루미늄 합금을 포함한다. 본 발명의 실시예들은, 텅스텐, 티타늄 또는 티타늄 나이트라이드, 중간 알루미늄 또는 알루미늄 합금층 등의 최초의 고융점 금속층, 및 티타늄-티타늄 나이트라이드 등의 상부의 반사 방지 코팅을 포함하는 패터닝된 복합 금속층을 형성하는 것을 포함한다. 본 발명에 따르면, 텅스텐은 통상적인 CVD 기술에 의해 증착된다.
본 발명은 다양한 타입의 반도체 디바이스, 보다 구체적으로는 고속 특성 및 개선된 신뢰성을 나타내는 서브미크론 피쳐, 특히 0.25 미크론 이하의 서브미크론 피쳐를 갖는 고밀도의 다중 금속 패터닝된 층들의 제조에 적용할 수 있다. 본 발명은 오정렬된 쓰루홀을 전도성 물질로 충전할 때에 보이드 형성 문제를 일으키지 않으면서, 패터닝된 금속층들의 갭을 충전하는 데에 HSQ를 유리하게 이용할 수 있다. 본 발명은 기존의 종래의 장비로 용이하게 구현할 수 있어 비용 효율적이며, 보더리스 비아를 전도성 물질로 충전하는 동안 보이드의 형성을 실질적으로 줄이거나 없앰으로써 보더리스 비아의 완전성을 상당히 개선한다.
본 발명의 실시예들을 행함에 있어서, 알루미늄, 알루미늄 합금, 구리, 구리 합금, 금, 금 합금, 은, 은 합금, 고융점 금속, 고융점 금속 합금, 및 고융점 금속 화합물 등과 같이 반도체 디바이스의 제조에 일반적으로 이용되는 어떠한 금속으로도 금속층을 형성할 수 있다. 본 발명의 금속층은 반도체 디바이스의 제조에 통상적으로 이용되는 어떠한 기술에 의해서도 형성될 수 있다. 예를 들어, 금속층들 저압 화학 기상 증착(LPCVD) 및 PECVD를 포함한 다양한 타입의 CVD 공정 등의 종래의 금속화 기술에 의해 형성될 수 있다. 통상적으로, 텅스텐 등의 고융점 금속이 증착될 때에는, CVD 기술이 이용된다. 알루미늄, 및 알루미늄-구리 합금을 포함한 알미늄 기반 합금 등의 저융점 금속 또한, 용융, 스퍼터링 또는 물리 기상 증착(PVD)에 의해 증착될 수 있다.
상기 설명에서는, 본 발명의 완전한 이해를 위해, 특정한 물질, 구조, 화학 물질, 공정 등의 많은 특정 사항들에 대해 설명하였다. 하지만, 본 발명은 구체적으로 기재된 사항에 의존하지 않고서도 실행될 수 있다. 다른 예에서는, 본 발명을 쓸데없이 애매하게 하는 것을 막기 위해 널리 알려진 공정 구조들에 대해서는 상세히 설명하지 않았다.
본 개시에서는, 본 발명의 바람직한 실시예 및 그 적용예에 대해서만 설명하였다. 이해될 사항으로서, 본 발명은 다양한 결합 및 환경에서 이용될 수 있으며, 본원에서 설명된 발명의 개념의 범위 내에서 변경 또는 수정될 수 있다.

Claims (29)

  1. 기판 상에 제 1 유전층(50)을 형성하는 단계와;
    상기 제 1 유전층 상에, 자체 내에 갭들을 가지며 제 1 전도성 피쳐를 포함하는 제 1 패터닝된 전도층(51)을 형성하는 단계와;
    상기 제 1 전도성 피쳐 및 상기 제 1 유전층의 바로 위에 컨포멀한 수소 실세스퀴옥산층(HSQ)을 증착하여, 상기 갭들을 충전하는 단계와;
    상기 제 1 패터닝된 전도층 및 상기 HSQ 갭 충전층 상에 제 2 유전층(54)을 증착하는 단계와;
    상기 제 2 유전층의 상부 표면을 평탄화하는 단계와;
    상기 제 2 유전층 내에 쓰루홀(55)을 형성하여, 상기 제 1 전도성 피쳐의 상부 표면의 일부 및 측 표면의 적어도 일부를 노출시키고, 상기 HSQ 갭 충전층을 관통하여 그 일부를 노출시키는 단계와;
    비활성 분위기에서 열 처리를 하는 단계와; 그리고
    상기 쓰루홀을 전도성 물질(56)로 충전하여 보더리스 비아를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 유전층 상에 포토레지스트 마스크를 형성하는 단계와;
    반응성 이온 식각을 수행하여 상기 쓰루홀을 형성하는 단계와;
    상기 포토레지스트 마스크를 제거하는 단계와; 그리고
    습식 용제를 이용하여 상기 쓰루홀을 세정하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    플루오로카본 식각제로 반응성 이온 식각을 행하는 단계와;
    산소 함유 플라즈마를 이용하여 상기 포토레지스트 마스크를 제거하는 단계와;
    상기 반응성 이온 식각 동안 발생된 폴리머를 제거하기 위해 습식 용제 세정을 행하는 단계와, 여기서 상기 HSQ층은 상기 습식 용제 세정 동안 물을 흡수하며; 그리고
    상기 습식 용제 세정 동안 흡수된 물을 제거하기 위해 열 처리를 하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  4. 제 1 항에 있어서,
    질소, 아르곤 및/또는 질소와 최대 10 용량%의 수소를 함유하는 성형 가스를 포함하는 비활성 분위기에서 약 300℃ 내지 약 400℃의 온도로 열 처리를 하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  5. 제 1 항에 있어서, 상기 열 처리 단계는:
    상기 기판을 약 300℃의 온도로 유지되는 로 내에 배치하는 단계와;
    상기 로의 온도를 약 350℃ 내지 약 400℃의 범위로 올리는 단계와;
    약 0.5 내지 약 45분 동안 열 처리를 하는 단계와;
    상기 로의 온도를 약 300℃로 내리는 단계와; 그리고
    상기 로에서 상기 기판을 꺼내는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  6. 제 1 항에 있어서,
    상기 비활성 분위기에서의 열 처리 단계와 상기 쓰루홀을 전도성 물질로 충전하여 상기 보더리스 비아를 형성하는 단계 사이에는 어떠한 중간 단계도 행하지 않는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 2 유전층은 산화물을 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  8. 제 7 항에 있어서,
    상기 산화물은 PECVD에 의해 테트라에틸 오소실리케이트 또는 시레인으로부터 얻어지는 실리콘 산화물인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 2 유전층을 증착하기 전에, 상기 HSQ 갭 충전층 상에 중간 산화물층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  10. 제 9 항에 있어서,
    상기 중간 산화물층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
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