KR102165264B1 - 아연 입자를 함유하는 비전도성 폴리머 막, 비전도성 폴리머 페이스트, 이들을 포함하는 반도체 패키지, 및 반도체 패키지의 제조 방법 - Google Patents

아연 입자를 함유하는 비전도성 폴리머 막, 비전도성 폴리머 페이스트, 이들을 포함하는 반도체 패키지, 및 반도체 패키지의 제조 방법 Download PDF

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Abstract

본 발명은 비전도성 폴리머 막, 비전도성 폴리머 페이스트 및 이들을 포함하는 반도체 패키지에 관한 것이다. 본 발명은 막 형태의 비전도성 폴리머 기재 내에 평균 입경이 약 1 nm 내지 약 200 nm인 아연(Zn) 입자를 함유하는 비전도성 폴리머 막 및 이를 포함하는 반도체 패키지를 제공한다. 본 발명의 비전도성 폴리머 막 및 비전도성 폴리머 페이스트를 이용하면 전기적 접속 특성이 우수하고 신뢰성이 높은 반도체 패키지를 간단한 공정을 통하여 저렴하게 제조할 수 있는 효과가 있다.

Description

아연 입자를 함유하는 비전도성 폴리머 막, 비전도성 폴리머 페이스트, 이들을 포함하는 반도체 패키지, 및 반도체 패키지의 제조 방법 {Non-conductive film comprising zinc particle, Non-conductive paste comprising zinc particle, semiconductor package comprising the same, and method of manufacturing the same}
본 발명은 비전도성 폴리머 막, 비전도성 폴리머 페이스트 및 이들을 포함하는 반도체 패키지에 관한 것으로서, 보다 구체적으로는 전기적 접속 특성이 우수하고 신뢰성이 높은 반도체 패키지를 간단한 공정을 통하여 저렴하게 제조할 수 있게 하는 비전도성 폴리머 막, 비전도성 폴리머 페이스트 및 이들을 포함하는 반도체 패키지에 관한 것이다.
반도체 소자의 고용량화, 고집적화의 요구에 대응하여 쓰루 실리콘 비아를 비롯한 다양한 접속 수단이 제안되어 응용되고 있다. 이 때 구리(Cu) 필라 위에 주석(Sn) 범프를 형성한 후 구리 패드에 접속하는 것이 일반적인데 여기서 형성되는 금속간 화합물이 접속 신뢰성을 악화시키는 한 원인이 된다. 이러한 현상을 제거하거나 억제하기 위하여 다양한 노력이 시도되고 있지만 공정이 복잡하고 비용이 많이 든다. 따라서, 보다 간단하고 저렴하면서도 금속간 화합물의 형성을 억제할 수 있는 방안이 요구되고 있는 실정이다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 전기적 접속 특성이 우수하고 신뢰성이 높은 반도체 패키지를 간단한 공정을 통하여 저렴하게 제조할 수 있게 하는 비전도성 폴리머 막을 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 전기적 접속 특성이 우수하고 신뢰성이 높은 반도체 패키지를 간단한 공정을 통하여 저렴하게 제조할 수 있게 하는 비전도성 폴리머 페이스트를 제공하는 것이다.
본 발명이 이루고자 하는 세 번째 기술적 과제는 전기적 접속 특성이 우수하고 신뢰성이 높은 반도체 패키지를 간단한 공정을 통하여 저렴하게 제조할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명이 이루고자 하는 네 번째 기술적 과제는 전기적 접속 특성이 우수하고 신뢰성이 높은 반도체 패키지를 간단한 공정을 통하여 저렴하게 제조할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 막 형태의 비전도성 폴리머 기재 내에 평균 입경이 약 1 nm 내지 약 200 nm인 아연(Zn) 입자를 함유하는 비전도성 폴리머 막(non-conductive film, NCF)을 제공한다.
상기 비전도성 폴리머 막 내의 상기 아연 입자의 함량은 약 0.1 중량% 내지 약 20 중량%일 수 있다. 또, 상기 비전도성 폴리머 기재는 20℃에서 측정된 최저 점도가 약 1 Pa·s 내지 약 5000 Pa·s일 수 있다.
상기 비전도성 폴리머 막은 상기 비전도성 폴리머 기재의 양면에 이형 필름(releasing film)을 더 포함할 수 있다. 또, 상기 비전도성 폴리머 막은 플럭스제(flux agent)를 더 포함할 수 있다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 비전도성 폴리머 매트릭스 내에 평균 입경이 약 1 nm 내지 약 200 nm인 아연(Zn) 입자를 함유하는 비전도성 폴리머 페이스트(non-conductive paste, NCP)를 제공한다.
상기 비전도성 폴리머 페이스트 내의 상기 아연 입자의 함량은 약 0.1 중량% 내지 약 20 중량%일 수 있다. 상기 비전도성 폴리머 매트릭스는 20℃에서 측정된 최저 점도가 약 20 mPa·s 내지 약 5 Pa·s일 수 있다. 또한, 상기 비전도성 폴리머 매트릭스는 플럭스제(flux agent)를 더 포함할 수 있다.
본 발명은 상기 세 번째 기술적 과제를 이루기 위하여, 제 1 전극 단자를 포함하는 제 1 기판; 상기 제 1 전극 단자와 마주하는 제 2 전극 단자를 포함하는 제 2 기판; 및 평균 입경이 약 1 nm 내지 약 200 nm인 아연(Zn) 입자를 함유하고, 상기 제 1 기판과 상기 제 2 기판 사이에 개재되는 비전도성 물질막을 포함하는 반도체 패키지를 제공한다.
이 때, 상기 비전도성 물질막 내에는 상기 아연 입자가 불균일하게 분포할 수 있다. 또, 상기 비전도성 물질막 내에서, 상기 제 1 전극 단자로부터 제 1 거리 이격된 곳의 상기 아연 입자의 농도는 상기 제 1 전극 단자로부터 상기 제 1 거리보다 큰 제 2 거리 이격된 곳의 상기 아연 입자의 농도보다 낮을 수 있다. 또, 상기 비전도성 물질막 내에서 상기 아연 입자의 농도는 상기 제 1 전극 단자에 가까워짐에 따라 감소할 수 있다.
상기 반도체 패키지에서 상기 제 1 전극 단자와 상기 제 2 전극 단자는 솔더 범프에 의하여 전기적으로 연결될 수 있다. 이 때, 상기 솔더 범프는 금속간 화합물(intermetallic compound, IMC)을 포함하고, 상기 금속간 화합물의 적어도 일부는 아연을 포함할 수 있다. 보다 구체적으로 상기 금속간 화합물의 적어도 일부는 주석(Sn)과 아연의 금속간 화합물일 수 있다.
상기 비전도성 물질막은 비전도성 폴리머 막, 또는 경화된 비전도성 폴리머 페이스트일 수 있다. 또한 상기 비전도성 물질막은 플럭스제(flux agent)를 더 포함할 수 있다.
특히, 상기 제 1 기판과 상기 제 2 기판은 서로 동일한 반도체 칩들일 수 있다. 선택적으로, 상기 제 1 기판은 인쇄 회로 기판 또는 인터포저이고, 상기 제 2 기판은 반도체 칩일 수 있다.
본 발명은 상기 네 번째 기술적 과제를 이루기 위하여, 제 1 전극 단자가 형성되어 있는 쪽의 제 1 기판 상에 아연 입자를 포함하는 비전도성 물질막을 형성하는 단계; 제 2 전극 단자가 상기 제 1 전극 단자와 마주하도록 상기 제 2 전극 단자를 포함하는 제 2 기판을 상기 비전도성 물질막 위에 적층하는 단계; 상기 제 1 기판 및 상기 제 2 기판에 압력을 가하는 단계; 및 상기 비전도성 물질막에 열을 가하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.
이 때, 상기 아연 입자의 평균 입경은 약 1 nm 내지 약 200 nm일 수 있다. 또한, 상기 비전도성 물질막에서 상기 아연 입자의 함량이 약 0.1 중량% 내지 약 20 중량%일 수 있다.
또, 상기 비전도성 물질막은 비전도성 폴리머 막(non-conductive film, NCF) 또는 경화된 비전도성 폴리머 페이스트(non-conductive paste, NCP)일 수 있다.
나아가, 본 발명의 다른 태양은 제어부; 데이터를 입력 또는 출력할 수 있는 입출력부; 데이터를 저장할 수 있는 메모리부; 외부 장치와 데이터를 전송할 수 있는 인터페이스부; 및 상기 제어부, 입출력부, 메모리부 및 인터페이스부를 서로 통신 가능하도록 연결하는 버스를 포함하는 전자 시스템을 제공한다. 이 때, 상기 제어부 및 상기 메모리부 중의 적어도 하나가 상기 반도체 패키지를 포함할 수 있다.
본 발명의 비전도성 폴리머 막 및 비전도성 폴리머 페이스트를 이용하면 전기적 접속 특성이 우수하고 신뢰성이 높은 반도체 패키지를 간단한 공정을 통하여 저렴하게 제조할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 비전도성 폴리머 막을 나타낸 사시도이다.
도 2는 도 1의 II-II'를 따라 절개한 단면을 나타낸 측단면도이다.
도 3은 도 2의 III으로 표시한 부분을 확대한 부분 확대도이다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 반도체 패키지를 나타낸 측단면도들이다.
도 7은 도 6의 VII로 표시된 부분을 부분 확대한 개념도이다.
도 8은 본 발명의 실험예들과 비교예에서 생성된 금속간 화합물의 변화를 나타낸 그래프이다.
도 9 내지 도 12는 본 발명의 일 실시예에 따른 반도체 패키지를 제조하기 위한 방법을 순서에 따라 나타낸 개략도들이다.
도 13은 본 발명의 기술적 사상에 의한 반도체 패키지를 포함하는 메모리 모듈의 평면도이다.
도 14는 본 발명의 기술적 사상에 의한 반도체 패키지를 포함하는 메모리 카드의 개략도이다.
도 15는 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 메모리 장치의 일 예를 도시한 블록도이다.
도 16은 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 17은 본 발명의 실시예에 따른 전자 장치를 포함하는 서버 시스템에 대한 네트워크 구현 예를 나타내는 블록도이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
본 발명은 비전도성 폴리머 막(non-conductive film, NCF)을 제공한다. 도 1은 본 발명의 일 실시예에 따른 비전도성 폴리머 막(100)을 나타낸 사시도이다. 도 2는 도 1의 II-II'를 따라 절개한 단면을 나타낸 측단면도이다. 도 3은 도 2의 III으로 표시한 부분을 확대한 부분 확대도이다.
도 1 내지 도 3을 참조하면, 상기 비전도성 폴리머 막(100)은 비전도성 폴리머 기재(110)를 포함할 수 있다.
상기 비전도성 폴리머 기재(110)는 비전도성 폴리머 수지층(114) 및 그의 내부에 실질적으로 균일하게 분포하는 아연 입자(112)를 포함할 수 있다.
상기 비전도성 폴리머 수지층(114)은 공지의 절연성 폴리머 수지일 수 있고, 예를 들면, 에폭시계 경화형 수지 조성물 또는 아크릴계 경화형 수지 조성물을 필름 형상으로 성형한 것일 수 있다. 이들은, 열경화성의 수지일 수 있다.
에폭시계 열경화성 수지 조성물은, 예를 들면, 분자 내에 2 개 이상의 에폭시기를 갖는 화합물 혹은 수지, 에폭시 경화제, 성막 성분 등을 포함할 수 있다.
상기 분자 내에 2 개 이상의 에폭시기를 갖는 화합물 혹은 수지는 액상일 수도 있고, 고체상일 수도 있다. 예를 들면, 상기 분자 내에 2 개 이상의 에폭시기를 갖는 화합물 혹은 수지는 비스페놀 A형 에폭시 수지나 비스페놀 F형 에폭시 수지 등의 2관능 에폭시 수지, 페놀 노보락형 에폭시 수지나 크레졸 노보락형 에폭시 수지 등의 노보락형 에폭시 수지 등일 수 있다. 또한, 3,4-에폭시시클로헥실메틸-3',4'-에폭시시클로헥센 카르복실레이트 등의 지환식 에폭시 화합물도 사용할 수 있다.
에폭시 경화제로서는, 예를 들면, 아민계 경화제, 이미다졸계 경화제, 산무수물계 경화제, 술포늄 양이온계 경화제 등이 사용될 수 있다.
성막 성분으로서는, 예를 들면, 에폭시 화합물이나 에폭시 수지와 상용(相溶)하는 페녹시 수지나 아크릴 수지 등이 사용될 수 있다.
상기 아크릴계 열경화성 수지 조성물은, 예를 들면, (메트)아크릴레이트 모노머, 성막용 수지, 실리카 등의 무기 필러(filler), 실란 커플링제, 라디칼 중합 개시제 등을 포함할 수 있다.
상기 (메트)아크릴레이트 모노머로서는, 단관능 (메트)아크릴레이트 모노머, 다관능 (메트)아크릴레이트 모노머, 혹은 이들에 에폭시기, 우레탄기, 아미노기, 에틸렌옥사이드기, 프로필렌옥사이드기 등을 도입한 변성 단관능 또는 다관능 (메트)아크릴레이트 모노머가 사용될 수 있다. 또한, 위의 (메트)아크릴레이트 모노머와 라디칼 공중합이 가능한 다른 모노머, 예를 들면, (메트)아크릴산, 아세트산비닐, 스티렌, 염화비닐 등이 병용될 수 있다.
상기 아크릴계 열경화성 수지 조성물의 성막용 수지로서는, 페녹시 수지, 폴리비닐아세탈 수지, 폴리비닐부티랄 수지, 알킬화 셀룰로오스 수지, 폴리에스테르 수지, 아크릴 수지, 스티렌 수지, 우레탄 수지, 폴리에틸렌테레프탈레이트 수지 등을 들 수 있다.
또한, 상기 라디칼 중합 개시제로서는 벤조일퍼옥사이드, 디큐밀퍼옥사이드, 디부틸퍼옥사이드 등의 유기 과산화물, 아조비스이소부티로니트릴, 아조비스발레로니트릴 등의 아조비스계 화합물을 예로 들 수 있다.
아크릴계 열경화성 수지 조성물은, 필요에 따라 부타디엔 고무 등의 응력 완화제나 아세트산에틸 등의 용제, 착색제, 산화방지제, 에이징 방지제 등을 더 포함할 수 있다.
상기 에폭시계 열경화형 수지 조성물이나 아크릴계 열경화형 수지 조성물을 성형하여 상기 비전도성 폴리머 수지층(114)을 제조하는 방법은 공지의 방법을 사용하여 행할 수 있으며 여기서는 상세한 설명을 생략한다.
상기 비전도성 폴리머 막(100)의 두께는, 약 15 ㎛ 내지 약 100 ㎛일 수 있고, 또는 약 20 ㎛ 내지 약 70 ㎛일 수 있고, 또는 약 25 ㎛ 내지 약 50 ㎛일 수 있다.
상기 비전도성 폴리머 막(100)의 두께가 과도하게 얇으면 취급성이 저하되고 반도체 칩들 사이의 간격을 메우는 기능을 충분히 달성하기 어려울 수 있다. 반대로, 상기 비전도성 폴리머 막(100)의 두께가 과도하게 두꺼우면 가열 압착하였을 때 외부로 흘러 넘칠 수 있다. 통상의 기술자는 이러한 점을 고려하여 비전도성 폴리머 막(100)의 적절한 두께를 선택할 수 있을 것이다.
앞서 설명한 바와 같이 상기 비전도성 폴리머 기재(110)는 아연 입자(112)를 더 포함할 수 있다.
상기 아연 입자는 순수한 아연(pure Zn)의 입자일 수 있으며, 평균 입경이 약 1 nm 내지 약 200 nm일 수 있다. 보다 구체적으로, 상기 평균 입경은 약 1 nm 내지 약 50 nm일 수 있다. 더욱 구체적으로, 상기 평균 입경은 약 3 nm 내지 약 20 nm일 수 있다.
상기 평균 입경은, 예를 들면, 동적 광산란법(dynamic light scattering, DLS), 광자상관 분광법(photon correlation spectroscopy, PCS)과 같은 준탄성 광산란법(quasi-elastic light scattering, QELS)으로 측정될 수 있다. 상기 평균 입경은 어느 방법으로 측정하느냐에 따라 다소 달라질 수 있다. 여기서는 DLS 방법으로 측정하였을 때의 평균 입경이 위의 범위인 것으로 한다.
상기 아연 입자의 평균 입경이 너무 작은 경우에는 분산을 유지하기 위하여 필요한 분산제의 양이 과도하게 되어 양질의 비전도성 폴리머 막(100)을 얻기 어렵게 될 수 있다. 반대로 상기 아연 입자의 평균 입경이 너무 큰 경우에는 아연 입자의 안정성이 떨어져 침강이 심해질 가능성이 있다. 통상의 기술자는 이러한 점을 고려하여 아연 입자의 평균 입경을 적절히 조절할 수 있을 것이다.
또한 상기 비전도성 폴리머 기재(110) 내의 아연 입자(112)의 함량은 약 0.1 중량% 내지 약 20 중량%일 수 있다. 선택적으로, 상기 아연 입자(112)의 함량은 약 0.5 중량% 내지 약 5 중량%일 수 있다. 또는, 상기 아연 입자(112)의 함량은 약 1 중량% 내지 약 3 중량%일 수 있다.
만일 상기 비전도성 폴리머 기재(110) 내의 아연 입자(112)의 함량이 과도하게 낮으면 아연 입자의 첨가에 따른 효과를 얻기 어려울 수 있다. 반대로, 상기 비전도성 폴리머 기재(110) 내의 아연 입자(112)의 함량이 과도하게 높으면 입자들 사이의 응집으로 인해 솔더 범프 내부로의 확산이 제한될 수 있다.
상기 비전도성 폴리머 기재(110)는 20℃에서 측정하였을 때의 최저 점도가 약 1 Pa·s 내지 약 5000 Pa·s일 수 있다. 보다 구체적으로, 상기 비전도성 폴리머 기재(110)의 점도는 약 10 Pa·s 내지 약 1000 Pa·s일 수 있다. 더욱 구체적으로, 상기 비전도성 폴리머 기재(110)의 점도는 약 50 Pa·s 내지 약 600 Pa·s일 수 있다.
상기 비전도성 폴리머 기재(110)의 점도가 너무 낮으면 가열 및 가압에 대한 형상 안정성이 미흡할 수 있고, 상기 비전도성 폴리머 기재(110)의 점도가 너무 높으면 그 안에 분포되어 있는 아연 입자의 이동도가 떨어져, 추후 설명하는 바와 같은 솔더 범프 내부로의 확산에 방해가 될 수 있다.
상기 비전도성 폴리머 기재(110)의 양면에는 이형 필름(101a, 101b)이 제공될 수 있다. 상기 이형 필름(101a, 101b)은 상기 비전도성 폴리머 기재(110)를 보호하는 기능을 수행하며, 적절한 접착력으로 상기 비전도성 폴리머 기재(110)의 양면에 부착되어 있을 수 있다. 상기 접착력은, 예를 들면, 약 1 kgf/in 내지 약 50 kgf/in일 수 있다.
또한, 상기 비전도성 폴리머 막(100)은 상기 비전도성 폴리머 수지층(114) 내에 플럭스제(flux agent)를 더 포함할 수 있다. 상기 플럭스제는 루이스산을 생성할 수 있는 무수화물 또는 가열에 의하여 분해되어 산(acid)을 발생시키는 열산 발생제(thermal acid generator, TAG)일 수 있다. 특히, 상기 무수화물은 아실기(acyl group)를 포함하도록 선택될 수 있다. 또한, 상기 열산 발생제는 설파이트(sulfite)계 화합물일 수 있다.
그러나, 상기 플럭스제는 이들에 한정되지 않고 염화아연계 또는 염화아연-염화암모니아계와 같은 무기계 플럭스; 활성 로진(rosin) 또는 비활성 로진과 같은 로진계 플럭스; 염류, 산류, 아민류와 같은 수용성 플럭스; 및 글루타민산 염산염, 에틸렌디아민 스테아린산 염산염과 같은 유기계 플럭스일 수 있다.
상기 비전도성 폴리머 막(100) 내에서 상기 플럭스제의 함량은, 예를 들면, 약 0.05 중량% 내지 약 5 중량%일 수 있고, 또는 약 0.1 중량% 내지 약 2 중량%일 수 있다.
상기 비전도성 폴리머 막(100)은 한 쪽 면의 이형 필름(101a)을 제거한 후 그 면을 소정의 기판에 부착하고, 그 다음에 반대쪽 면의 이형 필름(101b)을 제거한 후 그 위에 다른 기판을 부착할 수 있다.
본 발명은 비전도성 폴리머 페이스트(non-conductive paste, NCP)를 제공한다.
상기 비전도성 폴리머 페이스트는 비전도성 폴리머 매트릭스 내에 아연 입자가 함유된 것일 수 있다. 이 때 상기 아연 입자의 함량은 상기 비전도성 폴리머 페이스트의 중량을 기준으로 약 0.1 중량% 내지 약 20 중량%일 수 있다. 선택적으로, 상기 아연 입자의 함량은 약 0.5 중량% 내지 약 5 중량%일 수 있다. 또는, 상기 아연 입자의 함량은 약 1 중량% 내지 약 3 중량%일 수 있다.
상기 비전도성 폴리머 매트릭스는 도 1 내지 도 3을 참조하여 설명한 비전도성 폴리머 수지층(114)의 구성 물질과 동일한 재료로 이루어질 수 있다. 그러나 여기에 한정되는 것은 아니다.
상기 아연 입자는 약 1 nm 내지 약 200 nm의 평균 입자를 가질 수 있다. 보다 구체적으로, 상기 평균 입경은 약 1 nm 내지 약 50 nm일 수 있다. 더욱 구체적으로, 상기 평균 입경은 약 3 nm 내지 약 20 nm일 수 있다.
또한, 상기 비전도성 폴리머 페이스트는 플럭스제를 더 포함할 수 있다. 상기 플럭스제는 도 1 내지 도 3을 참조하여 설명하였으므로 여기서는 상세한 설명을 생략한다.
상기 비전도성 폴리머 페이스트 내에서 상기 플럭스제의 함량은, 예를 들면, 약 0.05 중량% 내지 약 5 중량%일 수 있고, 또는 약 0.1 중량% 내지 약 2 중량%일 수 있다.
또한, 상기 비전도성 폴리머 페이스트는 20 ℃에서 측정된 최저 점도가 약 20 mPa·s 내지 약 5 Pa·s일 수 있다. 보다 구체적으로, 상기 최저 점도는 약 30 mPa·s 내지 약 2 Pa·s일 수 있다. 더욱 구체적으로, 상기 최저 점도는 약 50 mPa·s 내지 약 600 mPa·s일 수 있다.
상기 비전도성 폴리머 페이스트는 용매를 더 포함할 수 있다. 상기 용매는 수계 용매일 수도 있고 비수계 용매일 수도 있다. 상기 수계 용매는, 예를 들면, 물, 탄소수 1 내지 7의 알코올일 수 있다. 상기 비수계 용매는 N-메틸피롤리돈, N-에틸피롤리돈, 디프로필렌 글리콜, 디메틸에테르, 에틸 아세테이트, 부틸 아세테이트, 에틸렌 글리콜 모노메틸 또는 모노에틸 에테르 아세테이트, 1-메톡시프로필-2-아세테이트, 3-메톡시-n-부틸 아세테이트, 아세톤, 2-부탄온, 4-메틸-2-펜탄온, 시클로헥산온, 디메틸 카보네이트, 디에틸 카보네이트, 1,2-에틸렌 카보네이트, 1,2-프로필렌 카보네이트, β-프로피오락톤, γ-부티로락톤, ε-카프로락톤, ε-메틸카프로락톤, 프로필렌 글리콜 디아세테이트, 디에틸렌 글리콜 디메틸 에테르, 디에틸렌 글리콜 에틸 에테르 아세테이트, 디에틸렌 글리콜 부틸 에테르 아세테이트, N-메틸카프로락탐, N,N-디메틸아미노프로필아민, 에틸렌옥사이드, 테트라히드로퓨란, 디메틸포름아미드, 디메틸아세트아미드, 또는 이들의 혼합물일 수 있다.
상기 비전도성 폴리머 페이스트 내의 용매의 함량은 상기 최저 점도를 갖도록 하는 함량일 수 있다.
본 발명은 비전도성 물질막을 포함하는 반도체 패키지를 제공한다. 도 4는 본 발명의 일 실시예에 따른 반도체 패키지(200)를 나타낸 측단면도이다.
도 4를 참조하면, 기판(210) 위에 제 1 반도체 칩(220)이 배치될 수 있다. 이 때, 상기 제 1 반도체 칩(220)의 활성면은 상부를 향할 수 있다.
상기 기판(210)은 인쇄회로 기판(printed circuit board, PCB) 또는 연성 인쇄회로 기판(flexible printed circuit board, FPCB)일 수 있으며, 상기 기판(210)의 기재(212)는 여러 물질들의 층이 적층된 적층 구조일 수 있다. 상기 층들은 하나 이상의 금속 배선층과 하나 이상의 프리프레그(prepreg, PPG) 층을 포함할 수 있다. 상기 금속 배선층을 이루는 금속은, 예를 들면, 구리(Cu), 금(Au), 백금(Pt), 은(Ag), 니켈(Ni), 알루미늄(Al), 인바(invar) 등일 수 있으나 여기에 한정되는 것은 아니다.
상기 기재(212)의 최외곽에는 솔더 레지스트(solder resist, SR)의 층이 형성될 수 있다. 상기 SR 층은 상기 기재(212)의 두 주 표면 (main surface) 중의 어느 한 쪽에만 형성될 수도 있고 두 주 표면의 모두에 형성될 수도 있다.
상기 SR 층은 아크릴계 수지, 에폭시계 수지, 우레탄계 수지, 실리콘(silicone)계 수지, 파라자일렌계 수지, 파릴렌(parylene)계 수지 등일 수 있으며 디핑(dipping), 스프레이, 흐름 코팅(flow coating), 진공 코팅(vacuum coating) 등의 방법으로 형성될 수 있다. 또한, 상기 SR 층은 상기 기판(210)을 기계적으로 보호하고, 부식을 방지하며 전기적인 특성을 개선하는 역할을 담당할 수 있다.
상기 기판(210)의 상부 표면에는 상기 상부 표면 상에 실장되는 반도체 칩과의 전기적 연결을 위한 접속 패드(216)가 구비될 수 있다.
상기 접속 패드(216)는 전도성의 패드로서 예를 들면 금속 패드일 수 있다. 보다 구체적으로, 상기 접속 패드(216)는 예를 들면, 구리(Cu) 패드이거나 니켈(Ni) 패드이거나 니켈이 도금된 알루미늄(Al) 패드일 수 있다. 그러나 여기에 한정되는 것은 아니다.
또한, 상기 기판(210)의 하부 표면에는 외부 장치와의 전기적 연결을 위한 접속 패드(214)가 구비될 수 있다. 상기 기판(210)의 하부 표면에 구비된 접속 패드(214)도 상부 표면에 구비된 접속 패드(216)와 마찬가지로 전도성의 패드로서 예를 들면 금속 패드일 수 있다. 보다 구체적으로, 상기 접속 패드(214)는 예를 들면, 구리(Cu) 패드이거나 니켈(Ni) 패드이거나 니켈이 도금된 알루미늄(Al) 패드일 수 있다. 그러나 여기에 한정되는 것은 아니다.
상기 접속 패드(214) 상에는 외부 장치와 접속되기 위한 솔더 범프(290)가 구비될 수 있다. 상기 솔더 범프(290)는 주석(Sn)계의 솔더 범프일 수 있다. 보다 구체적으로, 상기 솔더 범프(290)는 은(Ag) 및/또는 구리(Cu)를 포함하고 주석(Sn)을 주성분으로 하는 솔더 범프일 수 있다. 그러나, 여기에 한정되는 것은 아니다.
상기 제 1 반도체 칩(220)은 반도체 기판(222)과 그의 활성면 쪽에 구비된 접속 패드(224)를 포함할 수 있다.
본 발명의 일 실시예에서 상기 반도체 기판(222)은 실리콘(Si) 기판일 수 있다. 본 발명의 다른 실시예에서 상기 반도체 기판(222)은 Ge (germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 적어도 하나의 실시예에서, 상기 반도체 기판(222)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 반도체 기판(222)은 BOX 층 (buried oxide layer)을 포함할 수 있다. 일부 실시예들에서, 상기 반도체 기판(222)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 반도체 기판(222)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
상기 반도체 기판(222)의 활성면에는 다양한 반도체 소자들이 제공될 수 있다. 상기 반도체 소자들은 메모리 소자, 코어 회로 소자, 주변 회로 소자, 로직 회로 소자 또는 제어 회로 소자를 포함할 수 있다. 상기 메모리 소자의 예로서는, 예컨대 DRAM, SRAM 등과 같은 휘발성 반도체 메모리 소자와 예컨대 EPROM, EEPROM, Flash EEPROM 등과 같은 비휘발성 메모리 소자를 들 수 있다. 선택적으로, 상기 반도체 기판(222)의 활성면에는 시스템 LSI(large-scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
또한, 상기 반도체 기판(222)의 활성면에는 상기 반도체 소자들 위에 배선층이 구비될 수 있다. 상기 배선층은 배선 패턴과 절연층을 포함할 수 있다. 또한 상기 배선 패턴은 전극 단자인 접속 패드(224)와 전기적으로 연결될 수 있다. 상기 접속 패드(224)들 중 일부는 본딩 와이어(226)를 통하여 상기 기판(210)의 접속 패드(216)와 전기적으로 연결될 수 있다.
상기 제 1 반도체 칩(220)의 위에는 제 2 반도체 칩(230)이 제공될 수 있다. 상기 제 2 반도체 칩(230)은 그의 전극 단자인 접속 패드(234)가 상기 제 1 반도체 칩(220)의 전극 단자인 접속 패드(224)와 마주하도록 플립칩(flip chip)으로 실장될 수 있다.
상기 제 2 반도체 칩(230)의 반도체 기판(232)은 실리콘(Si) 기판일 수 있으며, 또는 상기 반도체 기판(232)은 Ge (germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 이에 관해서는 반도체 기판(222)을 참조하여 상세하게 설명하였으므로 중복되는 설명은 생략한다.
상기 반도체 기판(232)의 활성면에는 다양한 반도체 소자들이 제공될 수 있다. 상기 반도체 소자들은 메모리 소자, 코어 회로 소자, 주변 회로 소자, 로직 회로 소자 또는 제어 회로 소자를 포함할 수 있다. 역시 이에 관해서는 반도체 기판(222)을 참조하여 상세하게 설명하였으므로 중복되는 설명은 생략한다.
상기 제 2 반도체 칩(230)의 접속 패드(234)는 그에 대응되는 상기 제 1 반도체 칩(220)의 접속 패드(224)와 솔더 범프(236)를 통하여 전기적으로 연결될 수 있다. 상기 솔더 범프(236)는 주석(Sn)계의 솔더 범프일 수 있다. 보다 구체적으로, 상기 솔더 범프(236)는 은(Ag) 및/또는 구리(Cu)를 포함하고 주석(Sn)을 주성분으로 하는 솔더 범프일 수 있다. 그러나, 여기에 한정되는 것은 아니다.
상기 제 1 반도체 칩(220)과 상기 제 2 반도체 칩(230) 사이에는 비전도성 물질막(250)이 개재될 수 있다. 상기 비전도성 물질막(250)은 위에서 설명한 비전도성 폴리머 막(NCF)일 수도 있고, 또는 위에서 설명한 비전도성 폴리머 페이스트(NCP)를 경화시킨 것일 수도 있다. 따라서, 중복되는 설명은 여기서 생략한다.
상기 비전도성 물질막(250)은 아연 입자를 포함할 수 있다. 상기 아연 입자는 약 1 nm 내지 약 200 nm의 평균 입경을 가질 수 있다. 보다 구체적으로, 상기 평균 입경은 약 1 nm 내지 약 50 nm일 수 있다. 더욱 구체적으로, 상기 평균 입경은 약 3 nm 내지 약 20 nm일 수 있다.
또한, 상기 비전도성 물질막(250) 내의 아연 입자의 함량은 약 0.1 중량% 내지 약 20 중량%일 수 있다. 선택적으로, 상기 아연 입자의 함량은 약 0.5 중량% 내지 약 5 중량%일 수 있다. 또는, 상기 아연 입자의 함량은 약 1 중량% 내지 약 3 중량%일 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지(300)를 나타낸 측단면도이다.
도 5를 참조하면, 기판(310) 위에 제 1 반도체 칩(320)과 제 2 반도체 칩(340)이 순차 적층된다. 여기서, 제 1 반도체 칩(320)은 쓰루 실리콘 비아(through silicon via, TSV) 전극을 가질 수 있고, 제 2 반도체 칩(340)은 플립 칩 실장될 수 있다.
상기 기판(310)은 인쇄회로 기판 또는 연성 인쇄회로 기판일 수 있다. 상기 기판(310)의 상부 표면에는 상기 제 1 반도체 칩(320)과의 전기적인 연결을 위한 접속 패드(316)가 구비될 수 있다.
상기 접속 패드(316)는 전도성의 패드로서 예를 들면 금속 패드일 수 있다. 보다 구체적으로, 상기 접속 패드(316)는 예를 들면, 구리(Cu) 패드이거나 니켈(Ni) 패드이거나 니켈이 도금된 알루미늄(Al) 패드일 수 있다. 그러나 여기에 한정되는 것은 아니다.
또한, 상기 기판(310)의 하부 표면에는 외부 장치와의 전기적 연결을 위한 접속 패드(314)가 구비될 수 있다. 상기 기판(310)의 하부 표면에 구비된 접속 패드(314)도 상부 표면에 구비된 접속 패드(316)와 마찬가지로 전도성의 패드이며, 중복되는 설명은 여기에서 생략한다.
상기 접속 패드(314) 상에는 외부 장치와 접속되기 위한 솔더 범프(390)가 구비될 수 있다. 상기 솔더 범프(390)는 주석(Sn)계의 솔더 범프일 수 있다. 보다 구체적으로, 상기 솔더 범프(390)는 은(Ag) 및/또는 구리(Cu)를 포함하고 주석(Sn)을 주성분으로 하는 솔더 범프일 수 있다. 그러나, 여기에 한정되는 것은 아니다.
상기 제 1 반도체 칩(320)은 반도체 층(321), 관통 전극(322), 및 배선층(325)을 포함한다. 상기 배선층(325) 내에는 상기 관통 전극(322)과 접속되는 비아 패드(324), 상기 제 2 반도체 칩(340)과의 전기적인 연결을 위한 접속 패드(326), 및 상기 비아 패드(324)와 상기 접속 패드(326)를 전기적으로 연결하기 위한 내부 배선이 구비될 수 있다.
상기 반도체 층(321)은 도 4의 반도체 기판(222)를 참조하여 상세하게 설명하였으므로, 여기서는 중복되는 설명을 생략한다.
상기 관통 전극(322)은 절연층, 시드층 및 도전층이 순차적으로 형성된 구조일 수 있다. 상기 절연층은 상기 도전층을 상기 반도체 층(321)으로부터 전기적으로 절연할 수 있다. 상기 절연층은 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 상기 도전층은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 상기 도전층은, 예를 들어 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 상기 관통 전극(322)을 구성하는 상기 절연층, 시드층, 및 도전층은 화학기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PE-CVD), 고밀도 플라즈마 CVD(high density plasma CVD, HDP-CVD), 스퍼터링, 유기금속 화학기상 증착법(metal organic CVD, MOCVD), 또는 원자층 증착법(atomic layer deposition, ALD)을 이용하여 형성될 수 있다.
도 5에 나타낸 바와 같이 상기 관통 전극(322)의 상부와 하부에는 각각 비아 패드들(323, 324)이 구비되는데, 이들은 상기 관통 전극(322)과 일체로 형성될 수도 있고, 또는 별개로 형성될 수도 있다. 또한, 상기 비아 패드들(323, 324)은 상기 관통 전극(322)과 동일한 물질로 이루어질 수도 있고 상이한 물질로 이루어질 수도 있다.
상기 기판(310)과 상기 제 1 반도체 칩(320)은 솔더 범프(330a)에 의하여 전기적으로 연결될 수 있다. 솔더 범프(330a)에 대해서는 도 4를 참조하여 상세하게 설명하였으므로 여기서는 상세한 설명을 생략한다.
도 5에 보인 바와 같이, 상기 제 1 반도체 칩(320)의 상부에는 제 2 반도체 칩(340)이 플립-칩 실장될 수 있다. 제 2 반도체 칩(340)의 플립-칩 실장에 관하여는 도 4를 참조하여 상세하게 설명하였으므로 여기서는 상세한 설명을 생략한다.
상기 제 1 반도체 칩(320)의 상부에 제공되는 상기 제 2 반도체 칩(340)은 반도체 기판(342)과 그의 활성면에 제공된 접속 패드(344)를 포함할 수 있다. 상기 반도체 기판(342)은 도 4의 반도체 기판(222)를 참조하여 설명한 바와 같은 다양한 물질로 제조될 수 있다. 또, 상기 반도체 기판(342)의 활성면에는 도 4의 반도체 기판(222)를 참조하여 설명한 바와 같은 다양한 반도체 소자들이 제공될 수 있다.
상기 제 1 반도체 칩(320)의 상부면과 상기 제 2 반도체 칩(340)의 하부면에는 접속 패드들(326, 344)이 각각 서로 대응되도록 제공될 수 있다. 또한, 서로 대응되는 접속 패드들(326, 344)은 솔더 범프(330b)에 의하여 전기적으로 연결될 수 있다. 상기 솔더 범프(330b)에 대해서는 도 4를 참조하여 상세하게 설명하였으므로 여기서는 상세한 설명을 생략한다.
상기 배선층(325)은 단층 또는 복수층의 절연 물질로 이루어질 수 있으며, 상기 비아 패드(324)와 상기 접속 패드(344)를 전기적으로 연결하기 위한 배선이 내부에 형성되어 있을 수 있다. 상기 절연 물질은, 예를 들면 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물일 수 있으나 여기에 한정되는 것은 아니다.
상기 기판(310)과 상기 제 1 반도체 칩(320)의 사이, 및/또는 상기 제 1 반도체 칩(320)과 상기 제 2 반도체 칩(340)의 사이에는 비전도성 물질막(350a, 350b)이 제공될 수 있다. 상기 비전도성 물질막(350a, 350b)은 각각 위에서 설명한 비전도성 폴리머 막(NCF)일 수도 있고, 또는 위에서 설명한 비전도성 폴리머 페이스트(NCP)를 경화시킨 것일 수도 있다. 따라서, 중복되는 설명은 여기서 생략한다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지(400)를 나타낸 측단면도이다.
도 6을 참조하면, 기판(410) 위에 인터포저(interposer)(420)가 제공되고, 상기 인터포저(420) 위에 복수의 반도체 칩들(430a, 430b, 430c)이 적층된다. 상기 복수의 반도체 칩들(430a, 430b, 430c)은 관통 전극(433a, 433b, 433c)을 갖는 반도체 칩들일 수 있다.
상기 기판(410)은 인쇄회로 기판 또는 연성 인쇄회로 기판일 수 있다. 상기 기판(410)의 상부 표면에는 상기 인터포저(420)와의 전기적인 연결을 위한 접속 패드(416)가 구비될 수 있다.
상기 접속 패드(416)는 전도성의 패드로서 예를 들면 금속 패드일 수 있다. 보다 구체적으로, 상기 접속 패드(416)는 예를 들면, 구리(Cu) 패드이거나 니켈(Ni) 패드이거나 니켈이 도금된 알루미늄(Al) 패드일 수 있다. 그러나 여기에 한정되는 것은 아니다.
또한, 상기 기판(410)의 하부 표면에는 외부 장치와의 전기적 연결을 위한 접속 패드(414)가 구비될 수 있다. 상기 기판(410)의 하부 표면에 구비된 접속 패드(414)도 상부 표면에 구비된 접속 패드(416)와 마찬가지로 전도성의 패드이며, 중복되는 설명은 여기에서 생략한다.
상기 접속 패드(414) 상에는 외부 장치와 접속되기 위한 솔더 범프(490)가 구비될 수 있다. 상기 솔더 범프(490)는 주석(Sn)계의 솔더 범프일 수 있다. 보다 구체적으로, 상기 솔더 범프(490)는 은(Ag) 및/또는 구리(Cu)를 포함하고 주석(Sn)을 주성분으로 하는 솔더 범프일 수 있다. 그러나, 여기에 한정되는 것은 아니다.
상기 기판(410) 위에는 인터포저(420)가 제공될 수 있다. 상기 인터포저(420)는 기저부(421), 상기 기저부(421)를 관통하는 관통 전극(423), 및 상기 기저부(421)의 일 측에 구비된 배선층(429)을 구비할 수 있다.
상기 기저부(421)는 반도체 물질 또는 절연 물질로 구성될 수 있고 예를 들면, 실리콘, 저머늄, 실리콘-저머늄, 갈륨-비소, 유리, 세라믹 등으로 구성될 수 있다. 상기 기저부(421)는 도핑되지 않은 물질을 포함할 수 있다.
상기 기저부(421) 내에는 상기 기저부(421)를 관통하는 관통 전극(423)들이 형성될 수 있다. 상기 관통 전극(423)들은 절연층, 시드층 및 도전층이 순차적으로 형성될 수 있고, 이들에 관해서는 도 5를 참조하여 상세하게 설명하였으므로 여기서는 상세한 설명을 생략한다. 또한 상기 관통 전극(423)들 각각에는 그 상부와 하부에 비아 패드들(425, 427)이 제공될 수 있다. 이들은 상기 관통 전극(423)과 일체로 형성될 수도 있고, 또는 별개로 형성될 수도 있다. 또한, 상기 비아 패드들(425, 427)은 상기 관통 전극(423)과 동일한 물질로 이루어질 수도 있고 상이한 물질로 이루어질 수도 있다.
상기 기판(410)과 상기 인터포저(420)는 솔더 범프(440d)에 의하여 전기적으로 연결될 수 있다. 솔더 범프(440d)에 대해서는 도 4를 참조하여 상세하게 설명하였으므로 여기서는 상세한 설명을 생략한다.
상기 인터포저(420)의 상부에는 복수의 반도체 칩들(430a, 430b, 430c)이 적층될 수 있다. 상기 반도체 칩들(430a, 430b, 430c)은 각각 반도체 층(431a, 431b, 431c) 및 관통 전극(433a, 433b, 433c)을 포함한다. 여기서는 세 개의 반도체 칩들이 적층되는 예를 도시하였지만 이보다 더 적거나 더 많은 수의 반도체 칩들이 적층될 수도 있으며, 특별히 한정되지 않는다. 여기서는 하부에 위치한 반도체 칩부터 차례로 제 1 반도체 칩(430a), 제 2 반도체 칩(430b), 제 3 반도체 칩(430c)으로 명명한다. 상기 제 1 반도체 칩(430a), 제 2 반도체 칩(430b), 및 제 3 반도체 칩(430c)은 서로 동일한 반도체 칩일 수도 있고, 서로 상이한 반도체 칩일 수도 있다.
상기 반도체 층(431a, 431b, 431c)은 도 4의 반도체 기판(222)을 참조하여 상세하게 설명하였으므로, 여기서는 중복되는 설명을 생략한다.
상기 각 반도체 층(431a, 431b, 431c) 내에는 관통 전극들(433a, 433b, 433c)이 형성된다. 상기 각 관통 전극들(433a, 433b, 433c)은 절연층, 시드층 및 도전층이 순차적으로 형성될 수 있고, 이들에 관해서는 도 5를 참조하여 상세하게 설명하였으므로 여기서는 상세한 설명을 생략한다.
상기 관통 전극들(433a, 433b, 433c)의 상부와 하부에는 비아 패드들(435a, 437a, 435b, 437b, 435c, 437c)이 구비될 수 있다. 도 6에서는 각 관통 전극들(433a, 433b, 433c)의 상부에 위치한 비아 패드들(437a, 437b, 437c)은 반도체 층(431a, 431b, 431c) 내에 매립되고 각 관통 전극들(433a, 433b, 433c)의 하부에 위치한 비아 패드들(435a, 435b, 435c)은 반도체 층(431a, 431b, 431c) 밖으로 돌출된 것으로 도시되었지만 이들은 각각 독립적으로 반도체 층(431a, 431b, 431c) 내에 매립될 수도 있고 반도체 층(431a, 431b, 431c) 밖으로 돌출될 수도 있다.
상기 비아 패드들(435a, 437a, 435b, 437b, 435c, 437c)은 각각 전도성의 패드로서 예를 들면 금속 패드일 수 있다. 보다 구체적으로, 상기 비아 패드들(435a, 437a, 435b, 437b, 435c, 437c)은 예를 들면, 구리(Cu) 패드이거나 니켈(Ni) 패드이거나 니켈이 도금된 알루미늄(Al) 패드일 수 있다. 그러나, 여기에 한정되는 것은 아니다.
상기 비아 패드들(435a, 437a, 435b, 437b, 435c, 437c)은 대응되는 상기 관통 전극들(433a, 433b, 433c)과 일체로 형성될 수도 있고, 또는 별개로 형성될 수도 있다. 또한, 상기 비아 패드들(435a, 437a, 435b, 437b, 435c, 437c)은 대응되는 상기 관통 전극들(433a, 433b, 433c)과 동일한 물질로 이루어질 수도 있고 상이한 물질로 이루어질 수도 있다.
상기 인터포저(420)와 상기 제 1 반도체 칩(430a)은 솔더 범프(440a)에 의하여 전기적으로 연결될 수 있다. 또한 상기 제 1 반도체 칩(430a)과 상기 제 2 반도체 칩(430b)은 솔더 범프(440b)에 의하여 전기적으로 연결될 수 있다. 상기 제 2 반도체 칩(430b)과 상기 제 3 반도체 칩(430c)은 솔더 범프(440c)에 의하여 전기적으로 연결될 수 있다. 상기 솔더 범프들(440a, 440b, 440c)에 대해서는 도 4를 참조하여 상세하게 설명하였으므로 여기서는 상세한 설명을 생략한다.
상기 인터포저(420)와 상기 제 1 반도체 칩(430a)의 사이, 상기 제 1 반도체 칩(430a)과 상기 제 2 반도체 칩(430b)의 사이, 상기 제 2 반도체 칩(430b)과 상기 제 3 반도체 칩(430c)의 사이, 및/또는 상기 기판(410)과 상기 인터포저(420) 사이에는 비전도성 물질막(450a, 450b, 450c, 450d)이 제공될 수 있다. 상기 비전도성 물질막(450a, 450b, 450c, 450d)은 각각 위에서 설명한 비전도성 폴리머 막(NCF)일 수도 있고, 또는 위에서 설명한 비전도성 폴리머 페이스트(NCP)를 경화시킨 것일 수도 있다. 따라서, 중복되는 설명은 여기서 생략한다.
관통 전극이 형성된 반도체 칩들 중 최상부에 위치하는 상기 제 3 반도체 칩(430c)의 상부에는 최상부 층(460)이 제공될 수 있다. 상기 최상부 층(460)은 플립칩 실장된 다른 반도체 칩일 수도 있고, 실리콘 산화물 또는 실리콘 질화물과 같이 상기 제 3 반도체 칩(430c)을 보호하기 위한 보호층일 수도 있다.
도 7은 도 6의 VII로 표시된 부분을 부분 확대한 개념도이다.
도 7을 참조하면, 비전도성 물질막(450c)이 솔더 범프(440c)의 주위를 둘러싸고 있다. 위에서 설명한 바와 같이 상기 비전도성 물질막(450c)은 위에서 설명한 비전도성 폴리머 막(NCF)이거나 비전도성 폴리머 페이스트(NCP)가 경화된 것이므로 그 내부에는 아연 입자들이 분포하고 있다.
도 7의 그래프는 비전도성 물질막(450c) 내의 아연 입자의 분포를 위치에 따라 나타낸 개념적인 그래프이다. 본 그래프에서 보는 바와 같이 아연 입자의 농도는 위치에 따라 일정하지 않으며, 특히 상기 솔더 범프(440c)로부터의 거리에 의존하여 변화할 수 있다. 특히, 아연 입자의 농도는 상기 솔더 범프(440c)의 표면 근방에서는 0이거나 0에 가까울 수 있다. 아연 입자의 농도도 상기 솔더 범프(440c)의 표면으로부터의 거리가 증가할수록 증가할 수 있으며, 특히 벌크(bulk)의 아연 입자 농도(a0)에 점근적으로(asymptotically) 접근하면서 증가하게 된다.
특정한 이론에 의하여 한정되는 것은 아니지만, 이러한 아연 입자의 농도의 변화는 반도체 패키지(200, 300, 400)의 제조시에 아연 입자의 확산에 따른 결과일 수 있다. 이러한 경우 도 7에서 보는 바와 같이 솔더 범프(440c)의 표면에 가까워질수록 아연 입자의 농도 변화의 구배(gradient)는 점점 증가할 수 있다.
도 7에서는 솔더 범프(440c)로부터의 거리가 멀어짐에 따라 아연 입자의 농도가 벌크의 아연 입자 농도(a0)에 점근적으로(asymptotically) 접근하는 것으로 도시하였는데, 이는 해당 방향으로 다른 솔더 범프(440c)가 존재하지 않는 것을 가정한 것이다. 따라서, 인접한 두 솔더 범프들 사이의 거리가 짧다면, 한 솔더 범프로부터의 거리가 멀어짐에 따라 아연 입자의 농도가 증가하다가 이웃하는 솔더 범프에 접근함에 따라 아연 입자의 농도가 감소하게 될 수도 있다.
상기 아연 입자가 상기 솔더 범프(440c)의 내부로 확산됨에 따라 상기 솔더 범프(440c) 내에는 금속간 화합물(intermetallic compound, IMC)의 성장이 억제될 수 있다. 보다 구체적으로, 주석계 솔더 범프와 구리 패드를 사용하여 이들을 접합하는 경우, Cu3Sn, Cu6Sn5와 같은 금속간 화합물의 성장이 아연에 의하여 억제될 수 있다. 다시 말해, 솔더 범프로 확산된 아연이 반응에 참가하여 아연이 포함된 금속간 화합물을 형성함으로써 Cu3Sn, Cu6Sn5와 같은 금속간 화합물의 생성이 감소하게 된다. 그 결과 커캔달 보이드(Kirkendall void)의 형성이 억제되기 때문에 우수한 전기적 접속 특성 및 높은 신뢰성이 확보될 수 있다.
이하, 구체적인 실험예 및 비교예를 가지고 본 발명의 구성 및 효과를 보다 상세히 설명하지만, 이들 실험예는 단지 본 발명을 보다 명확하게 이해시키기 위한 것일 뿐 본 발명의 범위를 한정하고자 하는 것은 아니다.
실험예들로서 약 500 Pa·s의 최저 점도를 갖고 플럭스제를 함유하는 NCF에 아연 입자를 1 중량%, 5 중량%, 및 10 중량%의 함량이 되도록 각각 첨가하였다. 그런 다음, 솔더 범프에 적용하고 약 150 ℃로 에이징(aging)하면서 Cu3Sn 금속간 화합물의 생성 정도를 그의 생성 높이로서 정량화하였다.
또한, 비교예로서 아연 입자를 첨가하지 않은 NCF에 대하여도 동일한 방법으로 Cu3Sn 금속간 화합물의 생성 정도를 정량화하였다.
각 실험예와 비교예에 대하여 그 결과들을 정리하여 도 8의 그래프를 그렸다.
도 8을 참조하면 에이징 시간이 경과함에 따라 Cu3Sn IMC의 생성 높이의 차이가 점점 증가하였다. 특히, 아연 입자를 첨가한 실험예들 사이의 차이보다 아연 입자를 첨가하지 않은 비교예와 아연 입자를 첨가한 실험예들 사이의 차이가 더 크게 나타났다. 따라서, 아연 입자의 첨가에 의하여 IMC의 생성이 유의미하게 억제되는 것을 알 수 있다.
나아가, 아연 입자를 첨가한 실험예들에 있어서 아연 입자의 함량이 증가함에 따라 아연 입자가 첨가되지 않은 비교예와의 차이가 더 커지는 것을 알 수 있다. 다시 말해, 아연 입자의 함량이 증가할수록 IMC의 생성이 더 잘 억제되는 것을 알 수 있다.
도 9 내지 도 12는 본 발명의 일 실시예에 따라 반도체 패키지를 제조하기 위한 방법을 순서에 따라 나타낸 개략도들이다.
도 9를 참조하면, 상면에 다수의 반도체 소자들이 형성된 웨이퍼(501)가 제공된다. 상기 웨이퍼(501)는 스크라이브 레인(503)에 의하여 구분된 다수의 반도체 다이들을 포함한다.
그런 다음 상기 웨이퍼(501)의 위에 비전도성 폴리머 막(110)을 부착한다. 도 1을 참고하여 설명한 바와 같이 상기 비전도성 폴리머 막(110)의 양면에는 이형 필름이 구비되어 있을 수 있으며, 도 9에서는 한 쪽의 이형 필름이 제거되고 반대쪽 이형 필름(101a)이 남아 있는 모습이 도시된다.
도 10은 도 9의 X-X 선을 따라 절개한 모습을 나타낸 측단면도이다. 도 10을 참조하면, 반도체 기판(511)에 관통 전극(513)이 형성되어 있다. 상기 관통 전극(513)의 상부에는 필라(515)가 구비되고, 상기 필라(515)의 상면에 솔더 범프(517)가 제공된다.
상기 관통 전극(513)은 도 5를 참조하여 설명하였으므로 여기서는 상세한 설명을 생략한다. 상기 필라(515)는 상기 관통 전극(513)과 일체로 형성될 수도 있고 별도로 형성될 수도 있다.
상기 필라(515)가 구리(Cu)로 형성되고 상기 솔더 범프(517)가 주석(Sn)을 주성분으로 하여 형성되는 경우, 열을 가하면 구리와 주석이 반응하여 Cu3Sn, Cu6Sn5 등과 같은 금속간 화합물이 형성되게 된다. 또, 니켈 도금막이나 니켈 패드 등이 구리 필라와 솔더 범프 사이에 개재되는 경우 (Cu, Ni)6Sn5와 같은 금속간 화합물이 형성될 수 있다. 이와 같은 금속간 화합물로 인해 커캔달 보이드의 형성이 조장될 수 있기 때문에 가능한 한 금속간 화합물의 생성을 억제하는 것이 필요할 수 있다.
그런 다음, 스크라이브 레인(503)을 따라 다이싱하여 개편화(individualization)할 수 있다.
도 10에서는 비전도성 폴리머 막(NCF) 형태의 비전도성 물질막을 사용하는 예를 도시하였지만 비전도성 폴리머 페이스트(NCP) 형태의 비전도성 물질도 사용될 수 있다. 비전도성 폴리머 페이스트(NCP)를 사용하는 경우, 통상의 기술자는 패턴이 형성된 마스크를 이용하여 원하는 위치에 비전도성 폴리머 페이스트(NCP)를 도포한 후 열과 압력을 가함으로써 이를 경화시킬 수 있음을 이해할 것이다.
상기 솔더 범프(517)는 이를 형성하고부터 그 위에 비전도성 폴리머 막(NCF)(110) 또는 비전도성 폴리머 페이스트(NCP)를 형성할 때까지 표면에 자연 산화막이 형성될 수 있다. 이러한 자연 산화막은 저항을 증가시킬 뿐만 아니라 추후 설명하는 아연 입자의 확산을 방해하는 요소로서 작용할 수 있기 때문에 제거하는 것이 필요할 수 있다.
위에서 설명한 바와 같이 상기 비전도성 폴리머 막(NCF)(110) 또는 비전도성 폴리머 페이스트(NCP) 내에는 플럭스제(fluxing agent)가 포함되어 있기 때문에, 상기 플럭스제에 의하여 이러한 자연 산화막이 제거될 수 있다.
도 11을 참조하면, 개편화된 각 반도체 다이에 대하여 이형 필름(101a)을 제거한 후, 예를 들면, 다른 웨이퍼와 같은 기판(520) 위에 부착한다. 상기 기판(520)은 웨이퍼 등과 같은 반도체 기판일 수도 있고, 인쇄회로 기판일 수도 있다. 상기 기판(520)은 기저부(521) 및 상기 솔더 범프들(517)에 대응되는 접속 패드들(523)을 포함할 수 있다.
도 11에 나타낸 바와 같이 개편화된 반도체 다이들에 열과 압력을 가할 수 있다. 이와 같이 열과 압력을 가함으로써 상기 솔더 범프(517)가 상기 접속 패드(523)에 결합될 수 있다. 이 때, 열과 압력을 가함에 따라 솔더 범프(517)의 적어도 일부가 용융되어 액상이 될 수 있는데, 이 때 상기 비전도성 폴리머 막(110) 내에 분포하고 있던 아연 입자가 상기 솔더 범프(517)의 용융된 부분으로 확산되어 들어오게 된다. 다시 말해, 아연 입자가 솔더 범프(517)의 용융된 부분 내부로 확산되기 때문에 솔더 범프(517)의 표면에 가까울수록 아연 입자의 농도는 감소할 수 있다.
또한, 확산되어 솔더 범프(517) 내부로 들어온 아연 입자는 금속들의 화학 반응에 참가하여 주석(Sn)과 금속간 화합물을 형성하게 된다. 이에 따라, 주석과 구리 사이의 금속간 화합물의 형성이 억제되고, 그 결과 커캔달 보이드의 형성도 억제될 수 있다. 커캔달 보이드의 형성이 억제되기 때문에 솔더 범프(517)에 의한 전기적 접속의 신뢰도가 향상되고 전기적 접속 특성도 우수하게 된다.
도 11에서는 반도체 기판(511)이 다이싱된 반도체 칩이 하나씩 기판(520) 위에 부착된 것을 도시하였지만, 통상의 기술자는 상기 반도체 칩들이 복수개 적층될 수 있음을 이해할 것이다.
도 12를 참조하면 상기 기판(520)을 적절히 다이싱하여 개별 반도체 패키지로 분리할 수 있다. 필요에 따라 상기 반도체 패키지는 외부의 열, 충격, 습도 등으로부터 보호하기 위하여 봉지 물질로 감싸는 봉지 공정을 더 거칠 수도 있다.
도 13은 본 발명의 기술적 사상에 의한 반도체 패키지를 포함하는 메모리 모듈(1000)의 평면도이다.
구체적으로, 메모리 모듈(1000)은 인쇄회로 기판(1100) 및 복수의 반도체 패키지(1200)를 포함할 수 있다.
복수의 반도체 패키지(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지이거나 이를 포함할 수 있다. 특히, 복수의 반도체 패키지(1200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 패키지들 중에서 선택되는 적어도 하나의 반도체 패키지를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(1200)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(1200)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 외부로부터의 신호들을 복수의 반도체 패키지(1200)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다.
도 14는 본 발명의 기술적 사상에 의한 반도체 패키지를 포함하는 메모리 카드(2000)의 개략도이다.
구체적으로, 메모리 카드(2000)는 제어기(2100)와 메모리(2200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(2100)에서 명령을 내리면, 메모리(2200)는 데이터를 전송할 수 있다.
메모리(2200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지를 포함할 수 있다. 특히, 메모리(2200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지들 중에서 선택되는 적어도 하나의 반도체 패키지의 구조를 포함할 수 있다.
메모리 카드(2000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등과 같은 다양한 메모리 카드를 구성할 수 있다.
도 15는 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 메모리 장치(3200)의 일 예를 도시한 블록도이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(3200)는 메모리 모듈(3210)을 포함한다. 상기 메모리 모듈(3210)은 상술된 실시예들에 개시된 반도체 패키지들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 메모리 모듈(3210)은 다른 형태의 반도체 기억 소자(예를 들면, 비휘발성 기억 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 장치(3200)는 호스트(Host)와 상기 메모리 모듈(3210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(3220)를 포함할 수 있다.
상기 메모리 컨트롤러(3220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(3222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(3220)는 상기 프로세싱 유닛(3222)의 동작 메모리로써 사용되는 에스램(3221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(3220)는 호스트 인터페이스(3223), 메모리 인터페이스(3225)를 더 포함할 수 있다. 상기 호스트 인터페이스(3223)는 메모리 장치(3200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(3225)는 상기 메모리 컨트롤러(3220)와 상기 기억 장치(3210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(3220)는 에러 정정 블록(3224, ECC)을 더 포함할 수 있다. 상기 에러 정정 블록(3224)은 상기 메모리 모듈(3210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 장치(3200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 장치(3200)는 컴퓨터 시스템의 하드디스크를 대체할 수 있는 솔리드 스테이트 드라이브(SSD, Solid State Drive)로도 구현될 수 있다.
도 16은 본 발명의 기술적 사상에 따른 반도체 패키지를 포함하는 전자 시스템(4100)의 일 예를 도시한 블록도이다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(4100)은 컨트롤러(4110), 입출력 장치(4120, I/O), 메모리 장치(4130, memory device), 인터페이스(4140) 및 버스(4150, bus)를 포함할 수 있다. 상기 컨트롤러(4110), 입출력 장치(4120), 메모리 장치(4130) 및/또는 인터페이스(4140)는 상기 버스(4150)를 통하여 서로 결합될 수 있다. 상기 버스(4150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(4110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(4120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 메모리 장치(4130)는 데이터 및/또는 커맨드 등을 저장할 수 있다. 상기 메모리 장치(4130)는 상술된 실시예들에 개시된 반도체 패키지들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 메모리 장치(4130)는 다른 형태의 반도체 메모리 소자(예를 들면, 비휘발성 메모리 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(4140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(4140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(4140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(4100)은 상기 컨트롤러(4110)의 동작을 향상시키기 위한 동작 메모리 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(4100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 17은 본 발명의 실시예에 따른 전자 장치를 포함하는 서버 시스템에 대한 네트워크 구현 예를 나타내는 블록도이다.
도 17을 참조하면, 본 발명의 실시 예에 따른 네트워크 시스템(5000)은 네트워크(5200)를 통해 연결되는 서버 시스템(5100) 및 다수의 터미널(5300, 5400, 5500)들을 포함할 수 있다. 본 발명의 실시 예에 따른 서버 시스템(5100)은 네트워크(5200)에 연결되는 다수의 터미널(5300, 5400, 5500)들로부터 수신되는 요청을 처리하는 서버(5110) 및 터미널(5300, 5400, 5500)들로부터 수신되는 요청에 대응되는 데이터를 저장하는 전자 장치(5120)를 포함할 수 있다. 이때, 전자 장치(5120)는 예를 들면 도 4 내지 도 6에 도시된 본 발명의 실시예에 따른 반도체 패키지가 적용될 수 있다. 전자 장치(5120)는 예를 들면, 솔리드 스테이트 디스크(SSD)일 수 있다.
한편, 상기에서 설명된 본 발명에 따른 전자 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 예를 들면, 본 발명에 따른 전자 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic MetricQuad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
본 발명은 반도체 산업에 유용하게 응용될 수 있다.
100: 비전도성 폴리머 막
101a, 101b: 이형 필름
110: 비전도성 폴리머 기재
112: 아연 입자
114: 비전도성 폴리머 수지층
210, 310, 410: 기판
214, 216, 224, 234, 314, 316, 326, 344, 414, 416: 접속 패드
220, 320, 230, 340, 430a, 430b, 430c: 반도체 칩
222, 232: 반도체 기판
226: 본딩 와이어
236, 330a, 330b, 290, 390, 440a, 440b, 440c, 440d, 490: 솔더 범프
250, 350a, 350b, 450a, 450b, 450c, 450d: 비전도성 물질막
321, 431a, 431b, 431c: 반도체 층
322, 423, 433a, 433b, 433c: 관통 전극
323, 324, 425, 427, 435a, 437a, 435b, 437b, 435c, 437c: 비아 패드
325: 배선층
342: 반도체 기판
420: 인터포저

Claims (20)

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  7. 제 1 전극 단자를 포함하는 제 1 기판;
    상기 제 1 전극 단자와 마주하는 제 2 전극 단자를 포함하는 제 2 기판; 및
    평균 입경이 1 nm 내지 200 nm인 아연(Zn) 입자를 함유하고, 상기 제 1 기판과 상기 제 2 기판 사이에 개재되는 비전도성 물질막;
    을 포함하고,
    상기 비전도성 물질막 내에서, 상기 제 1 전극 단자로부터 제 1 거리 이격된 곳의 상기 아연 입자의 농도는 상기 제 1 전극 단자로부터 상기 제 1 거리보다 큰 제 2 거리 이격된 곳의 상기 아연 입자의 농도보다 낮은 반도체 패키지.
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  10. 제 7 항에 있어서,
    상기 비전도성 물질막 내에서 상기 아연 입자의 농도는 상기 제 1 전극 단자에 가까워짐에 따라 감소하는 것을 특징으로 하는 반도체 패키지.
  11. 제 7 항에 있어서,
    상기 제 1 전극 단자와 상기 제 2 전극 단자는 솔더 범프에 의하여 전기적으로 연결되고,
    상기 솔더 범프는 금속간 화합물(intermetallic compound, IMC)을 포함하고,
    상기 금속간 화합물의 적어도 일부는 아연을 포함하고,
    상기 금속간 화합물의 적어도 일부는 주석(Sn)과 아연의 금속간 화합물을 포함하는된 것을 특징으로 하는 반도체 패키지.
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  20. 제어부;
    데이터를 입력 또는 출력할 수 있는 입출력부;
    데이터를 저장할 수 있는 메모리부;
    외부 장치와 데이터를 전송할 수 있는 인터페이스부; 및
    상기 제어부, 입출력부, 메모리부 및 인터페이스부를 서로 통신 가능하도록 연결하는 버스;
    를 포함하는 전자 시스템으로서,
    상기 제어부 및 상기 메모리부 중의 적어도 하나가 제 7 항의 반도체 패키지를 포함하는 것을 특징으로 하는 전자 시스템.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103492112B (zh) * 2012-04-16 2016-08-17 株式会社谷黑组 焊接装置、焊接方法以及所制造的基板及电子部件
US9859202B2 (en) * 2015-06-24 2018-01-02 Dyi-chung Hu Spacer connector
US20180166419A1 (en) * 2016-12-12 2018-06-14 Nanya Technology Corporation Semiconductor package
US10991656B2 (en) * 2019-06-19 2021-04-27 Advanced Semiconductor Engineering, Inc. Semiconductor device package
KR20210057870A (ko) * 2019-11-12 2021-05-24 삼성전자주식회사 반도체 패키지 및 그 제조방법
US11842982B2 (en) 2020-11-02 2023-12-12 Samsung Electronics Co., Ltd. Semiconductor package with curing layer between semiconductor chips
KR20230019692A (ko) * 2021-08-02 2023-02-09 삼성전자주식회사 칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100061734A1 (en) * 2008-09-05 2010-03-11 Knapp David J Optical communication device, method and system
US20130193464A1 (en) * 2012-01-03 2013-08-01 Seok Hun BAE Light emitting device, light emitting device package and light emitting module

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5667884A (en) * 1993-04-12 1997-09-16 Bolger; Justin C. Area bonding conductive adhesive preforms
JPH10501273A (ja) * 1994-05-26 1998-02-03 ミネソタ・マイニング・アンド・マニュファクチュアリング・カンパニー 押出可能な剥離被膜
JPH10233444A (ja) 1997-02-19 1998-09-02 Mitsubishi Electric Corp 半導体装置の製造方法
US6093635A (en) 1997-12-18 2000-07-25 Advanced Micro Devices, Inc. High integrity borderless vias with HSQ gap filled patterned conductive layers
JP2000277611A (ja) 1999-03-26 2000-10-06 Sony Corp 半導体装置の製造方法
US6270363B1 (en) * 1999-05-18 2001-08-07 International Business Machines Corporation Z-axis compressible polymer with fine metal matrix suspension
TW574752B (en) * 2000-12-25 2004-02-01 Hitachi Ltd Semiconductor module
JP2003224163A (ja) 2002-01-28 2003-08-08 Mitsubishi Electric Corp フリップチップの実装構造
JP5204365B2 (ja) * 2003-02-06 2013-06-05 住友電気工業株式会社 異方性導電塗料及びそれを用いてなる異方性導電膜
US20040183434A1 (en) * 2003-03-21 2004-09-23 Yeh Yao Tsung Electroluminescent element with double-sided luminous surface and process for fabricating the same
WO2004086837A1 (ja) * 2003-03-25 2004-10-07 Shin-Etsu Polymer Co., Ltd. 電磁波ノイズ抑制体、電磁波ノイズ抑制機能付物品、およびそれらの製造方法
KR20050092861A (ko) 2004-03-17 2005-09-23 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
KR20050096636A (ko) 2004-03-31 2005-10-06 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법
US7218506B2 (en) * 2004-03-31 2007-05-15 Tdk Corporation Electrolytic capacitor and method of manufacturing the same
KR100613391B1 (ko) 2004-12-29 2006-08-17 동부일렉트로닉스 주식회사 반도체 소자의 금속 증착 방법
US7025607B1 (en) * 2005-01-10 2006-04-11 Endicott Interconnect Technologies, Inc. Capacitor material with metal component for use in circuitized substrates, circuitized substrate utilizing same, method of making said circuitized substrate, and information handling system utilizing said circuitized substrate
KR20060097308A (ko) 2005-03-05 2006-09-14 삼성전자주식회사 실장용 솔더를 구비하는 반도체 패키지
KR100672731B1 (ko) 2005-10-04 2007-01-24 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법
KR100708529B1 (ko) 2005-12-14 2007-04-16 동부일렉트로닉스 주식회사 구리 배선 증착 방법 및 장치
KR101147529B1 (ko) 2005-12-21 2012-05-21 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
KR100718169B1 (ko) 2006-01-12 2007-05-15 한국과학기술원 니켈 표면 처리된 전자부품과 무전해 니켈 표면 처리된전자부품의 접합방법
US20070179232A1 (en) * 2006-01-30 2007-08-02 National Starch And Chemical Investment Holding Corporation Thermal Interface Material
KR100761596B1 (ko) 2006-02-27 2007-09-27 엘에스전선 주식회사 돌기형 전극을 구비한 반도체 디바이스 및 이를 이용한반도체 패키지
JP5235687B2 (ja) * 2006-03-10 2013-07-10 リッテルフューズ，インコーポレイティド 無線ｉｃタグにおける静電放電の抑制方法
TWI366418B (en) * 2006-05-12 2012-06-11 Ind Tech Res Inst Substrate structures for display application and fabrication method thereof
KR100791596B1 (ko) 2006-06-30 2008-01-03 주식회사 케이티프리텔 콘텐트의 보안 권한 설정 방법, 그 콘텐트를 구동하는 무선인터넷 플랫폼 및 그 콘텐트 구동 방법
US8143722B2 (en) 2006-10-05 2012-03-27 Flipchip International, Llc Wafer-level interconnect for high mechanical reliability applications
US20080254619A1 (en) 2007-04-14 2008-10-16 Tsang-Jung Lin Method of fabricating a semiconductor device
US20080315374A1 (en) * 2007-06-25 2008-12-25 Sung Soo Kim Integrated circuit package-in-package system with magnetic film
JP2009099669A (ja) 2007-10-15 2009-05-07 Nec Corp 電子部品の実装構造および実装方法
US7892883B2 (en) * 2008-05-30 2011-02-22 Intel Corporation Clipless integrated heat spreader process and materials
DE102008026133B4 (de) 2008-05-30 2013-02-07 Advanced Micro Devices, Inc. Verfahren zum Verringern der Metallunregelmäßigkeiten in komplexen Metallisierungssystemen von Halbleiterbauelementen
WO2010003138A1 (en) * 2008-07-03 2010-01-07 Ajjer Llc Novel electrochromic materials, devices and applications of the same
KR20110001155A (ko) 2009-06-29 2011-01-06 주식회사 하이닉스반도체 반도체 패키지의 제조방법
US8525139B2 (en) 2009-10-27 2013-09-03 Lam Research Corporation Method and apparatus of halogen removal
US8299633B2 (en) 2009-12-21 2012-10-30 Advanced Micro Devices, Inc. Semiconductor chip device with solder diffusion protection
KR101115526B1 (ko) 2010-01-25 2012-02-27 전자부품연구원 관통 실리콘 비아 제조 방법
KR101119839B1 (ko) 2010-05-23 2012-02-28 주식회사 네패스 범프 구조물 및 그 제조 방법
KR20120054994A (ko) 2010-11-22 2012-05-31 에스케이하이닉스 주식회사 반도체 소자의 제조방법
KR101745728B1 (ko) 2011-06-03 2017-06-09 한국과학기술원 반도체칩의 삼차원 적층 방법
KR101969334B1 (ko) * 2011-11-16 2019-04-17 엘지이노텍 주식회사 발광 소자 및 이를 구비한 발광 장치
CN103137501A (zh) * 2011-11-28 2013-06-05 日东电工株式会社 半导体装置的制造方法
CN103165474A (zh) * 2011-12-16 2013-06-19 日东电工株式会社 半导体装置的制造方法
KR20130123720A (ko) * 2012-05-03 2013-11-13 에스케이하이닉스 주식회사 반도체 칩과 이를 갖는 반도체 패키지 및 이를 이용한 적층 반도체 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100061734A1 (en) * 2008-09-05 2010-03-11 Knapp David J Optical communication device, method and system
US20130193464A1 (en) * 2012-01-03 2013-08-01 Seok Hun BAE Light emitting device, light emitting device package and light emitting module

Also Published As

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