JP2010283136A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2010283136A
JP2010283136A JP2009135118A JP2009135118A JP2010283136A JP 2010283136 A JP2010283136 A JP 2010283136A JP 2009135118 A JP2009135118 A JP 2009135118A JP 2009135118 A JP2009135118 A JP 2009135118A JP 2010283136 A JP2010283136 A JP 2010283136A
Authority
JP
Japan
Prior art keywords
film
wiring
gas
plasma
sioc
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009135118A
Other languages
English (en)
Other versions
JP5238615B2 (ja
Inventor
Hideaki Masuda
秀顯 増田
Katsura Watanabe
桂 渡邉
Kenichi Otsuka
賢一 大塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009135118A priority Critical patent/JP5238615B2/ja
Priority to US12/726,138 priority patent/US20100311240A1/en
Publication of JP2010283136A publication Critical patent/JP2010283136A/ja
Application granted granted Critical
Publication of JP5238615B2 publication Critical patent/JP5238615B2/ja
Priority to US13/948,327 priority patent/US8993440B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02697—Forming conducting materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3148—Silicon Carbide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Physical Vapour Deposition (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

【課題】配線表面の酸化膜を除去する際の低誘電率絶縁膜の変質を抑える半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０上のＳｉＯＣ膜１１表面に配線１２を形成する工程と、配線１２が表面に形成されたＳｉＯＣ膜１１を希ガス、又は希ガスとＮ２ガスの混合ガスを含むプラズマに曝してＳｉＯＣ膜１１表面に緻密層１４を形成する工程と、緻密層１４が形成された後に、配線１２の表面に形成された酸化膜１３を除去する工程と、酸化膜１３が除去された配線１２、及び緻密層１４上に絶縁膜としての拡散防止膜１５を形成する工程と、を含み、酸化膜１３を除去する工程から拡散防止膜１５を形成する工程までが、大気に暴露されることなく行われる。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関する。
近年、半導体装置の高性能化のために配線抵抗と配線間容量を低減する技術が開発され、配線抵抗を低減する技術として、ダマシンプロセスによるＣｕ配線の形成方法がある。また、配線間容量を低減する技術として、Ｃｕ配線の周囲に形成される絶縁膜の低誘電率化が有効である。特に、低誘電率を有する絶縁膜として、微細な空孔を膜中に有するＳｉＯＣ膜等の多孔性絶縁膜が知られている。
この多孔性絶縁膜は、誘電率を低減させるために膜密度を減少させているため、例えば、多孔性絶縁膜の表面にＣｕ配線を埋め込み形成するＣＭＰ（Chemical Mechanical Polishing）処理の後、露出したＣｕ配線表面に形成された酸化膜をプラズマ処理によって除去する際における、多孔性絶縁膜の変質が顕著であった。
そこで従来の技術として、ＳｉＯＣ膜表面に導電膜を埋め込む処理の後、露出した導電膜の表面に形成された酸化膜を、Ｈ２を主成分とした還元性ガスを用いた熱還元処理と還元性ガスを含むプラズマ処理とを併用することによって除去する半導体装置の製造方法が提案されている（例えば、特許文献１参照。）。
この半導体装置の製造方法によると、Ｈ２を主成分とした還元性ガスを用いた熱還元処理後に、ＮＨ３とＮ２の還元性ガスを含むプラズマ処理が行われることから、上記熱還元処理による熱量の増加によってＳｉＯＣ膜や導電膜にダメージを与えるほどに熱還元処理を行う必要がないので、ＳｉＯＣ膜の変質を抑えることができるとしている。
しかし、還元性ガスを含むプラズマ処理による還元反応は、導電膜の表面と同時にＳｉＯＣ膜に作用し、Ｓｉ―Ｏ―Ｓｉ結合、及びＳｉ−ＣＨ３結合を分断し、Ｓｉ−Ｈ、Ｓｉ−ＯＨを多く形成する変質がＳｉＯＣ膜に発生するので、導電膜に含まれるＣｕの拡散を防止する拡散防止膜とＳｉＯＣ膜の密着性不良、配線間容量及びリーク電流の増大等が発生するという問題がある。
特開２００７−６７１３２号公報
本発明の目的は、配線表面の酸化膜を除去する際の低誘電率絶縁膜の変質を抑える半導体装置の製造方法を提供することにある。
本発明の一態様は、半導体基板上のＳｉＯＣ膜表面に配線を形成する工程と、前記配線が表面に形成された前記ＳｉＯＣ膜を希ガス、又は希ガスとＮ２ガスの混合ガスを含むプラズマに曝して前記ＳｉＯＣ膜表面に緻密層を形成する工程と、前記緻密層が形成された後に、前記配線の表面に形成された酸化膜を除去する工程と、前記酸化膜が除去された前記配線、及び前記緻密層上に絶縁膜を形成する工程と、を含み、前記酸化膜を除去する工程から前記絶縁膜を形成する工程までが、大気に暴露されることなく行われる半導体装置の製造方法を提供する。
本発明によれば、配線表面の酸化膜を除去する際の低誘電率絶縁膜の変質を抑えることができる。
図１は、本発明の実施の形態に係る被処理体の要部断面図である。 図２は、本発明の実施の形態に係る半導体装置の製造方法において用いられるＰＥＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition）装置の要部断面図である。 図３（ａ）〜（ｅ）は、本発明の実施の形態に係る半導体装置の製造方法の工程を示す要部断面図である。 図４（ａ）〜（ｃ）は、実施例に係る被処理体の要部断面図である。 図５（ａ）及び（ｂ）は、比較例に係る被処理体の要部断面図である。 図６は、比誘電率に関するグラフである。 図７は、緻密層を含むＳｉＯＣ膜表面からの深さとＣ濃度に関するグラフである。
[実施の形態]
本発明の実施の形態に係る半導体装置の製造方法の一例を図面を参照して説明する。まず、被処理体を準備する。
図１は、その被処理体の要部断面図である。この被処理体１は、例えば、図１に示すように、Ｓｉを主成分とするＳｉ系基板からなる半導体基板１０と、半導体基板１０上に形成された多孔性絶縁膜であるＳｉＯＣ膜１１と、ＳｉＯＣ膜１１の表面に露出し、Ｃｕを主成分とするＣｕ配線である配線１２と、を備えて概略構成されている。なお、ここでは図示を省略したが、半導体基板１０にはトランジスタ等の半導体素子が形成され、ＳｉＯＣ膜１１には配線１２を半導体素子に電気的に接続するためのプラグ等が形成されている。また、配線１２の周囲には、配線１２に含まれるＣｕのＳｉＯＣ膜１１中への拡散を防止するためのバリアメタル膜が形成されている。
より具体的には、まず上記の半導体基板１０上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法によってＳｉＯＣ膜１１を形成する。続いて、ＳｉＯＣ膜１１に、例えば、フォトリソグラフィ法及びＲＩＥ（Reactive Ion Etching）法によって配線を形成するための溝を形成し、この溝に、例えばメッキ法によって金属膜を埋め込む。続いて、ＣＭＰ法によってＳｉＯＣ膜１１上に形成された金属膜を除去して、ＳｉＯＣ膜１１の表面に配線１２が形成された被処理体１を得る。
ここで、酸化膜１３は、例えば、ＣＭＰ処理等によってＳｉＯＣ膜１１の表面に配線１２を埋め込み形成した後に、大気に暴露されることによって、配線１２の露出した表面の酸化によって形成された膜である。
図２は、本発明の実施の形態に係る半導体装置の製造方法に用いられるＰＥＣＶＤ装置の要部断面図である。被処理体１は、このＰＥＣＶＤ装置２の処理チャンバ２０内にて後述する各工程が行われる。
ＰＥＣＶＤ装置２は、例えば、図２に示すように、処理チャンバ２０と、ガス流入口兼上部電極２２と、ヒーター兼下部電極２３と、を備えて概略構成されている。
次に、この処理チャンバ２０の内壁２１に、保護膜としてＳｉＣＮ膜を形成する。
具体的には、被処理体１を処理チャンバ２０内に入れない状態で、ガス流入口兼上部電極２２から３ＭＳ（Tri-Methyl-Silane）／ＮＨ３／Ｎ２混合ガスを処理チャンバ２０内に導入し、処理チャンバ２０内の圧力を７Torrに維持する。この３ＭＳ、ＮＨ３及びＮ２ガスの供給速度は、それぞれ４００sccm、２００sccm及び２０００sccmである。続いて、ガス流入口兼上部電極２２及びヒーター兼下部電極２３間に、６００Ｗ、１３．５６ＭＨｚの高周波電力を印加することによって処理チャンバ２０内に３ＭＳ／ＮＨ３／Ｎ２プラズマを発生させ、処理チャンバ２０の内壁２１にＳｉＣＮ膜を形成する。
なお、処理チャンバ２０の内壁２１に形成される保護膜としては、ＳｉＣＮ膜の代わりに、例えば、ＳｉＮ膜、ＳｉＣ膜及びＢＮ膜のうち少なくとも１つを含む絶縁膜等であっても良い。
次に、被処理体１を上記のＰＥＣＶＤ装置２のヒーター兼下部電極２３の上に載せ、処理チャンバ２０内を所定の雰囲気としての高真空状態にする。
図３（ａ）〜（ｅ）は、本発明の実施の形態に係る半導体装置の製造方法の工程を示す要部断面図である。
次に、図３（ａ）に示すように、ヒーター兼下部電極２３によって被処理体１を加熱する。
次に、図３（ｂ）に示すように、被処理体１を希ガス、又は希ガスとＮ２ガスの混合ガスを含むプラズマに曝してＳｉＯＣ膜１１表面に緻密層１４を形成する。
具体的には、ガス流入口兼上部電極２２から希ガスとしてＡｒガスを処理チャンバ２０内に導入し、ガス流入口兼上部電極２２及びヒーター兼下部電極２３間に高周波電力を印加することによって処理チャンバ２０内にＡｒプラズマを発生させ、発生したＡｒプラズマに被処理体１を５秒間曝す。ＳｉＯＣ膜１１は、Ａｒプラズマに曝されることによって、緻密層１４が表面に形成される。続いて、高周波電力の供給とＡｒガスの導入を停止する。
ここで、緻密層１４は、Ａｒプラズマによって発生したＡｒイオンが、ＳｉＯＣ膜１１の表面に衝突することによってＳｉＯＣ膜１１の表面が緻密化されるとともに、Ａｒプラズマによって内壁２１の保護膜であるＳｉＣＮ膜がスパッタされ、スパッタされたＳｉＣＮが、ＳｉＯＣ膜１１の表面に付着することにより形成される。緻密層１４は、後述する酸化膜１３を除去する工程に用いられるＮＨ３／Ｎ２プラズマによって発生したＮＨ３イオン及びラジカル成分のＳｉＯＣ膜１１中への進入を阻害する。また、緻密層１４の好ましい厚さは２０ｎｍ以下、より好ましくは３〜１０ｎｍである。
なお、上記のプラズマに曝す工程で用いる希ガスは、Ｈｅ、Ａｒ、Ｎｅ及びＸｅのうち少なくとも１種のガスを含むガスであれば良い。また、Ｃｕ配線の場合、後述する拡散防止膜１５としてＳｉＮ膜又はＳｉＣＮ膜を用いるときは、Ｃｕ配線と拡散防止膜１５との密着性の観点からＳｉＯＣ膜１１の緻密化処理と同時に、このＣｕ配線の表面の窒化を行えるＮ２ガスを含むプラズマ処理が望ましい。
次に、図３（ｃ）に示すように、配線１２の表面に形成された酸化膜１３を除去する。
具体的には、ガス流入口兼上部電極２２からＮＨ３／Ｎ２混合ガスを処理チャンバ２０内に導入し、ガス流入口兼上部電極２２及びヒーター兼下部電極２３間に高周波電力を印加することによって処理チャンバ２０内にＮＨ３／Ｎ２プラズマを発生させる。酸化膜１３は、このＮＨ３／Ｎ２プラズマによる還元反応によって除去される。
なお、酸化膜１３を除去する工程は、プラズマ又は加熱により活性化されたＮＨ３、Ｈ２及びＣＯのうち少なくとも１種を含むガスに曝す工程でも良い。加熱の温度は、例えば、１５０〜４００℃である。酸化膜１３の除去が可能な処理であれば、上記の例に限定されず、例えば、ＮＨ３ガスの代わりとしてＨ２又はＣＯ等の還元性ガスと、Ｈｅ、Ｎｅ、Ｘｅ等の希ガスからなる混合ガスでも良い。さらに、酸化膜１３の除去が可能であれば、処理チャンバ２０の外でプラズマ放電し、活性化された還元性ガスフロー処理でも良く、また活性化されていない還元性ガスフロー処理でも良い。
次に、図３（ｄ）に示すように、ヒーター兼下部電極２３によって被処理体１を加熱する。
次に、図３（ｅ）に示すように、酸化膜１３が除去された配線１２、及び緻密層１４上に絶縁膜として拡散防止膜１５を形成する。
具体的には、この拡散防止膜１５を形成する工程は、上記の内壁２１にＳｉＣＮ膜を形成する工程で用いた条件と同一の条件で処理チャンバ２０内に３ＭＳ／ＮＨ３／Ｎ２プラズマを発生させ、ＳｉＣＮ膜からなる拡散防止膜１５を形成する。ここで、先に配線１２をＮＨ３／Ｎ２プラズマに曝して配線１２表面の酸化膜１３を除去した場合は、拡散防止膜１５の形成に当って処理チャンバ２０内に３ＭＳを追加導入するだけで良いため、スループットの点で有利である。
なお、処理チャンバ２０の内壁２１の保護膜としては、配線間のリークの観点から絶縁膜が形成されるが、配線１２の表面の酸化を防止するうえで、特に酸素を含まない膜であることが望ましい。また、配線１２及びＳｉＯＣ膜１１と拡散防止膜１５の密着性の観点から拡散防止膜１５の組成に近い膜であることが望ましい。
次に、所望の半導体装置を製造するための所定の工程を経て半導体装置を得る。
なお、ここでは、図３（ａ）〜（ｅ）に示した工程を高真空状態とした処理チャンバ２０内で連続して行う場合を説明したが、少なくとも図３（ｃ）に示した酸化膜１３を除去する工程から図３（ｅ）に示した拡散防止膜１５を形成する工程までを大気に暴露されないよう上記の雰囲気中で連続して行えば良い。
（実施の形態の効果）
上記の実施の形態における半導体装置の製造方法によると以下の効果が得られる。
（１）ＳｉＯＣ膜１１の表面に緻密層１４を形成することによって、配線１２表面の酸化膜１３を除去する際のＳｉＯＣ膜１１の変質を抑制することができ、ＳｉＯＣ膜１１と拡散防止膜１５の密着性の劣化、配線間容量及びリーク電流の増加を防止することができる。
（２）酸化膜１３を除去する工程から拡散防止膜１５を形成する工程まで、又は緻密層１４を形成する工程から酸化膜１３を除去する工程を経て拡散防止膜１５を形成する工程までを同一の処理チャンバ２０内で行うので、大気に暴露されずに各工程を行うことができ、歩留まり及びスループットが向上する。また、工程間の移動に伴うパーティクル等の付着を防止することができる。
（３）処理チャンバ２０の内壁２１に、拡散防止膜１５の組成に近いＳｉＣＮ膜を形成し、ＳｉＯＣ膜１１の緻密化の際のＡｒプラズマによってスパッタされたＳｉＣＮをＳｉＯＣ膜１１上に堆積させることで、よりＳｉＯＣ膜１１の変質を抑制する緻密層１４を形成することができ、また拡散防止膜１５との密着性が向上する。
図４（ａ）〜（ｃ）は、実施例に係る被処理体の要部断面図である。以下では、半導体基板１０上に、厚さが１００ｎｍ、比誘電率が２．６であるＳｉＯＣ膜１１が形成された実施例の被処理体３と比較例の被処理体４を用意し、上記の酸化膜１３を除去する工程であるＮＨ３／Ｎ２プラズマに曝す工程までを行った後の各ＳｉＯＣ膜１１のＣ濃度を測定することによって、膜質変化の評価を行った。なお、処理チャンバ２０の内壁２１の保護膜は、実施の形態で保護膜を形成した条件と同一の条件で形成したＳｉＣＮ膜を用いた。
まず、図４（ａ）に示すように、被処理体３をヒーター兼下部電極２３上に載せ、処理チャンバ２０内の圧力を１０Torr以下の高真空状態にし、ヒーター兼下部電極２３によって被処理体３の温度が３５０〜４００℃となるように加熱する。
次に、Ａｒガスをガス流入口兼上部電極２２から処理チャンバ２０内に導入し、処理チャンバ２０内の圧力を５Torrに維持する。このＡｒガスの供給速度は、１０００sccmである。
次に、図４（ｂ）に示すように、ガス流入口兼上部電極２２及びヒーター兼下部電極２３間に５００Ｗ、１３．５６ＭＨｚの高周波電力を印加し、処理チャンバ２０内にＡｒプラズマを発生させ、被処理体３をＡｒプラズマに５秒間曝してプラズマ処理を行い、ＳｉＯＣ膜１１の表面に緻密層１４を形成する。この緻密層１４の厚みは、およそ１０ｎｍである。続いて、高周波電力の供給とＡｒガスの導入を停止する。
次に、ＮＨ３とＮ２からなる混合ガスをガス流入口兼上部電極２２から処理チャンバ２０内に導入し、処理チャンバ２０内の圧力を５Torrに維持する。この混合ガスの供給速度は、それぞれ２０００sccmである。
次に、図４（ｃ）に示すように、ガス流入口兼上部電極２２及びヒーター兼下部電極２３間に２００Ｗ、１３．５６ＭＨｚの高周波電力を印加し、処理チャンバ２０内にＮＨ３／Ｎ２プラズマを発生させ、被処理体３をＮＨ３／Ｎ２プラズマに３０秒間曝すプラズマ処理を行う。
（比較例）
図５（ａ）及び（ｂ）は、比較例に係る被処理体の要部断面図である。
まず、図５（ａ）に示すように、実施例と同一の条件で被処理体４を加熱する。
次に、実施例で行ったＡｒプラズマ処理を行わずに、ＮＨ３とＮ２からなる混合ガスを、実施例と同一の条件で処理チャンバ２０内に導入する。
次に、図５（ｂ）に示すように、実施例と同一の条件でＮＨ３／Ｎ２プラズマによるプラズマ処理を行う。
（評価）
上記の工程を経た被処理体３、４のＳｉＯＣ膜１１の比誘電率、及びＳＩＭＳ（Secondary Ion-microprobe Mass Spectrometer：二次イオン質量分析計）分析によるＣ濃度のプロファイルを測定し、膜質変化の評価を行った。また、参照例として、実施例及び比較例と同様に、半導体基板上に比誘電率が２．６のＳｉＯＣ膜が形成された被処理体を用意し、Ｃ濃度のプロファイルを測定した。
図６は、比誘電率に関するグラフである。横軸には、比較例に対応する「ＮＨ３／Ｎ２プラズマ処理あり」、参照例として「ＮＨ３／Ｎ２プラズマ処理なし」、実施例に対応する「Ａｒプラズマ処理後、ＮＨ３／Ｎ２プラズマ処理あり」を配し、縦軸は、それぞれの比誘電率を示している。
測定の結果、比較例の比誘電率は、およそ３．１であり、参照例の比誘電率２．６に比べ、大きく上昇している。
一方、実施例の比誘電率は、およそ２．７であり、参照例の比誘電率に比べて上昇するものの、比較例の比誘電率より値が小さく、比較例と比べて比誘電率の上昇が抑制されていることがわかる。
図７は、緻密層を含むＳｉＯＣ膜の表面からの深さとＣ濃度に関するグラフである。横軸は、緻密層を含むＳｉＯＣ膜表面からの深さ（ｎｍ）であり、縦軸は、Ｃ濃度（ａ．ｕ．）である。
測定の結果、比較例の場合は、図７に示すように、参照例に比べ、ＳｉＯＣ膜１１の表面からおよそ０〜５０ｎｍの深さまでのＣ濃度が低くなっている。これは、主に、ＳｉＯＣ膜１１中のＳｉ―ＣＨ３結合の破壊によってＣ濃度が低下したことを示している。
一方、実施例の場合は、図７に示すように、参照例に比べ、ＳｉＯＣ膜１１の表面からおよそ０〜３０ｎｍの深さまでのＣ濃度が低くなっており、特に最表面付近のＣ濃度が一時的に低下するものの、比較例に比べその後の低下は小さい。これは、Ｃ濃度の低下が、ＳｉＯＣ膜１１の表面から浅い領域に抑制されていることを示している。つまり、緻密層１４のおよその厚さが１０ｎｍであることから、この緻密層１４が膜質の変化を抑制するので、特に緻密層１４より深い領域において、Ｃ濃度の低下が抑制されていることがわかる。
なお、本発明は、上記した実施の形態に限定されず、本発明の技術思想を逸脱あるいは変更しない範囲内で種々の変形および組み合わせが可能である。
例えば、上記のＡｒプラズマによるプラズマ処理の時間は５秒であったが、ＮＨ３／Ｎ２プラズマによるＳｉＯＣ膜１１の変質抑制効果が得られる条件であれば、これに限定されない。ただし、緻密化を目的としたプラズマ処理によってＳｉＯＣ膜１１が変質する可能性があるので、ＮＨ３／Ｎ２プラズマ処理の時間より短い方が望ましい。
１、３、４…被処理体、１０…半導体基板、１１…ＳｉＯＣ膜、１２…配線、１３…酸化膜、１４…緻密層、１５…拡散防止膜、２０…処理チャンバ

Claims (5)

  1. 半導体基板上のＳｉＯＣ膜表面に配線を形成する工程と、
    前記配線が表面に形成された前記ＳｉＯＣ膜を希ガス、又は希ガスとＮ２ガスの混合ガスを含むプラズマに曝して前記ＳｉＯＣ膜表面に緻密層を形成する工程と、
    前記緻密層が形成された後に、前記配線の表面に形成された酸化膜を除去する工程と、
    前記酸化膜が除去された前記配線、及び前記緻密層上に絶縁膜を形成する工程と、
    を含み、
    前記酸化膜を除去する工程から前記絶縁膜を形成する工程までが、大気に暴露されることなく行われる半導体装置の製造方法。
  2. 前記希ガスは、Ｈｅ、Ａｒ、Ｎｅ及びＸｅのうち少なくとも１種のガスを含む請求項１に記載の半導体装置の製造方法。
  3. 前記ＳｉＯＣ膜をプラズマに曝す処理の前に、ＳｉＮ膜、ＳｉＣＮ膜、ＳｉＣ膜及びＢＮ膜のうち少なくとも１つを含む膜を処理チャンバの内壁に形成する工程を含む請求項１又は２に記載の半導体装置の製造方法。
  4. 前記酸化膜を除去する工程は、プラズマ又は加熱により活性化されたＮＨ３、Ｈ２及びＣＯのうち少なくとも１種を含むガスに前記配線を曝す工程を含む請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記緻密層を形成する工程から前記絶縁膜を形成する工程までが、大気に暴露されることなく行われる請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
JP2009135118A 2009-06-04 2009-06-04 半導体装置の製造方法 Active JP5238615B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009135118A JP5238615B2 (ja) 2009-06-04 2009-06-04 半導体装置の製造方法
US12/726,138 US20100311240A1 (en) 2009-06-04 2010-03-17 Method of manufacturing a semiconductor device
US13/948,327 US8993440B2 (en) 2009-06-04 2013-07-23 Method of manufacturing a semiconductor device with processes carried out without atmospheric exposure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009135118A JP5238615B2 (ja) 2009-06-04 2009-06-04 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2010283136A true JP2010283136A (ja) 2010-12-16
JP5238615B2 JP5238615B2 (ja) 2013-07-17

Family

ID=43301060

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009135118A Active JP5238615B2 (ja) 2009-06-04 2009-06-04 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US20100311240A1 (ja)
JP (1) JP5238615B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012531045A (ja) * 2009-06-22 2012-12-06 アプライド マテリアルズ インコーポレイテッド ホウ素膜界面技術
JP2015122449A (ja) * 2013-12-24 2015-07-02 株式会社ジャパンディスプレイ 基板装置の製造方法
JP2017183489A (ja) * 2016-03-30 2017-10-05 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312137B2 (en) * 2013-10-31 2016-04-12 Intermolecular, Inc. Reduction of native oxides by annealing in reducing gas or plasma
EP3809451A1 (en) * 2013-11-08 2021-04-21 Renesas Electronics Corporation Semiconductor device
US9240315B1 (en) * 2014-10-10 2016-01-19 Applied Materials, Inc. CVD oxide surface pre-conditioning by inductively coupled O2 plasma
KR102616489B1 (ko) 2016-10-11 2023-12-20 삼성전자주식회사 반도체 장치 제조 방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165388A (ja) * 2004-12-09 2006-06-22 Renesas Technology Corp 半導体装置の製造方法
US20060189133A1 (en) * 2005-02-22 2006-08-24 International Business Machines Corporation Reliable BEOL integration process with direct CMP of porous SiCOH dielectric
JP2006237349A (ja) * 2005-02-25 2006-09-07 Toshiba Corp 半導体装置の製造方法
US20070026540A1 (en) * 2005-03-15 2007-02-01 Nooten Sebastian E V Method of forming non-conformal layers
WO2007020684A1 (ja) * 2005-08-15 2007-02-22 Renesas Technology Corp. 半導体集積回路装置およびその製造方法
JP2007067132A (ja) * 2005-08-31 2007-03-15 Sony Corp 半導体装置の製造方法
JP2007157959A (ja) * 2005-12-05 2007-06-21 Sony Corp 半導体装置の製造方法および半導体装置
JP2007273686A (ja) * 2006-03-31 2007-10-18 Kawasaki Microelectronics Kk 半導体装置の製造方法
JP2009123886A (ja) * 2007-11-14 2009-06-04 Nec Corp 多層配線の形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6156663A (en) * 1995-10-03 2000-12-05 Hitachi, Ltd. Method and apparatus for plasma processing
JPH10199881A (ja) * 1997-01-13 1998-07-31 Nec Corp 半導体装置の製造方法
US6770562B2 (en) * 2000-10-26 2004-08-03 Semiconductor Energy Laboratory Co., Ltd. Film formation apparatus and film formation method
US6319842B1 (en) * 2001-01-02 2001-11-20 Novellus Systems Incorporated Method of cleansing vias in semiconductor wafer having metal conductive layer
JP4279195B2 (ja) * 2004-05-18 2009-06-17 ソニー株式会社 半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165388A (ja) * 2004-12-09 2006-06-22 Renesas Technology Corp 半導体装置の製造方法
US20060189133A1 (en) * 2005-02-22 2006-08-24 International Business Machines Corporation Reliable BEOL integration process with direct CMP of porous SiCOH dielectric
JP2006237349A (ja) * 2005-02-25 2006-09-07 Toshiba Corp 半導体装置の製造方法
US20070026540A1 (en) * 2005-03-15 2007-02-01 Nooten Sebastian E V Method of forming non-conformal layers
WO2007020684A1 (ja) * 2005-08-15 2007-02-22 Renesas Technology Corp. 半導体集積回路装置およびその製造方法
JP2007067132A (ja) * 2005-08-31 2007-03-15 Sony Corp 半導体装置の製造方法
JP2007157959A (ja) * 2005-12-05 2007-06-21 Sony Corp 半導体装置の製造方法および半導体装置
JP2007273686A (ja) * 2006-03-31 2007-10-18 Kawasaki Microelectronics Kk 半導体装置の製造方法
JP2009123886A (ja) * 2007-11-14 2009-06-04 Nec Corp 多層配線の形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012531045A (ja) * 2009-06-22 2012-12-06 アプライド マテリアルズ インコーポレイテッド ホウ素膜界面技術
JP2015122449A (ja) * 2013-12-24 2015-07-02 株式会社ジャパンディスプレイ 基板装置の製造方法
JP2017183489A (ja) * 2016-03-30 2017-10-05 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム

Also Published As

Publication number Publication date
US8993440B2 (en) 2015-03-31
US20130309866A1 (en) 2013-11-21
JP5238615B2 (ja) 2013-07-17
US20100311240A1 (en) 2010-12-09

Similar Documents

Publication Publication Date Title
JP5238615B2 (ja) 半導体装置の製造方法
KR101185757B1 (ko) 층간 절연막 및 배선 구조와 그것들의 제조 방법
EP1983554A2 (en) Hydrogen ashing enhanced with water vapor and diluent gas
JP4160277B2 (ja) 半導体装置の製造方法
JP4049214B2 (ja) 絶縁膜の形成方法及び絶縁膜の形成装置
JP2005117052A (ja) シリコンカーバイド膜を製造する方法
JP2005079534A (ja) 薄膜形成方法
JP2008306182A (ja) 無機シラザンベース絶縁膜を形成する方法
WO2007061134A1 (ja) 多孔質絶縁膜の形成方法、半導体装置の製造装置、半導体装置の製造方法及び半導体装置
KR100477402B1 (ko) 플라즈마 박막 증착 방법
JP2005033203A (ja) シリコンカーバイド膜の形成方法
KR100922448B1 (ko) 플라즈마 성막방법 및 그 장치
JP2007165428A (ja) 半導体装置の製造方法
JP2005116801A (ja) 半導体装置の製造方法
JP4758938B2 (ja) 絶縁膜の形成方法及び絶縁膜の形成装置
JP2005260060A (ja) レジスト除去装置及びレジスト除去方法、並びにそれを用いて製造した半導体装置
US8541307B2 (en) Treatment method for reducing particles in dual damascene silicon nitride process
JP2011124472A (ja) 半導体装置の製造方法
JP2004128252A (ja) 多孔質絶縁膜のプラズマ処理方法
US20230187204A1 (en) Tungsten Fluoride Soak And Treatment For Tungsten Oxide Removal
JP2008085297A (ja) 半導体装置の製造方法
JP2004071856A (ja) エッチング方法
JP2006059848A (ja) レジスト除去方法及び半導体装置の製造方法
JP2006100715A (ja) 半導体装置の製造方法
KR20010092640A (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100929

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110627

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110628

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110629

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110630

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110922

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120104

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130305

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130401

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160405

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350