KR20010092640A - 반도체 장치의 제조 방법 - Google Patents

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고미야 히로요시
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Abstract

본 발명은 상층의 배선층을 위해서 배리어층을 성막하기 전의 반도체 기판의 세정 처리에 의해 발생하는 구리 금속의 오염을 방지하고, 또한 제조 공정의 공정수를 삭감하는 것을 목적으로 한다.
도전층상에 실리콘 질화막을 형성한 반도체 기판에 대하여, 실리콘 질화막의 소정 부분을 플라즈마 내에 도입한 NF3를 포함하는 가스에 의해 생성된 불소 라디칼에 드러내어 도전층의 소정 부분을 노출시키고, 계속해서 도전층의 노출된 부분 상에 이것에 전기적으로 접속하는 상층의 도전층을 형성한다.

Description

반도체 장치의 제조 방법 {METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 상층 배선의 하면에 배리어층으로서 형성하는 고융점 금속 화합물을 성막하기 직전의 전처리 방법에 관한 것이다.
최근, 반도체 장치는 급격한 집적도의 증가에 따라 반도체 소자의 미세화가 진행되고, 배선의 미세화, 및 박막화가 현저하다. 이에 수반하여 배선 저항의 저감과 일렉트로 마이그레이션 수명의 확보, 및 배선 지연의 방지가 중요한 과제로 되어 있다.
배선 지연을 해결하는 주된 수단은 배선의 낮은 저항화와 배선 층간 절연막의 낮은 유전율화의 두 가지이다. 층간 절연막의 낮은 유전율화는 종래의 실리콘 산화막에 불소(F), 카아본(C), CH기 등을 포함시키고, 또는 빈 구멍(공기)을 막중에 포함시킴으로써 가능하다.
배선의 낮은 저항화에는 배선 재료를 종래의 알루미늄 합금에서 구리 금속으로 재료를 변경시킴으로써 가능하고, 최근 배선 재료로서 구리 금속이 주류를 이루고 있다. 구리 금속을 배선으로서 이용하는 경우, 배선 형성은 종래부터 이용되고 있는 바와 같은 직접 배선 재료를 엣칭하여 패턴 형성하는 방법으로는 곤란하다.
도10은 그로 인한 종래의 배선 형성의 방법을 설명하기 위한 도면이다. 도10에 있어서, 도면 부호 11은 반도체 기판, 12는 도전층, 13은 절연층, 14는 실리콘 질화막에 의한 산화 방지막, 15는 층간 절연층을 나타낸다. 또, hh는 콘택트 홀, pp는 배선용 홈 패턴을 나타낸다.
종래는 도10에 도시한 바와 같이, 반도체 기판(11) 상의 층간 절연막(15)에 홀 패턴(hh) 또는 배선 패턴(홈 패턴)(pp)을 형성하고, 그 층간 절연막(15)에 형성된 패턴(홈 패턴)(hh, pp)에 구리 금속을 매립하는 방법(다마싱 프로세스라고 함)이 이용되고 있다. 이 방법에서는 구리 금속의 매립후, CMP(Chemical and Mechanical Polishing)에 의해 배선부 이외에 형성된 불필요한 구리 금속을 제거한다.
구리 금속은 매우 산화되기 쉬운 성질과, 구리 금속 오염에 의해 반도체 소자 특성이 현저히 열화하므로, 매우 반도체 재료로서 취급하기 어렵다는 문제를 갖고 있다. 그로 인해, 구리 금속의 산화 방지를 위해, 혹은 구리 금속 배선 표면으로부터의 구리 금속의 비산 방지, 제조 장치의 처리 챔버에 대한 금속 오염 방지 등을 위해, 구리 금속의 배선상에 실리콘 질화막 등의 산화 방지막을 성막하는 것이 일반적이다. 또, 구리 금속 배선으로부터 구리 원자가 하층으로 확산되는 것을 방지하기 위해, 구리 금속 배선의 하면에 고융점 금속 화합물로 이루어지는 배리어층을 형성하는 구조로 하고 있다. 예를 들어, 구리 금속 배선의 하면의 층에 이용하는 고융점 금속막은 질화 티탄, 질화 탄탈, 질화 텅스텐 등이다.
상술한 방법으로 다층 배선을 형성하는 경우, 하층이 되는 구리 금속 배선의 상면(상층)에는 산화 방지막이 형성되어 있으므로, 층간 절연막에 패턴(홀 또는 홈 패턴 등)을 형성한 후, 이 패턴 내에 배리어층을 형성하기 전에 이 산화 방지막을 제거할 필요가 있다.
그리고, 산화 방지막을 드라이 엣칭에 의해 제거한 후, 배리어층 형성전에 구리 금속 배선상의 산화막을 제거하기 위해서 전처리로서 Ar, 수소, 헬륨 등의 불활성 가스에 의한 ICP(Inductively Coupled Plasma)원 등의 고밀도 플라즈마를 이용한 반도체 기판의 세정을 행하고, 그 후 배리어막을 형성하고, 그러한 후에 CVD, 도금 등을 이용하여 구리 금속막을 형성한다. 그 후, CMP에 의해 불필요한 막을 제거하고, 배선 패턴을 형성한다. 그 후는 이 반복에 의해 배선을 다층화하여 형성한다.
상술한 종래의 방법을 다른 표현으로 반복하면 다음과 같이도 설명할 수 있다.
구리 금속 등의 산화되기 쉬운 금속을 이용한 배선에서는 산화를 억제하기 위해, 실리콘 질화막 등의 산화 방지막을 금속 배선 상층에 형성하고 있다. 그러나, 이 금속 배선을 하층 배선으로 하여 상층 배선과 전기적으로 접속하는 경우, 상층 배선으로서의 금속 배선막을 스퍼터에 의해 성막을 행하기 전에, 하층 배선의 전기적 접속 부위만에 대하여 그 접속 부분(콘택트 홀이라고 함) 상에 형성된 산화 방지막을 엣칭에 의해 제거하고 있다.
그 후, 계속해서 하층 배선으로서의 금속 배선상에 형성된 금속 산화물을 제거하기 위해, 상층 배선으로서의 금속 배선막을 스퍼터 등에 의해 성막하기 전에, 고밀도 플라즈마를 이용한 반도체 기판의 세정을 행하고 있다.
그러나, 상술한 바와 같은 고밀도 플라즈마를 이용한 반도체 기판의 세정에서는 도10에 도시한 바와 같이 하층 배선막으로서 형성한 배선막의 표면으로부터 금속이 스퍼터되어 층간 절연막의 표면에 부착되며, 막중에 금속이 확산된다. 그 결과, 층간 절연막의 유전율의 상승, 및 금속 오염 등에 의해 막질이 불안정해진다는 문제가 발생했다.
그로 인해, 종래는 Ar 가스에 의한 반도체 기판의 세정이 주류를 이루었지만, 최근에는 수소, He 등의 경원소 가스에 의한 반도체 기판의 세정으로 변화하고 있다. 또한, 이 세정에 의한 금속 오염 수준을 저감시키기 위해, 수소 분위기속에서의 열처리(수소 어닐이라고 함)에 의한 금속의 산화 환원 반응을 응용한 방법도 실용화되고 있다.
그러나, 이 수소 어닐에 의한 반도체 기판의 세정도 400 내지 500 ℃ 정도의 기판 온도가 필요하며, 특히 층간 절연막에 열응력에 약한 낮은 유전률 막을 이용한 경우에는 수소 어닐법은 반도체 기판의 세정으로서 이용하는 것이 곤란하다.
생산성에 관해서도 도10으로부터 알 수 있는 바와 같이, 반도체 기판의 세정을 행하기 전에 콘택트 홀부의 산화 방지막(14)을 엣칭에 의해 제거하고 있으므로, 전용의 제조 설비가 필요해지고 제조 공정도 길어진다. 그에 따라, 생산성의 저하를 초래하고, 제조 비용의 상승, 및 리드 타임의 장기화를 초래하고 있다. 전용의 제조 장치가 필요한 것은, 예를 들어 구리 등의 배선 금속에 의해 프로세스 챔버가 금속 오염될 가능성이 있고, 이 금속 오염에 의해 반도체 소자의 전기 특성의 열화가 우려되므로, 제조 장치를 구별할 필요가 있기 때문이다.
상술한 종래의 방법의 과제를 다른 표현으로 반복하면 다음과 같이도 설명할 수 있다.
상술한 반도체 기판의 세정에서는 하층 배선막으로서 형성한 구리, 알루미늄 등의 금속 배선의 표면으로부터 금속이 스퍼터되어 콘택트 홀 측면의 층간 절연막표면에 부착 확산되어, 층간 절연막 중에 구리, 알루미늄 금속의 오염이 발생한다. 그 결과, 층간 절연막의 유전률의 상승, 막질이 불안정해지는 문제 등이 발생했다. 또한, 콘택트 홀 내의 산화 방지막을 엣칭에 의해 제거하는 공정이 필요해지므로, 제조 공정수의 증가에 따른 비용 상승, 리드 타임의 장기화 등의 문제가 발생했다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 그 목적은 배리어층 성막전의 반도체 기판의 세정 처리에 의해 발생하는 구리 금속의 오염이 없고, 또한 구리 금속 배선상에 형성한 산화 방지막 제거를 위한 엣칭 공정을 생략하며, 종래보다도 제조 공정의 공정수를 삭감하여 저비용화가 실현되는 반도체 장치의 제조 방법을 제공하는 것이다.
도1은 본 발명의 제1 실시 형태에 의한 반도체 장치의 다층 배선을 형성하는 공정을 도시한 단면 구성도.
도2는 본 발명의 제1 실시 형태에 의한 반도체 장치의 다층 배선을 형성하는 공정을 도시한 단면 구성도.
도3은 본 발명의 제1 실시 형태에 의한 반도체 장치의 다층 배선을 형성하는 공정을 도시한 단면 구성도.
도4는 본 발명의 제1 실시 형태에 의한 반도체 장치의 다층 배선을 형성하는 공정을 도시한 단면 구성도.
도5는 본 발명의 제1 실시 형태에 의한 반도체 장치의 다층 배선을 형성하는 공정을 도시한 단면 구성도.
도6은 본 발명의 제1 실시 형태에 의한 반도체 장치의 다층 배선을 형성하는 공정을 도시한 단면 구성도.
도7은 본 발명의 제1 실시 형태에 의한 반도체 장치의 다층 배선을 형성하는 공정을 도시한 단면 구성도.
도8은 본 발명의 제1 실시 형태에 의한 반도체 장치의 다층 배선을 형성하는공정을 도시한 단면 구성도.
도9는 본 발명의 제2 실시 형태에 의한 반도체 장치의 트랜지스터를 도시한 단면 모식도.
도10은 다층 배선 형성시의 금속 오염의 모델도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21 : 반도체 기판
12 : 금속 배선(제1 도전층)
13, 15, 26 : 층간 절연막
14, 18, 29 : 산화 방지막(실리콘 질화막)
16, 27 : 배리어층
17 : 구리 금속(제2 도전층)
22 : 게이트 산화막
23 : 게이트 전극(제1 도전층)
24 : LDD막
25 : 엣칭 스톱퍼막(실리콘 질화막)
28 : 금속 배선(제2 도전층)
청구항 1의 발명에 관한 반도체 장치의 제조 방법은, 제1 도전층과, 이 제1 도전층에 접하여 형성된 실리콘 질화막을 포함하는 반도체 기판에 대하여,
상기 제1 도전층의 소정 부분 상의 상기 실리콘 질화막의 소정 부분을 플라즈마 내에 도입한 NF3를 포함하는 가스에 의해 생성된 불소 라디칼에 드러내어 상기 제1 도전층의 소정 부분을 노출시키는 공정과,
이 공정에 이어서 상기 제1 도전층의 노출된 소정 부분 상에 이것에 전기적으로 접속하는 상층의 제2 도전층을 형성하는 공정을 포함하는 것을 특징으로 한다.
청구항 2의 발명에 관한 반도체 장치의 제조 방법은, 제1 도전층과, 이 제1 도전층에 접하여 형성된 실리콘 질화막과, 이 실리콘 질화막상에 형성된 층간 절연막을 포함하는 반도체 기판에 대하여,
상기 층간 절연막 중에 상기 실리콘 질화막에 이르는 개구를 형성하는 공정과,
상기 개구 중에 노출된 상기 실리콘 질화막의 소정 부분을 플라즈마 내에 도입한 NF3를 포함하는 가스에 의해 생성된 불소 라디칼에 드러내어 상기 제1 도전층의 소정 부분을 노출시키는 공정과, 이 공정에 이어서,
상기 개구 중에서 상기 제1 도전층의 노출된 소정 부분 상에 이것에 전기적으로 접속하는 상층의 제2 도전층을 형성하는 공정을 포함하는 것을 특징으로 한다.
청구항 3의 발명에 관한 반도체 장치의 제조 방법은 청구항 1 또는 2에 기재된 반도체 장치의 제조 방법에 있어서, 상기 제1 도전층이 트랜지스터의 게이트 전극 또는 반도체 기판상의 확산층인 것을 특징으로 한다.
<제1 실시 형태>
이하, 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 방법, 특히 금속 배선막 형성 방법에 대하여 도면을 이용하여 상세하게 설명한다. 도1 내지 도8은 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 방법을 도시한 단면도이다.
우선, 도1에 도시한 바와 같이, 반도체 기판(11) 상의 층간 절연막(13)에 배선 패턴(홈 패턴 등)을 형성하고, 그 부분에 금속 배선(12)을 형성한다. 금속 배선(12)에는 구리 금속을 이용하고 있고, 그 하층에는 배리어층으로서 고융점 금속 화합물 막을 형성한 적층막 구조로 되어 있다(도시 생략).
그 위에, 금속 배선(12)의 산화 방지막(14)으로서 실리콘 질화막을 형성한다.
다음에, 도2에 도시한 바와 같이 다층 배선을 형성하기 위해서 그 위에 층간 절연막(15)을 형성한다. 이 층간 절연막(15)은 회전 도포에 의한 도포막, 또는 플라즈마 CVD에 의해 성막한 실리콘 산화막계의 낮은 유전률 막이다.
다음에, 도3에 도시한 바와 같이 층간 절연막(15)에 다마싱 프로세스에 의해 금속 배선(12)에 전기적으로 접속하기 위한 콘택트 홀(hh)을 형성하고, 또한 상층의 배선을 형성하기 위해 홈 패턴(pp)을 형성한다. 이 도면에서는 다마싱 프로세스로서 콘택트 홀(hh)과 배선용 홈 패턴(pp)을 동시에 형성하는 듀얼 다마싱 프로세스를 이용하고 있다. 또한, 콘택트 홀(hh)과 배선용 홈 패턴(pp)을 별도로 형성하는 프로세스인 싱글 다마싱을 이용해도 동일한 결과를 얻을 수 있다.
다음에, 도4에 도시한 바와 같이 이 층간 절연막(15) 상의 배선용 홈 패턴(pp) 및 콘택트 홀(hh) 내에 배리어층을 형성하는 전처리로서, NF3를 포함하는 가스에 의해 생성한 플라즈마속에서 발생한 불소 라디칼을 이용하여, 질화막의 산화 방지막(14)을 콘택트 홀이 전기적으로 접속할 수 있도록 제거한다.
이 불소 라디칼은 실리콘 산화막계의 층간 절연막(15)보다도 실리콘 질화막의 산화 방지막(14) 쪽을 선택적으로 제거할 수 있다. 또한, 산화 방지막(14)을 선택적으로 제거할 수 있으므로, 자동 정렬로 금속 배선(12) 상에 콘택트 홀을 형성할 수 있다.
반도체 기판의 세정 처리를 행하기 위한 불소 라디칼 생성 조건의 일예는 처리 챔버의 압력 0.1 내지 1000 Pa, NF3유량 500 내지 1000 sccm, RF 파워의 주파수는 13.56 MHz, 출력은 1.0 내지 5.0 kW이다. RF 파워의 주파수에 관해서는 대표적인 13.56 MHz를 사용하고 있지만, 다른 주파수대 예를 들어 400 kHz 대를 사용해도 문제는 없다.
다음에, 도5에 도시한 바와 같이 층간 절연막(15) 상의 배선용 홈 패턴(pp) 및 콘택트 홀(hh)의 표면을 따라서, 예를 들어 티탄과 질화 티탄의 적층막, 또는 탄탈과 질화 탄탈의 적층막으로 이루어지는 배리어층(16)을 스퍼터에 의해 형성한다.
이 불소 라디칼에 의한 세정 처리(도4)부터 배리어층(16)의 형성(도5)까지의 공정은 동일 설비내에서 별도의 처리 챔버로 행하여도 좋고, 또는 동일 챔버로 전처리부터 배리어층(16)의 형성까지를 행하여도 좋다.
다음에, 도6에 도시한 바와 같이 배리어층(16)의 형성후, 스퍼터, CVD, 도금법 등을 이용하여 콘택트 홀(hh) 및 배선용 홈 패턴(pp)에 구리 금속(17)을 매립한다.
이 때, 동일 장치내에서 배리어층 형성전의 전처리(도4)부터 배리어층 형성(도5), 구리 금속막의 매립(도6)까지를 행한다. 또는 필요하면 배리어층 형성후에 다른 장치로 구리 금속막의 시드층을 형성해도 좋다.
다음에, 도7에 도시한 바와 같이 콘택트 홀(hh)과 배선부(17a) 이외에 형성된 구리 금속(17)과 배리어층(16)을 CMP에 의해 연마 제거한다.
다음에, 도8에 도시한 바와 같이, 이 위에 구리 금속의 산화 방지막(18)을형성한다.
이 후, 다층 배선을 형성하려면 구리 금속(17)으로 형성된 배선부(17a)를 하층 배선으로서 도1에 있어서의 금속 배선(12)과 동일하게 생각하고, 도1부터의 공정을 반복함으로써 다층 배선을 형성할 수 있다.
또, 이 실시 형태의 반도체 장치의 제조 방법의 일국면을 요약하면 다음과 같이 설명할 수 있다.
이 실시 형태에서는 반도체 기판이 제1 도전층(12)과, 이 제1 도전층(12)에 접하여 형성된 실리콘 질화막(14)을 포함하고 있다. 이 반도체 기판에 대하여, 제1 도전층(12)의 소정 부분 상의 실리콘 질화막(14)의 소정 부분을 플라즈마 내에 도입한 NF3를 포함하는 가스에 의해 생성된 불소 라디칼에 드러내고, 실리콘 질화막(14)의 소정 부분을 제거하여 제1 도전층(12)의 소정 부분을 노출시킨다. 이 공정에 이어서, 제1 도전층(12)의 노출된 소정 부분 상에 이것에 전기적으로 접속하는 상층의 제2 도전층[배리어층(16)과 도전층(17)]을 형성한다.
또한, 이 실시 형태의 반도체 장치의 제조 방법의 다른 일국면을 요약하면 다음과 같이 설명할 수 있다.
이 실시 형태에서는 반도체 기판에 제1 도전층(12)과, 이 제1 도전층(12)에 접하여 형성된 실리콘 질화막(14)과, 이 실리콘 질화막(14) 상에 형성된 층간 절연막(15)을 포함하고 있다. 이 반도체 기판에 대하여, 층간 절연막(15) 중에 실리콘 질화막(14)에 이르는 개구(hh)를 형성한다. 또한, 이 개구(hh) 중에 노출된 실리콘 질화막(14)의 소정 부분을 플라즈마 내에 도입한 NF3를 포함하는 가스에 의해 생성된 불소 라디칼에 드러내고, 실리콘 질화막(14)의 소정 부분을 제거하여 제1 도전층(12)의 소정 부분을 노출시킨다. 이 공정에 이어서, 개구(hh) 중에서 제1 도전층(12)의 노출된 소정 부분 상에 이것에 전기적으로 접속하는 상층의 제2 도전층[배리어층(16)과 도전층(17)]을 형성한다.
<제2 실시 형태>
본 발명의 제2 실시 형태에 대하여 도9를 이용하여 설명한다. 도9는 반도체 기판상에 형성한 트랜지스터의 단면 모식도이다.
도9에 있어서, 반도체 기판(21) 상에 게이트 절연막(22)으로서 실리콘 산화막, 실리콘 질화막, 또는 실리콘산 질화막의 단체막 또는 적층막에 의해 절연막을 형성하고, 게이트 전극(23)으로서 예를 들어 텅스텐, 질화 텅스텐막, 폴리실리콘막의 적층막에 의한 폴리메탈 전극, 또는 텅스텐막, 폴리실리콘막에 의한 실리사이드 전극을 형성하고, 또한 LDD막(24)(측벽)으로서 실리콘 질화막을 형성한다.
반도체 기판(21) 상에 LDD막(24)과 게이트 전극(23)을 피복하도록 실리콘 질화막에 의한 엣칭 스톱퍼막(25)을 형성하고, 그 위에 층간 절연막(26)을 형성한다.
또한, 게이트 전극(23) 상에는 이 게이트 전극(23)과 전기적으로 접속하기 위해서 배리어층(27)과 금속 배선(28)을 형성한다.
여기서, 금속 배선(28)과 트랜지스터의 게이트 전극(23)의 전기적 접속을 행하기 위해, 그리고 도시되어 있지는 않지만, 다른 금속 배선과 트랜지스터의 반도체 기판(21) 내에 형성한 확산층과의 전기적 접속을 행하기 위해, 층간 절연막(26)에 콘택트 홀을 형성하는 방법으로서 실리콘 질화막에 의한 엣칭 스톱퍼막(25)이 이용되고 있다.
종래 방법에서는 배리어층(27)을 형성하기 전에 드라이 엣칭에 의해 콘택트 홀 내의 엣칭 스톱퍼막(25)을 제거하고, 그 후 또한 배리어층(27)을 형성하기 전에 다시 Ar, 수소 등에 의한 ICP 고밀도 플라즈마를 이용한 반도체 기판의 세정 처리를 실시하며, 그러한 후에 티탄과 질화 티탄의 적층막, 또는 탄탈과 질화 탄탈의 적층막으로 이루어지는 배리어층(27)을 형성하고 있었다.
이에 대하여, 이 제2 실시 형태에서는 이 세정 처리를 제1 실시 형태에서 설명한 NF3를 포함하는 가스에 의한 플라즈마 내에서 생성한 불소 라디칼에 의한 반도체 기판의 세정 처리를 행하도록 변경시킨다.
이에 따라, 종래에 필요하던 드라이 엣칭에 의한 엣칭 스톱퍼막(25)의 제거를 생략하고, 배리어층 형성의 전처리에 의해 엣칭 스톱퍼막(25)을 제거하는 것이 가능하다.
또, 이 실시 형태의 반도체 장치의 제조 방법의 일국면을 요약하면 다음과 같이 설명할 수 있다.
이 실시 형태에서는 반도체 기판에 제1 도전층(23)(트랜지스터의 게이트 전극)과, 이 제1 도전층(23)에 접하여 형성된 실리콘 질화막(25)과, 이 실리콘 질화막(25) 상에 형성된 층간 절연막(26)을 포함하고 있다. 이 반도체 기판에 대하여, 층간 절연막(26) 중에 실리콘 질화막(25)에 이르는 개구를 형성한다. 또한, 이 개구부 내에 노출된 실리콘 질화막(25)의 소정 부분을 플라즈마 내에 도입한 NF3를 포함하는 가스에 의해 생성된 불소 라디칼에 드러내고, 실리콘 질화막(25)의 소정 부분을 제거하여 제1 도전층(23)의 소정 부분을 노출시킨다. 이 공정에 이어서, 상기 개구 중에서 제1 도전층(23)의 노출된 소정 부분 상에 이것에 전기적으로 접속하는 상층의 제2 도전층[배리어층(27)과 도전층(28)]을 형성한다.
또한, 이 실시 형태의 반도체 장치의 제조 방법의 다른 일국면으로서, 상기 제1 도전층으로서 트랜지스터의 게이트 전극(23)을 대신하는 것으로 하고, 반도체 기판(21)의 표면에 형성된 도전 영역(확산층 부분)이더라도 마찬가지로 적용할 수 있다.
이상, 각 제1, 제2 실시 형태에 의거하여 설명한 본 발명에 대하여 포괄적으로는 다음과 같이 설명할 수 있다.
본 발명의 반도체 장치의 제조 방법은, 반도체 소자가 형성된 기판상에 금속 배선막을 형성하는 방법을 포함하는 반도체 장치의 제조 방법으로서, 상기 금속 배선막 형성은 하층 배선으로서의 금속 배선막상에 형성된 산화 방지막의 제거후, 또는 산화 방지막 제거후의 반도체 기판의 세정 처리후, 상기 기판상에 금속 배선막을 성막하는 공정을 포함하고 있다.
이 방법에 의해, 층간 절연막을 하층 배선으로서의 금속막 중에 포함되는 금속에 의해 오염시키지 않고, 그 위에 상층 배선으로서의 금속 배선막을 성막한다. 이 방법에 의해, 금속막 형성 공정의 제조 공정수의 삭감에 따른 제조 비용의 저감, 및 리드 타임의 단축이 가능하다.
상기 반도체 장치의 제조 방법에 있어서, 상층 배선으로서의 금속막의 성막전의 산화 방지막의 제거에, 플라즈마 내에 도입한 NF3를 포함하는 가스에 의해 생성된 불소 라디칼에 의해 반도체 기판의 세정을 행한다.
즉, NF3를 포함하는 가스를 플라즈마 내에 도입하여 불소 라디칼을 생성시키고, 이 생성된 불소 라디칼에 의해 반도체 기판의 세정을 행한다.
또한, 이 불소 라디칼의 생성 방법은 반도체 기판을 처리하는 챔버나 반도체 기판의 세정 처리하는 챔버와는 별도의 챔버에서 NF3플라즈마를 발생시키고, 그곳에서 생성한 불소 라디칼을 스테인레스 등의 배관을 거쳐서 기판 처리 챔버에 도입하는 것이 특징이다.
이와 같이 하여 발생한 불소 라디칼은 Si-0 결합보다 Si-N 결합을 해제하기 쉬우므로, 실리콘 산화막에 비해 실리콘 질화막의 엣칭율이 빠르다.
이를 이용하여, 층간 절연막으로서 실리콘 산화막계의 막을 이용하고, 금속막상에 형성한 산화 방지막으로서 실리콘 질화막을 이용함으로써, 종래에 행하였던 산화 방지막 제거를 위한 드라이 엣칭을 폐지하고, 금속막 형성전의 반도체 기판의 세정에 의한 전처리에 의해 산화 방지막을 제거하는 것이 가능하다.
또한, 본 발명을 다음과 같이도 기재할 수 있다.
본 발명의 반도체 장치의 제조 방법은, 반도체 소자가 형성된 기판을 성막 장치의 내부에 설치하여 행하여지는 성막 처리 또는 성막전 처리를 포함하는 반도체 장치의 제조 방법으로서, 상기 성막은 반도체 소자내에 형성한 트랜지스터의 게이트 전극 및 확산층의 인접 상방에 배치한 실리콘 질화막 또는 절연성이 높은 막 위에 형성한 콘택트 홀부에 배선을 형성하는 처리이고, 상기 성막 또는 성막전 처리는 상기 기판을 진공속에서 보유 지지하고, 적어도 플라즈마 내에 도입한 NF3를 포함하는 가스에 의해 생성된 불소 라디칼에 노출시키는 것을 특징으로 하는 것이다.
또한, 상기의 제조 방법에 있어서, 상기 성막은 반도체 소자내에 형성한 하층 배선막과 상층의 금속 배선막과 전기적으로 접속하는 콘택트 홀부에 형성하고, 상기 하층 배선막의 상층에 형성한 콘택트 홀부의 실리콘 질화막 또는 절연성이 높은 막을 제거하는 것을 특징으로 하는 것이다.
이상 상세하게 설명한 바와 같이, 본 발명의 반도체 장치의 제조 방법에 따르면, 배리어층 성막전의 반도체 기판의 세정 처리에 의해 발생하는 구리 금속의 오염이 없고, 또한 구리 금속 배선상에 형성한 산화 방지막 제거를 위한 엣칭 공정을 생략하며, 종래보다도 제조 공정의 공정수를 삭감하여 저비용화를 실현할 수 있는 효과가 있다.

Claims (3)

  1. 제1 도전층과, 이 제1 도전층에 접하여 형성된 실리콘 질화막을 포함하는 반도체 기판에 대하여,
    상기 제1 도전층의 소정 부분 상의 상기 실리콘 질화막의 소정 부분을 플라즈마 내에 도입한 NF3를 포함하는 가스에 의해 생성된 불소 라디칼에 드러내어 상기 제1 도전층의 소정 부분을 노출시키는 공정과,
    이 공정에 이어서 상기 제1 도전층의 노출된 소정 부분 상에 이것에 전기적으로 접속하는 상층의 제2 도전층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1 도전층과, 이 제1 도전층에 접하여 형성된 실리콘 질화막과, 이 실리콘 질화막 상에 형성된 층간 절연막을 포함하는 반도체 기판에 대하여,
    상기 층간 절연막 중에 상기 실리콘 질화막에 이르는 개구를 형성하는 공정과,
    상기 개구 중에 노출된 상기 실리콘 질화막의 소정 부분을 플라즈마 내에 도입한 NF3를 포함하는 가스에 의해 생성된 불소 라디칼에 드러내어 상기 제1 도전층의 소정 부분을 노출시키는 공정과, 이 공정에 이어서,
    상기 개구 중에서 상기 제1 도전층의 노출된 소정 부분 상에 이것에 전기적으로 접속하는 상층의 제2 도전층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1 도전층은 트랜지스터의 게이트 전극 또는 반도체 기판상의 확산층인 것을 특징으로 하는 반도체 장치의 제조 방법.
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