KR100597155B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

노출된 구리의 표면에서 불소 함유 폴리머를 포함하는 오염물을 제거하여, 구리 표면에 자연 산화막이 형성된 상태로 함으로써, 구리의 부식을 억제할 수 있는 반도체 장치의 제조 방법을 제공한다. 반도체 기판상에 제1 배선층을 형성한 후, 이 제1 배선층 위에 질화 실리콘막을 형성한다. 다음으로, 질화 실리콘막 위에 제2 층간 절연막을 형성하고, 이 제2 층간 절연막을 에칭하여 질화 실리콘막을 노출시킨 후, 노출된 질화 실리콘막을 불소 함유 가스를 이용하여 에칭함으로써 비아홀을 형성한다. 계속해서, 노출된 제1 구리층을 플라즈마 처리하여 불소 함유 폴리머를 포함하는 오염물을 제거한다. 그 후, 비아홀의 내면에 제2 배리어 메탈막 및 제2 구리층을 퇴적하여 비아 플러그를 형성한다.
플라즈마 처리, 개공부, 폴리머막, 비아 플러그, 질화 실리콘막

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명에 따른 반도체 장치의 단면도.
도 2의 (a)∼(e)는 본 발명에 따른 반도체 장치의 제조 방법의 각 공정을 도시하는 단면도.
도 3은 본 발명에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
<도면의 주요 부분에 대한 상세한 설명>
1 : 제1 층간 절연막
2 : 제1 홈
3 : 제1 배리어 메탈막
4 : 제1 구리층
5 : 제1 배선층
6 : 질화 실리콘막
7 : 제2 층간 절연막
8 : 비아홀
9 : 제2 홈
10 : 제2 배리어 메탈막
11 : 제2 구리층
12 : 제2 배선층
13 : 이온
14 : 폴리머막
15 : 비아 플러그
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 구리 배선을 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치에서 배선 재료로서 종래에 구리(Cu)가 사용되고 있다. 구리는, 알루미늄(Al)보다 저저항이며, 신뢰성에 있어서 허용 전류가 2자리수 이상 크다고 하는 이점을 갖는다. 따라서, 구리와 알루미늄을 비교하면, 동일한 배선 저항을 얻는데 구리를 이용하는 경우가 막 두께를 더 작게 할 수 있어, 배선간의 용량을 저감하는 것이 가능하게 된다.
한편, 구리는 실리콘(Si)막 내부에서나 산화 실리콘(SiO2)막 내부에서의 확산 속도가 빠른 등의 결점을 갖는다. 따라서, 이 문제를 해결하기 위해서, 다층 배선 구조를 취하는 것이 종래에 행해지고 있다(예를 들면, 일본 특개평10-261715호 공보 참조).
여기서, 다층 배선 구조에 의한 구리 배선 공정에 대하여 설명한다. 먼저, 제1 산화 실리콘막에 제1 홈을 형성한다. 제1 홈의 내벽에 구리의 확산을 방지하기 위한 배리어 메탈막을 형성한 후, 제1 홈에 구리를 매립하여 제1 배선층을 형성한다. 다음으로, 제1 배선층을 덮도록 하여 제1 산화 실리콘막 위에 질화 실리콘(Si3N4)막을 형성한 후, 질화 실리콘막 위에 제2 산화 실리콘막을 형성한다. 계속해서, 제2 산화 실리콘막 및 질화 실리콘막을 에칭하여, 비아홀 및 제2 홈을 형성한다. 그 후, 이 비아홀 및 제2 홈의 내면에 배리어 메탈막을 형성하고, 비아홀 및 제2 홈에 구리를 매립하여, 비아 플러그 및 제2 배선층을 형성한다. 이상의 공정에 의해서, 제1 배선층과 제2 배선층이 비아 플러그를 통하여 전기적으로 접속된 다층 배선 구조를 갖는 구리 배선을 형성할 수 있다.
상기한 구리 배선 공정에서, 비아홀 및 제2 홈을 형성할 때에는, 먼저, 제2 산화 실리콘막을 질화 실리콘막에 이를 때까지 에칭한다. 다음으로, 테트라플루오로메탄(CF4)과 산소(O2)와의 혼합 가스 또는 트리플루오로메탄(CHF3)과 산소와의 혼합 가스 등을 에칭 가스로 하여 질화 실리콘막의 에칭을 행한다. 이에 의해, 비아홀의 저면에 제1 배선층을 형성하는 구리가 노출된다.
그러나, 에칭 직후의 구리의 표면에는, 질화 실리콘막의 에칭 가스에 유래하는 불소계의 퇴적물이 존재하고 있어, 이 불소와 구리가 반응함으로써, 구리의 표면에 불소 함유의 폴리머막이 형성되는 문제가 있었다. 이러한 폴리머막이 형성되면, 구리 표면의 자연 산화막이 깨진 상태가 되기 때문에, 반도체 기판을 에칭 챔 버의 밖으로 추출하는 경우, 구리가 대기 중의 수분과 반응하여 구리의 부식이 발생한다.
본 발명은 이러한 문제점을 감안하여 이루어진 것이다. 본 발명의 목적은, 노출된 구리의 표면에서 불소 함유 폴리머를 포함하는 오염물을 제거하여, 구리 표면에 자연 산화막이 형성된 상태로 함으로써, 구리의 부식을 억제할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 다른 목적 및 이점은 이하의 기재로부터 분명하게 될 것이다.
본 발명은, 구리 배선을 갖는 반도체 장치의 제조 방법으로서, 구리 배선 위에 절연막을 형성하는 공정과, 이 절연막을 불소 함유 가스를 이용하여 에칭하여 구리 배선에 달하는 개공부를 형성하는 공정과, 이 개공부를 형성하는 공정 후, 플라즈마 방전을 끊지 않고서 동일 챔버내에서 연속하여 개공부의 바닥부에 노출된 구리의 표면을 플라즈마 처리하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명은, 구리 배선을 갖는 반도체 장치의 제조 방법으로서, 구리 배선 위에 절연막을 형성하는 공정과, 이 절연막을 불소 함유 가스를 이용하여 에칭하여 구리 배선에 달하는 개공부를 형성하는 공정과, 이 개공부의 바닥부에 노출된 구리의 표면을 플라즈마 처리하는 공정을 갖고, 개공부를 형성하는 공정과 플라즈마 처리하는 공정을 동일 챔버 내에서 행하며, 개공부를 형성하는 공정 후, 플라즈마 방전을 일단 정지하여 챔버내를 탈기한 후에 플라즈마 처리하는 공정을 행하는 것을 특징으로 한다.
또한, 본 발명은, 다층 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서, 반도체 기판상에 제1 층간 절연막을 형성하는 공정과, 제1 층간 절연막에 홈을 형성하는 공정과, 홈의 내면에 제1 배리어 메탈층을 형성하는 공정과, 홈의 내부에 제1 배리어 메탈층을 개재하여 제1 구리층을 매립하여 제1 배선층을 형성하는 공정과, 제1 층간 절연막 및 제1 배선층 위에 질화 실리콘막을 형성하는 공정과, 질화 실리콘막 위에 제2 층간 절연막을 형성하는 공정과, 제2 층간 절연막을 에칭하여 질화 실리콘막의 일부를 노출시키는 공정과, 노출된 질화 실리콘막을 불소 함유 가스를 이용하여 에칭함으로써 비아홀을 형성하여 제1 구리층을 노출시키는 공정과, 노출된 제1 구리층을 플라즈마 처리하여 불소 함유 폴리머를 포함하는 오염물을 제거하는 공정과, 비아홀의 내면에 제2 배리어 메탈막을 형성하는 공정과, 비아홀의 내부에 제2 배리어 메탈막을 개재하여 제2 구리층을 매립하여 비아 플러그를 형성하는 공정을 갖는 것을 특징으로 한다.
이하, 본 발명의 실시 형태를 도면을 참조하여 상세히 설명한다.
<제1 실시 형태>
본 실시 형태에 따른 반도체 장치의 제조 방법은, 구리 배선 위에 절연막을 형성하는 공정과, 이 절연막을 불소 함유 가스를 이용하여 에칭하여 구리 배선에 달하는 개공부를 형성하는 공정과, 이 개공부를 형성하는 공정 후에 플라즈마 방전을 끊지 않고서 동일 챔버 내에서 연속하여 개공부의 바닥부에 노출된 구리의 표면을 플라즈마 처리하는 공정을 갖는 것을 특징으로 한다.
도 1은 본 실시 형태에 따른 반도체 장치의 배선 구조를 설명하기 위한 일부 단면도이다.
도 1에 도시한 바와 같이, 본 실시 형태에 따른 반도체 장치는 다층 배선 구조를 갖고 있다.
즉, 반도체 기판(도시하지 않음) 상에 형성된 산화 실리콘(SiO2)막 등의 제1 층간 절연막(1)에는 배선 매립용의 제1 홈(2)이 형성되어 있다. 제1 홈(2)의 내면(즉, 내벽 및 저면, 이하 동일)에는 구리(Cu)의 확산을 방지하기 위한 제1 배리어 메탈막(3)이 형성되어 있다. 제1 배리어 메탈막(3)으로서는, 예를 들면 질화티탄(TiN)막 또는 질화 탄탈(TaN)막 등을 이용할 수 있다. 그리고, 제1 배리어 메탈막(3)이 형성된 제1 홈(2)에는 제1 구리층(4)이 매립되고 있고, 이것에 의해서 제1 배선층(5)이 형성되어 있다.
또한, 제1 층간 절연막(1) 및 제1 배선층(5) 위에는, 절연막인 질화 실리콘(Si3N4)막(6)을 개재하여 제2 층간 절연막(7)이 형성되어 있다. 제2 층간 절연막(7)으로서는, 예를 들면 산화 실리콘막 등을 이용할 수 있다. 제1 배선층(5) 상부의 제2 층간 절연막(7)에는 비아홀(8) 및 제2 홈(9)이 형성되어 있다. 또한, 이들의 내면에는, 구리의 확산을 방지하기 위한 제2 배리어 메탈막(10)이 형성되어 있다. 제2 배리어 메탈막(10)으로서는, 예를 들면 질화 티탄막 또는 질화 탄탈막 등을 이용할 수 있다. 그리고, 제2 배리어 메탈막(10)이 형성된 비아홀(8) 및 제2 홈(9)에는 제2 구리층(11)이 매립되고 있고, 이것에 의해서 비아 플러그(15) 및 제2 배선층(12)이 형성되어 있다.
이상과 같은 구조를 취함으로써, 제1 배선층(5)과 제2 배선층(12)이 비아 플러그(15)에 의해서 전기적으로 접속되어 있다.
다음으로, 도 2 및 도 3을 이용하여 본 실시 형태에 따른 반도체 장치의 제조 방법을 설명한다. 또한, 도 2 및 도 3에 있어서, 도 1과 동일한 부호를 붙인 부분은 같은 것을 나타내고 있다.
먼저, 반도체 기판(도시하지 않음) 위에 형성된 제1 층간 절연막(1)을 에칭하여 제1 홈(2)를 형성하고, 제1 홈(2)의 내면에 제1 배리어 메탈막(3)을 형성한 후에 제1 홈(2) 내에 제1 구리층(4)을 매립하여 제1 배선층(5)을 형성한다(도 2의 (a)).
즉, 제1 배선층을 형성하는 공정은, 반도체 기판상에 제1 층간 절연막을 형성하는 공정과, 이 제1 층간 절연막을 에칭하여 제1 홈을 형성하는 공정과, 이 제1 홈의 내면에 제1 배리어 메탈막을 형성하는 공정과, 이 제1 배리어 메탈막을 개재하여 제1 홈의 내부에 제1 구리층을 형성하는 공정으로 이루어진다.
제1 홈의 형성은, 예를 들면, 헥사플루오로부타디엔(C4F6), 산소(O2) 및 아르곤(Ar)의 혼합 가스 또는 옥타플루오로부텐(C4F8) 및 아르곤의 혼합 가스 등을 에칭 가스로 하는 이방성 플라즈마 에칭에 의해서 행할 수 있다.
또한, 제1 배리어 메탈막의 형성 및 제1 구리층의 매립은, 구체적으로는 다음과 같이 행할 수 있다. 먼저, 화학 기상 성장법(Chemical Vapor Deposition, 이하, CVD법이라고 함) 또는 스퍼터법 등에 의해서, 질화 티탄막 또는 질화 탄탈막 등의 배리어 메탈막을 성막한 후, 이 위에 구리층을 더 성막한다. 계속해서, 화학 기계 연마(Chemical Mechanical Polishing, 이하, CMP라고 함)법에 의해서, 구리층 및 배리어 메탈막의 연마를 행한다. 이에 의해, 제1 홈의 내부에만 구리층 및 배리어 메탈막이 남도록 할 수 있다.
제1 배리어 메탈막의 형성 및 제1 구리층의 매립은 다른 방법에 의해서 행하여도 된다. 예를 들면, CVD법 및 CMP법에 의해서 배리어 메탈막을 제1 홈의 내부에만 형성한 후, 황산구리(CuSO4)를 베이스로 한 전해액을 이용하는 도금법에 의해서 제1 홈의 내부에 구리층을 매립하여도 된다.
다음으로, 도 2의 (b)에 도시한 바와 같이, 제1 층간 절연막(1) 및 제1 배선층(5) 위에 질화 실리콘막(6)을 형성한다. 질화 실리콘막(6)의 형성은, 예를 들면 CVD법 또는 스퍼터법 등에 의해서 행할 수 있다.
계속해서, 도 2의 (c)에 도시한 바와 같이, 질화 실리콘막(6) 위에 제2 층간 절연막(7)을 형성한다. 예를 들면, CVD법 또는 스퍼터법 등에 의해서 산화 실리콘막을 성막하여 제2 층간 절연막으로 할 수 있다.
다음으로, 비아홀 및 제2 배선층용의 제2 홈을 형성한다.
먼저, 포토리소그래피법을 이용하여, 제2 층간 절연막(7)을 이방성 에칭한다. 구체적으로는, 제2 층간 절연막(7) 위에 형성한 레지스트 패턴(도시하지 않음)을 마스크로 하여, 제2 층간 절연막(7)의 에칭을 질화 실리콘막(6)에 달할 때까지 행한다. 즉, 이 에칭에 의해서 질화 실리콘막(6)의 표면의 일부가 노출된다. 에칭 가스로서는, 예를 들면, 헥사플루오로부타디엔(C4F6), 산소(O2) 및 아르곤(Ar)의 혼합 가스 또는 옥타플루오로부텐(C4F8) 및 아르곤의 혼합 가스 등을 이용할 수 있다. 다음으로, 노출된 질화 실리콘막(6)을 에칭하여 제1 배선층(5)의 제1 구리층(4)을 노출시킨다.
이상의 에칭 처리에 의해서, 도 2의 (d)에 도시한 바와 같이, 비아홀(8) 및 제2 홈(9)를 개공할 수 있다.
질화 실리콘막(6)의 에칭은, 불소 함유 가스를 이용한 이방성 플라즈마 에칭에 의해서 행할 수 있다. 불소 함유 가스로서는, 예를 들면, 테트라플루오로메탄 또는 트리플루오로메탄을 포함하는 가스를 들 수 있다. 구체적으로는, 테트라플루오로메탄 및 산소의 혼합 가스, 테트라플루오로메탄, 산소 및 아르곤(Ar)의 혼합 가스, 트리플루오로메탄 및 산소의 혼합 가스, 또는 트리플루오로메탄, 산소 및 아르곤의 혼합 가스 등을 이용할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 질화 실리콘막의 에칭 공정 종료 후에, 노출된 제1 구리층의 표면에 형성된 오염물을 제거하는 클리닝 공정을 행한다. 여기서, 오염물이란, 주로, 불소와 구리가 반응하여 생성된 불소 함유 폴리머막, 또는 구리상에 퇴적한 불소 함유 폴리머막을 말한다.
본 발명에 있어서는, 클리닝 공정의 앞에, 반도체 기판, 구체적으로는 노출된 제1 구리층의 표면이 대기에 접촉하지 않도록 하는 것이 바람직하다. 구체적으로는, 질화 실리콘막의 에칭 공정과 클리닝 공정을 동일한 챔버내에서 행하는 것이 바람직하다.
질화 실리콘막의 에칭 공정 및 클리닝 공정에 있어서 사용 가능한 에칭 장치로서는, 예를 들면, 평행 평판형 에칭 장치, 전자사이클로트론 에칭 장치 또는 유도결합형 에칭 장치 등을 예로 들 수 있다.
클리닝 공정은, 구체적으로는 제1 구리층의 표면을 플라즈마 처리함으로써 행할 수 있다.
질화 실리콘막의 에칭 공정이 종료한 후, 챔버 내에 플라즈마 처리용의 가스를 도입한다. 예를 들면, 아르곤, 산소, 수소(H2), 질소(N2), 수소 및 질소의 혼합 가스, 산소 및 아르곤의 혼합 가스, 질소 및 아르곤의 혼합 가스 또는 수소 및 아르곤의 혼합 가스 등을 챔버 내에 도입할 수 있다.
본 실시 형태에서는, 질화 실리콘막의 에칭 공정으로 행한 에칭 가스의 플라즈마화에 이어서 상기한 가스의 플라즈마화를 행한다. 즉, 에칭 공정으로 행한 플라즈마 방전을 정지하지 않고 클리닝 공정으로 옮긴다. 플라즈마화는 임의의 방법을 이용하여 행할 수 있으며, 예를 들면, 마이크로파의 조사에 의한 방법, 고주파를 이용한 유도 결합이나 용량 결합에 의한 방법 등을 예를 들 수 있다.
다음으로, 에칭 장치 내에 설치된 대향 전극 사이에 RF 바이어스 파워를 인가한다. 구체적으로는, 반도체 기판을 지지하는 하나의 전극과, 이 반도체 기판을 사이에 두고 하나의 전극과 대향하는 위치에 배치되는 다른 하나의 전극과의 사이에 바이어스를 인가한다. 이에 의해, 플라즈마속에서 발생한 아르곤 이온, 산소 이온, 수소 이온 또는 질소 이온이 쿨롱힘에 의해서 한쪽 전극으로 가까이 당겨진다. 따라서, 전극 사이의 적당한 위치에 반도체 기판을 설치함으로써, 도 3에 도시한 바와 같이, 제1 구리층(4)의 표면(구체적으로는, 구리 원자 및 불소 원자)에 이온(13)을 충돌시킬 수 있다. 플라즈마속에서 발생한 이온(13)은 고에너지를 갖기 때문에, 이러한 이온(13)이 제1 구리층(4)의 표면에 존재하는 구리 원자나 불소 원자에 충돌하여 반응함으로써 폴리머막(14)을 제거하는 것이 가능해진다.
이하에, 클리닝 공정의 일례에 대하여 진술한다.
상부 전극 및 하부 전극으로 이루어지는 한쌍의 대향 전극을 갖고, 하부 전극이 반도체 기판의 홀더를 겸하는 에칭 장치를 이용한다. 에칭 장치는, 평행 평판형, 전자사이클로트론형 및 유도 결합형 중 어느 것이어도 된다. 그리고, 노출된 제1 구리층의 표면이 상부 전극측에 향하도록 하여, 반도체 기판을 하부 전극상에 장착한다. 다음으로, 챔버 내에 아르곤과 산소의 혼합 가스를 도입하여, 압력을 예를 들면 50mTorr로 유지한다. 여기서, 도입하는 가스의 유량은, 예를 들면, 아르곤 가스에 대하여 400sccm으로 하고, 산소 가스에 대하여 20sccm으로 할 수 있다. 상부 전극에 1,400W의 파워를 인가하고, 하부 전극에 1,000W의 파워를 인가함으로써, 플라즈마속에서 발생한 아르곤 이온 및 산소 이온을 제1 구리층의 표면에 충돌시킬 수 있다.
질화 실리콘막의 에칭 공정 및 클리닝 공정을 통하여, 반도체 기판을 지지하는 홀더를 겸하는 전극의 표면 온도가 25℃ 이하가 되도록 설정해 두는 것이 바람직하다. 이와 같이 함으로써, 챔버 내에 산소 가스를 도입한 경우에 발생하는 구 리의 적극적인 산화 반응을 억제하는 것이 가능하다. 상기한 예에서는, 하부 전극의 표면 온도를 예를 들면 20℃로 할 수 있다.
이와 같이, 질화 실리콘막의 에칭 공정에 이어서, 노출된 제1 구리층의 표면에 아르곤 이온이나 산소 이온 등의 고에너지 이온을 충돌시킴으로써, 제1 구리층 표면의 불소 함유 폴리머막을 제거할 수 있다. 또한, 제1 구리층 표면에 부착한 불소 원자도 제거할 수 있기 때문에 새로운 폴리머막의 형성을 방지할 수 있다. 따라서, 제1 구리층 표면에 일정하게 자연 산화막을 형성하는 것이 가능해지므로, 반도체 기판을 챔버밖으로 추출하더라도 대기 중의 수분에 의해서 구리가 부식하지 않게 된다.
여기서, 자연 산화막은 구리의 부식을 방지하는 역할을 완수하므로, 노출된 제1 구리층의 최외측 표면에 얇게 형성되어 있으면 된다. 한편, 클리닝 공정에서 챔버 내에 산소 가스를 도입하는 경우에는, 이 산소 가스에 의해서 구리의 산화가 발생한다. 이 경우의 산화는, 자연 산화막을 형성할 때의 산화와는 달리 적극적인 구리의 산화로 된다. 따라서, 반응을 억제하여 구리의 산화가 너무 진행하지 않도록하는 것이 바람직하다. 본 실시 형태에 따르면, 반도체 기판을 보유하는 전극의 표면 온도를 25℃ 이하로 함으로써, 구리의 산화 반응을 억제하는 것이 가능해진다. 이 경우, 전극의 표면 온도의 하한값은, 플라즈마 처리에 지장이 없는 온도이면 특별히 한정되지 않는다.
클리닝 공정을 끝낸 후에는, 비아홀(8) 및 제2 홈(9)의 내부에, 제2 배리어 메탈막(10)의 형성 및 제2 구리층(11)의 매립을 행한다. 구체적으로는, 다음과 같 이 하여 행할 수 있다.
먼저, CVD법 또는 스퍼터법 등에 의해서, 질화 티탄막 또는 질화 탄탈막 등의 배리어 메탈막을 성막한 후, 이 위에 구리층을 더 성막한다. 계속해서, CMP법에 의해서 구리층 및 배리어 메탈막의 연마를 행한다. 이에 의해, 비아홀 및 제2 홈의 내부에만 구리층 및 배리어 메탈막이 남도록 할 수 있다.
제2 배리어 메탈의 형성막 및 제2 구리층의 매립은 다른 방법에 의해서 행하여도 된다. 예를 들면, CVD법 및 CMP법에 의해서 배리어 메탈을 제2 홈의 내부에만 형성한 후, 황산구리(CuSO4)를 베이스로 한 전해액을 이용하는 도금법에 의해서 제2 홈의 내부에 구리를 매립하여도 된다.
이상의 공정에 의해서, 제1 배선층(5), 비아 플러그(15) 및 제2 배선층(12)을 형성할 수 있다(도 2의 (e)). 여기서, 제2 배선층(12)은 비아 플러그(15)를 통해 제1 배선층(5)과 전기적으로 접속하고 있다.
본 실시 형태에서는, 제1 층간 절연막과 제2 층간 절연막 사이에 질화 실리콘막을 형성하였지만, 본 발명은 이것에 한정되는 것은 아니다. 절연막으로서 이용할 수 있고, 불소 함유의 에칭 가스에 의해서 에칭되는 것이면 다른 막이어도 된다.
또한, 본 실시 형태에서는, 제1 배선층 및 제2 배선층을 형성하는 예에 대하여 진술하였지만, 본 발명은 이것에 한정되는 것은 아니다. 마찬가지의 공정을 반복함으로써, 제2 배선층 위에 제3 배선층, 제4 배선층, … 등을 형성해도 된다.
본 실시 형태에 따르면, 질화 실리콘막의 에칭 공정에 이어서, 구리층 표면에 아르곤 이온이나 산소 이온 등을 충돌·반응시켜, 구리층 표면의 불소 함유 폴리머막 등을 제거할 수 있다. 이에 의해, 노출된 구리층의 표면에 자연 산화막을 형성하는 것이 가능해지므로, 대기중의 수분과 구리가 반응함으로써 구리가 부식하는 것을 방지할 수 있다.
또한, 본 실시 형태에 따라, 반도체 기판을 지지하는 전극의 표면 온도를 25℃ 이하로 함으로써, 챔버 내의 산소 가스에 의해서 구리의 산화가 진행하는 것을 억제할 수 있다.
<제2 실시 형태>
본 실시 형태에 따른 반도체 장치의 제조 방법은, 구리 배선 위에 절연막을 형성하는 공정과, 이 절연막을 불소 함유 가스를 이용하여 플라즈마 에칭하여 구리 배선에 달하는 개공부를 형성하는 공정과, 이 개공부를 형성하는 공정 후, 플라즈마 방전을 일단 정지하여 챔버내를 탈기한 후, 동일 챔버내에서, 개공부의 바닥부에 노출된 구리의 표면을 플라즈마 처리하는 공정을 갖는 것을 특징으로 한다.
본 실시 형태에 따른 반도체 장치의 배선 구조는 제1 실시 형태에서 설명한 도 1에 도시한 것과 마찬가지이다.
다음으로, 도 2를 이용하여 본 실시 형태에 따른 반도체 장치의 제조 방법을 설명한다.
먼저, 도 2의 (a)에 도시한 바와 같은 제1 배선층을 형성한다. 이것은 제1 실시 형태에서 설명한 방법과 마찬가지로 행할 수 있다.
다음으로, 도 2의 (b)에 도시한 바와 같이, 제1 층간 절연막(1) 및 제1 배선층(5) 위에 질화 실리콘막(6)을 형성한다. 질화 실리콘막(6)의 형성은, 예를 들면 CVD법 또는 스퍼터법 등에 의해서 행할 수 있다.
계속해서, 도 2의 (c)에 도시한 바와 같이, 질화 실리콘막(6) 위에 제2 층간 절연막(7)을 형성한다. 예를 들면, CVD법 또는 스퍼터법 등에 의해서 산화 실리콘막을 성막하여 제2 층간 절연막으로 할 수 있다.
다음으로, 비아홀(8) 및 제2 배선층용의 제2 홈(9)을 형성한다.
먼저, 포토리소그래피법을 이용하여, 제2 층간 절연막(7)을 이방성 에칭한다. 구체적으로는, 제2 층간 절연막(7) 위에 형성한 레지스트 패턴(도시하지 않음)을 마스크로 하여, 제2 층간 절연막(7)의 에칭을 질화 실리콘막(6)에 달할 때까지 행한다. 즉, 이 에칭에 의해서 질화 실리콘막(6)의 표면이 일부 노출된다. 에칭 가스로서는, 예를 들면, 헥사플루오로부타디엔(C4F6), 산소(O2) 및 아르곤(Ar)의 혼합 가스 또는 옥타플루오로부텐(C4F8) 및 아르곤의 혼합 가스 등을 이용할 수 있다. 다음으로, 노출된 질화 실리콘막(6)을 에칭하여 제1 배선층(5)의 제1 구리층(4)을 노출시킨다.
이상의 에칭 처리에 의해, 도 2의 (d)에 도시한 바와 같이 비아홀(8) 및 제2 홈(9)을 개공할 수 있다.
질화 실리콘막(6)의 에칭은, 불소 함유 가스를 이용한 이방성 플라즈마 에칭에 의해서 행할 수 있다. 불소 함유 가스로서는, 예를 들면, 테트라플루오로메탄 또는 트리플루오로메탄을 포함하는 가스를 들 수 있다. 구체적으로는, 테트라플루오로메탄 및 산소의 혼합 가스, 테트라플루오로메탄, 산소 및 아르곤의 혼합 가스, 트리플루오로메탄 및 산소의 혼합 가스, 또는 트리플루오로메탄, 산소 및 아르곤의 혼합 가스 등을 이용할 수 있다.
본 실시 형태는, 질화 실리콘막의 에칭 공정후, 플라즈마 방전을 오프로 한 상태에서 챔버내를 탈기함으로써, 챔버 내의 불소 함유 가스 및 불소 함유 가스에 유래하는 불소 성분을 대체로 제거하는 것을 특징으로 한다.
즉, 본 실시 형태는, 사전에 챔버내 및 반도체 기판에 부착된 불소 분자 등의 에칭 가스 성분을 될 수 있는 한 제거한 후에, 제1 실시 형태에서 설명한 클리닝 공정을 행하는 것이다. 이와 같이 함으로써, 클리닝 공정에서 플라즈마 방전을 행할 때에, 챔버 내에 부착된 불소 분자 등이 반도체 기판에 부착하는 것을 방지할 수 있다. 또한, 반도체 기판의 표면에 부착된 불소 분자 등을 어느 정도 제거하는 것도 가능하다. 따라서, 다음의 클리닝 공정에서, 제1 구리층의 표면에서 보다 완전하게 오염물을 제거하는 것이 가능하게 된다.
챔버 안을 탈기함으로써 에칭 가스 성분을 대체로 제거한 후에는, 제1 실시 형태에서 설명한 클리닝 공정을 행한다. 본 실시 형태에서는, 질화 실리콘막의 에칭 공정, 탈기에 의한 에칭 가스의 제거 공정 및 클리닝 공정을 동일한 챔버 내에서 행한다.
또한, 본 실시 형태에서 사용 가능한 에칭 장치로서는, 예를 들면, 평행 평판형 에칭 장치, 전자 사이클로트론 에칭 장치 또는 유도 결합형 에칭 장치 등을 예를 들 수 있다.
클리닝 공정은, 제1 실시 형태와 같이 하여 행할 수 있다.
먼저, 챔버 내에 플라즈마 처리용의 가스를 도입한다. 예를 들면, 아르곤, 산소, 수소(H2), 질소(N2), 수소 및 질소의 혼합 가스, 산소 및 아르곤의 혼합 가스, 질소 및 아르곤의 혼합 가스 또는 수소 및 아르곤의 혼합 가스 등을 챔버 내에 도입할 수 있다.
다음으로, 플라즈마 방전을 온으로 하고, 상기한 가스의 플라즈마화를 행한다. 플라즈마화는 임의의 방법을 이용하여 행할 수 있으며, 예를 들면, 마이크로파의 조사에 의한 방법, 고주파를 이용한 유도 결합이나 용량 결합에 의한 방법 등을 예를 들 수 있다.
다음으로, 에칭 장치 내에 형성된 대향 전극 사이에 RF 바이어스 파워를 인가한다. 구체적으로는, 반도체 기판을 지지하는 하나의 전극과, 이 반도체 기판을 사이에 두고 하나의 전극과 대향하는 위치에 배치되는 다른 하나의 전극과의 사이에 바이어스를 인가한다. 이에 의해, 플라즈마속에서 발생한 아르곤 이온, 산소 이온, 수소 이온 또는 질소 이온이 쿨롱힘에 의해서 한쪽 전극으로 가까이 당겨진다. 따라서, 전극 사이의 적당한 위치에 반도체 기판을 형성함으로써, 도 3에 도시한 바와 같이, 제1 구리층(4)의 표면(구체적으로는, 구리 원자 및 불소 원자)에 이온(13)을 충돌시킬 수 있다. 플라즈마속에서 발생한 이온(13)은 고에너지를 갖기 때문에, 이러한 이온(13)이, 제1 구리층(4)의 표면에 존재하는 구리 원자나 불 소 원자에 충돌하여 반응함으로써, 폴리머막(14)을 제거하는 것이 가능해진다.
이와 같이, 질화 실리콘막의 에칭 공정에 이어서, 챔버 안을 탈기한 후, 구리층 표면에 아르곤 이온이나 산소 이온 등의 고에너지 이온을 충돌시킴으로써, 구리층 표면의 불소 함유 폴리머를 포함하는 오염물을 효율적으로 제거할 수 있다. 따라서, 노출된 구리층 표면에 일정하게 자연 산화막을 형성하는 것이 가능해지므로, 반도체 기판을 챔버 밖으로 추출하여도, 대기 중의 수분에 의해서 구리가 부식하지는 않게 된다.
여기서, 자연 산화막은 구리의 부식을 방지하는 역할을 완수하므로, 노출된 구리층의 최외측 표면에 얇게 형성되어 있으면 된다. 한편, 클리닝 공정에서 챔버 내에 산소 가스를 도입한 경우에는, 이 산소 가스에 의해서 구리의 산화가 발생한다. 이 경우의 산화는, 자연 산화막을 형성할 때의 산화와는 달리 적극적인 구리의 산화로 된다. 따라서, 반응을 억제하여 구리의 산화가 지나치게 진행하지 않도록 하는 것이 바람직하다. 따라서, 제1 실시 형태에서 진술한 바와 같이, 예를 들면, 반도체 기판을 유지하는 전극의 표면 온도를 25℃ 이하로 하는 것에 의해서, 구리의 산화 반응을 억제할 수 있다. 또한, 전극의 표면 온도의 하한값은 플라즈마 처리에 지장이 없는 온도이면 특별히 한정되지 않는다.
클리닝 공정을 끝낸 후에는, 레지스트막을 제거한 후, 비아홀(8) 및 제2 홈(9)의 내부에 제2 배리어 메탈막(10)의 형성 및 제2 구리층(11)의 매립을 행한다. 구체적으로는 다음과 같이 행할 수 있다. 먼저, CVD법 또는 스퍼터법 등에 의해서, 질화 티탄막 또는 질화 탄탈막 등의 배리어 메탈막을 성막한 후, 이 위에 구리층을 더 성막한다. 계속해서, CMP법에 의해서, 구리층 및 배리어 메탈막의 연마를 행한다. 이에 의해, 제2 홈의 내부에만, 구리층 및 배리어 메탈막이 남도록 할 수 있다.
제2 배리어 메탈막의 형성 및 제2 구리층의 매립은 다른 방법에 의해서 행하여도 된다. 예를 들면, CVD법 및 CMP법에 의해서 배리어 메탈을 제2 홈의 내부에만 형성한 후, 황산구리를 베이스로 한 전해액을 이용하는 도금법에 의해서 제2 홈의 내부에 구리를 매립하여도 된다.
이상의 공정에 의해서, 제1 배선층(5), 비아 플러그(15) 및 제2 배선층(12)을 형성할 수 있다(도 2의 (e)). 여기서, 제2 배선층(12)은 비아 플러그(15)를 통해 제1 배선층(12)과 전기적으로 접속하고 있다.
본 실시 형태에서는, 제1 층간 절연막과 제2 층간 절연막 사이에 질화 실리콘막을 형성하였지만, 본 발명은 이것에 한정되는 것은 아니다. 절연막으로서 이용할 수 있고 불소 함유의 에칭 가스에 의해서 에칭되는 것이면 다른 막이어도 된다.
또한, 본 실시 형태에서는, 제1 배선층 및 제2 배선층을 형성하는 예에 대하여 진술하였지만, 본 발명은 이것에 한정되는 것은 아니다. 마찬가지의 공정을 반복함으로써, 제2 배선층 위에 제3 배선층, 제4 배선층, … 등을 형성해도 된다.
본 실시 형태에 따르면, 질화 실리콘막의 에칭 공정에 이어서, 챔버내를 탈기함으로써, 챔버 안이나 반도체 기판의 표면에 부착한 에칭 가스 성분을 제거할 수 있다. 즉, 클리닝 공정의 앞에, 제1 구리층 표면의 불소 원자수를 어느 정도 적게 할 수 있다. 따라서, 클리닝 공정에서, 구리층의 표면에 아르곤 이온이나 산소 이온 등을 충돌·반응시킴으로써, 구리층 표면에 형성된 불소 함유 폴리머막 등의 오염물을 보다 완전하게 제거하는 것이 가능하게 된다.
제1 실시 형태 및 제2 실시 형태에서는, 제2 배선층을 형성할 때에 노출되는 제1 배선층의 제1 구리층을 플라즈마 처리하는 예에 대하여 진술하였지만, 본 발명은 이것에 한정되는 것은 아니다. 불소 함유 가스를 이용한 에칭에 의해서 오염된 구리의 표면에서 오염물을 제거할 목적이면, 본 발명을 적용하는 것이 가능하다.
예를 들면, 구리 배선을 갖는 반도체 장치의 제조 방법이면 본 발명을 적용하는 것이 가능하다. 즉, 본 발명은, 구리 배선 위에 절연막을 형성하는 공정과, 이 절연막을 불소 함유 가스를 이용하여 에칭하여 구리 배선에 달하는 개공부를 형성하는 공정과, 이 개공부의 바닥부에 노출된 구리의 표면을 플라즈마 처리하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법으로 표현할 수도 있다. 개공부를 형성하는 공정과 플라즈마 처리하는 공정은 동일한 챔버 내에서 행할 수 있다. 또한, 개공부를 형성하는 공정 후, 챔버 안을 탈기함으로써, 불소 함유 가스 및 불소 함유 가스에 유래하는 불소 성분을 챔버내에서 대체로 제거하고 나서 플라즈마 처리를 행하여도 된다. 절연막은, 질화 실리콘막이어도 좋고, 질화 실리콘막 위에 산화 실리콘막이 적층된 막이어도 된다.
본 발명에 따르면, 노출된 구리층의 표면에서 불소 함유 폴리머막 등의 오염물을 제거하기 때문에, 구리층의 표면을 자연 산화막이 형성된 상태로 할 수 있다. 이에 의해, 대기 중의 수분에 의해서 구리가 부식하는 것을 방지하는 것이 가능해진다.

Claims (6)

  1. 구리 배선을 갖는 반도체 장치의 제조 방법에 있어서,
    상기 구리 배선 위에 절연막을 형성하는 공정과,
    상기 절연막을 불소 함유 가스를 이용하여 에칭함으로써 상기 구리 배선에 도달하는 개공부를 형성하는 공정과,
    상기 개공부를 형성하는 공정 후, 플라즈마 방전을 끊지 않고서 동일 챔버 내에서 연속하여 상기 개공부의 바닥부에 노출된 구리의 표면을 대기에 노출시키기 전에 플라즈마 처리하여 불소 원자 또는 불소 함유 폴리머를 제거하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 구리 배선을 갖는 반도체 장치의 제조 방법에 있어서,
    상기 구리 배선 위에 절연막을 형성하는 공정과,
    상기 절연막을 불소 함유 가스를 이용하여 에칭함으로써 상기 구리 배선에 도달하는 개공부를 형성하는 공정과,
    상기 개공부의 바닥부에 노출된 구리의 표면을 대기에 노출시키기 전에 플라즈마 처리하여 불소 원자 또는 불소 함유 폴리머를 제거하는 공정
    을 포함하고,
    상기 개공부를 형성하는 공정과 상기 플라즈마 처리하는 공정을 동일 챔버 내에서 행하고,
    상기 개공부를 형성하는 공정 후, 플라즈마 방전을 일단 정지한 후에 상기 플라즈마 처리하는 공정을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 다층 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판상에 제1 층간 절연막을 형성하는 공정과,
    상기 제1 층간 절연막에 홈을 형성하는 공정과,
    상기 홈의 내면에 제1 배리어 메탈층을 형성하는 공정과,
    상기 홈의 내부에 상기 제1 배리어 메탈층을 개재하여 제1 구리층을 매립함으로써 제1 배선층을 형성하는 공정과,
    상기 제1 층간 절연막 및 상기 제1 배선층 위에 질화 실리콘막을 형성하는 공정과,
    상기 질화 실리콘막 위에 제2 층간 절연막을 형성하는 공정과,
    상기 제2 층간 절연막을 에칭하여 상기 질화 실리콘막의 일부를 노출시키는 공정과,
    상기 노출된 질화 실리콘막을 불소 함유 가스를 이용하여 에칭함으로써 비아홀을 형성하여 상기 제1 구리층을 노출시키는 공정과,
    상기 노출된 제1 구리층을 대기에 노출시키기 전에 플라즈마 처리하여 불소 함유 폴리머를 포함하는 오염물을 제거하는 공정과,
    상기 비아홀의 내면에 제2 배리어 메탈막을 형성하는 공정과,
    상기 비아홀의 내부에 상기 제2 배리어 메탈막을 개재하여 제2 구리층을 매립함으로써 비아 플러그를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 다층 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판상에 제1 층간 절연막을 형성하는 공정과,
    상기 제1 층간 절연막의 표면에 홈을 형성하는 공정과,
    상기 홈의 내면에 제1 배리어 메탈층을 형성하는 공정과,
    상기 홈의 내부에 상기 제1 배리어 메탈층을 개재하여 제1 구리층을 매립함으로써 배선을 형성하는 공정과,
    상기 제1 층간 절연막 및 상기 배선 위에 절연막을 형성하는 공정과,
    상기 절연막 위에 제2 층간 절연막을 형성하는 공정과,
    상기 제2 층간 절연막을 에칭하여 비아 홀을 형성하고, 상기 절연막의 일부를 노출시키는 공정과,
    상기 노출된 절연막을 에칭하여 상기 배선을 노출시키는 공정과,
    상기 노출된 배선의 표면을 대기에 노출시키기 전에 플라즈마 처리하여 불소 원자 또는 불소 함유 폴리머를 제거하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 플라즈마 처리는, 질소 원자를 포함하는 가스에 의한 플라즈마 방전을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서,
    상기 절연막은 질화 실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
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