JP4159584B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4159584B2
JP4159584B2 JP2006170376A JP2006170376A JP4159584B2 JP 4159584 B2 JP4159584 B2 JP 4159584B2 JP 2006170376 A JP2006170376 A JP 2006170376A JP 2006170376 A JP2006170376 A JP 2006170376A JP 4159584 B2 JP4159584 B2 JP 4159584B2
Authority
JP
Japan
Prior art keywords
film
wafer
chamber
etching
silicon nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006170376A
Other languages
English (en)
Other versions
JP2008004632A (ja
Inventor
賢 荻野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2006170376A priority Critical patent/JP4159584B2/ja
Priority to US11/812,423 priority patent/US7928014B2/en
Publication of JP2008004632A publication Critical patent/JP2008004632A/ja
Application granted granted Critical
Publication of JP4159584B2 publication Critical patent/JP4159584B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/905—Cleaning of reaction chamber

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体装置の製造方法に関し、特に、半導体装置のポリメタル配線中のポリシリコン膜をエッチングする工程を有する半導体装置の製造方法に関する。
半導体記憶装置であるＤＲＡＭやＦｌａｓｈメモリーでは、近年ゲート配線材料として、図４に示すような、ポリシリコン膜とタングステン（Ｗ）などのメタル配線とを積層した積層膜から成るポリメタル構造が採用されるようになっている。ゲート電極は、シリコン基板１０上に形成されたゲート酸化膜１１上に形成され、ポリシリコン膜１２、タングステン窒化膜（以下、ＷＮ膜と記す）１３、および、タングステン膜（以下、Ｗ膜と記す）１４から構成される。ゲート電極を覆ってハードマスクとして用いられたシリコン窒化膜１５およびシリコン酸化膜１６がゲート電極上に形成され、ゲート電極の全体を覆って薄いシリコン窒化膜１７が形成されている。
上記ゲート配線構造において、抵抗率が低いＷなどの金属を配線として用いると、微細なゲート配線についても、その配線抵抗を低く保つことができる。しかし、ゲート酸化膜１１上に直接にＷを成膜すると、金属Ｗによる界面準位の変動などにより、トランジスタ特性に影響があるため、金属膜１４とゲート酸化膜１１との間にポリシリコン膜１２を挿入し、金属／ポリシリコン膜のポリメタル構造を採用するものである。
また、図４の構造では、Ｗ膜１４とポリシリコン膜１２との間には、Ｗの膜質を維持し且つ界面抵抗の制御のため、薄いＷＮ膜１３が挿入されている。更に、Ｗが表面に露出していると、エッチング中や洗浄（ｗｅｔ処理）工程などで、Ｗ元素がゲート酸化膜１１に付着するという汚染問題が発生するため、Ｗ膜１４を含むゲート電極の側面は、薄いシリコン窒化膜１７で覆われた構造としている。
上記ポリメタル構造を採用したゲート電極は、以下の工程で得られる。まず、ゲート酸化膜１１上にポリシリコン膜１２、ＷＮ膜１３、Ｗ膜１４、シリコン窒化膜１５、および、シリコン酸化膜１６を堆積し、レジストマスクにより、Ｗ膜１４上のシリコン窒化膜１５およびシリコン酸化膜１６をエッチングしてハードマスクに形成する。次いで、レジストマスクを剥離し、或いは、そのままの状態でハードマスク１５、１６を用いてＷ膜１４をエッチングし、ポリシリコン膜１２をある程度掘り込んだ状態で、エッチングをストップする（図５）。
その後に、薄いシリコン窒化膜１７ａを全面に成膜する（図６）。更に、ポリシリコン膜１２の表面が露出するまで、シリコン窒化膜１７ａを異方性エッチングし、ゲート電極の側壁にサイドウオールシリコン窒化膜１７を形成する（図７）。その後、表面が露出したポリシリコン膜１２を異方性エッチングし、ゲート電極を形成する（図８）。なお、シリコン窒化膜１７ａとポリシリコン膜１２のエッチングでは、チャンバーを分ける必要はなく、同一チャンバーにおいて一度の処理で行う。ただし、エッチング条件は異なるので、シリコン窒化膜１７ａをエッチングした後に、プラズマ放電を一旦止め、再度レシピを変えてプラズマ放電を開始し、ポリシリコン膜１２をエッチングする。プラズマエッチング装置を用いた異方性エッチング工程は、例えば特許文献１に記載されている。
特開平９−６４０１７号公報
一般に、エッチング処理を行うと、エッチングチャンバー内には反応生成物が蓄積していく。ゲートポリシリコン膜のエッチングにおいては、Ｓｉ系の反応生成物が蓄積する。エッチングチャンバーに付着する反応生成物の様子を図１の断面図に示す。チャンバー２１の壁や天井には、反応生成物２６が蓄積している旨が示されている。反応生成物２６の蓄積によって、主として以下のような不具合が発生する。
まず、プロセス条件の変動が挙げられる。エッチングの進行により、チャンバー２１内の雰囲気、つまりプロセス条件が徐々に変化するため、形成される膜の寸法や形状などがロット内で、或いは、ロット間で変化してしまうことである。例えば、チャンバー２１内の反応生成物２６の増加に伴い、一般に、ウエハ上の配線幅は拡大し、また、配線の垂直形状がテーパー形状となる方向に変化する。
次に、パーティクルの落下が挙げられる。エッチングでの反応生成物が、チャンバー２１の内壁や天井などに、過剰に蓄積すると、その蓄積した反応生成物２６が、ウエハ上に落下し、或いは、ウエハ内を汚染するパーティクルとなる。これらを避けるために、チャンバー２１のドライクリーニング処理が一般に行われている。エッチング装置のドライクリーニングでは、ウエハ内の膜をエッチングするエッチング条件とは異なる、反応生成物を除去しやすい条件を用いて、チャンバー内でプラズマ放電を行い、反応生成物を除去する。
ドライクリーニングの方法としては、以下に示す２つの方法がある。まず、ロット毎にダミーウエハを使用してドライクリーニングを行う方法である。この方法を図９のフローチャートに示した。つまり、例えばウエハ２５枚から成る製品ロットのエッチング工程（ステップＳ２２）の開始前に、Ｓｉダミーウエハを使用し、チャンバー内の汚染物質を除去するドライクリーニング（ステップＳ２１）が行われる。この方法は、１ロット分のドライクリーニングをまとめて行う手法である。ウエハが搭載される電極２２（図１）は、ダミーウエハでカバーされているので、長いドライクリーニング処理を行っても電極２２は損傷しないという特徴がある。しかし、この方法の欠点として、１つにはダミーウエハを使用することで、コストが増大することが挙げられる。もう１つは、１ロット分をまとめてドライクリーニングするために、ロットの前半よりは後半の方に反応生成物がチャンバー内により蓄積することである。これは、ロット内のプロセス条件の変動を引き起こすことから好ましくない。
ドライクリーニングの別の方法は、ウエハ１枚ごとにドライクリーニングをウエハレスで行う方法である。これを図１０のフローチャートに示した。つまり、製品ウエハ１枚ごとのエッチング工程（ステップＳ３２）に先だって、そのエッチング開始前にドライクリーニング（ステップＳ３１）を行うものである。ダミーウエハを使用しないウエハレス状態でこのクリーニングを行う。これをｉｎ−ｓｉｔｕクリーニングとも呼ぶ。この方法では、直前の製品ウエハの処理１枚で発生した反応生成物を、ウエハのエッチングに先立って除去する。この手法を用いると、ダミーウエハのコストが削減でき、ロット内でのプロセス条件の変動も抑制しやすい。
現状では、上記ダミーウエハを使用する方法も用いられているが、ウエハレス（ｉｎ−ｓｉｔｕ）ドライクリーニングに移行しつつある。ウエハレスドライクリーニングを行うときには、以下の問題が発生する。まず、ウエハを搭載する電極へのダメージがある。ウエハレスであるために、ウエハが搭載される電極が直接にプラズマにさらされ、ダメージが蓄積され、電極寿命が短くなる原因となる。ダメージとは、電極自体がエッチングされることで、表面に微細な傷やクラックが発生したり、表面のフラットネスが損なわれたりすることを指す。こうしたことが起こると、電極の静電吸着力が減少し、ウエハずれによる搬送トラブルなどの原因となる。
ウエハレスドライクリーニングにおける第２の問題は、電極からの金属汚染が発生することである。電極表面の材質はセラミックが一般的であり、このセラミックに、メーカーにより含有量は異なるものの、Ｔｉ，Ｚｎなどの重金属が含まれている。ドライクリーニングによって、これら重金属がチャンバー内壁や天井に付着し、製品処理中に製品に再付着し、汚染をひきおこす。汚染問題は、特にゲートポリシリコン膜のプラズマエッチング工程の場合には、避けなければらない問題である。これは、ゲート酸化膜が露出した状態に行われるので、金属元素が付着するとトランジスタ特性に影響しやすいためである。
本発明の目的は、上記従来技術の問題に鑑み、プラズマエッチング装置において、電極がダメージを受ける問題や、電極が金属汚染の発生原因となる問題を回避したプラズマエッチング装置のドライクリーニング工程を有する半導体装置の製造方法を提供することにある。
上記目的を達成するために、本発明の半導体装置の製造方法は、第１の態様において、プラズマエッチング装置のチャンバー内に設けられた電極上に、シリコン膜の表面を含むウエハ表面を第１の膜で覆ったウエハを搭載する工程と、
シリコン膜と前記第１の膜とのエッチ選択比が所定値以上となるプラズマエッチング条件を選択し、チャンバー内をドライクリーニングする工程と、
所定のプラズマエッチング条件を選択し、前記ウエハ上の第１の膜およびシリコン膜を順次に異方性エッチングする工程と、
前記異方性エッチング後のウエハをチャンバーから取り出す工程と、
を順次に有する処理を、ウエハ毎に繰り返すことを特徴とする。
本発明の半導体装置の製造方法は、第２の態様において、ウエハ表面にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にポリシリコン膜、金属膜、絶縁膜を順次に形成する工程と、
前記絶縁膜、金属膜およびポリシリコン膜の一部を所定のパターンに異方性エッチングする工程と、
前記ウエハ上の全面にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜が形成されたウエハを、プラズマエッチング装置のチャンバー内に設けられた電極に搭載する工程と、
前記チャンバー内をドライクリーニングする工程と、
前記ドライクリーニングした後、前記チャンバー内で、前記シリコン窒化膜を異方性エッチングする工程と、
記シリコン窒化膜を異方性エッチングした後、前記チャンバー内で、前記ポリシリコン膜を異方性エッチングする工程と、
前記ポリシリコン膜が異方性エッチングされたウエハをチャンバーから取り出す工程と、
を少なくとも含み、且つ上記の順に処理することを特徴とする。
本発明の半導体装置の製造方法によると、製品となるウエハをチャンバー内の電極に搭載した状態でチャンバー内壁のドライクリーニングを行うので、電極に生ずるダメージが低減できる。また、そのドライクリーニングに際して、シリコン膜と第１の膜又はシリコン窒化膜のエッチ選択比が所定値以上となる条件を採用するので、製品ウエハでの第１の膜又はシリコン窒化膜のエッチングが抑えられ、製品ウエハの品質に与える影響が無視できる程度となる。従って、ウエハの汚染が抑えられると共に製品品質が高いウエハが得られる。
ここで、本発明の第１の態様の半導体装置の製造方法では、前記第１の膜がシリコン窒化膜である構成が採用できる。ＤＲＡＭなどでは、シリコン窒化膜でシリコン膜を覆った状態で、シリコン窒化膜とシリコン膜を連続してプラズマエッチングする工程が採用されているので、特に本発明のプロセスの採用が好適である。
前記チャンバーに付属するコイルにプラズマ励起用電力を印加し、前記電極にバイアス電力を印加して、シリコン窒化膜とシリコン膜のエッチ選択比が１００以上の条件で前記ドライクリーニングを行うことが好ましい。１００以上のエッチ選択比を有するエッチングを行うことで、第１の膜に生ずるエッチングは実質的に無視できる。
前記ドライクリーニングする工程は、前記プラズマ励起用電力が４００Ｗ以上、前記バイアス電力が０以上で５Ｗ以下、チャンバー内の圧力が４．５ｍＴｏｒｒ以上、チャンバー内に供給するＯ２ガスの流量、又は、Ｏ２ガスおよびＮ２ガスの流量の和と、Ｃｌ２ガスの流量との比が１．５％以上の条件を採用することができる。シリコン窒化膜とシリコン膜のエッチ選択比について、具体的に１００以上のエッチ選択比が可能な条件が得られる。
前記ドライクリーニングする工程では、例えば、前記シリコン窒化膜は１ｎｍ以下のエッチング量で抑えることが好ましい。ウエハの品質が確保できる。
本発明では、製品ウエハをチャンバー内に搬送し、エッチングステップを開始する前に、クリーニングステップを挿入するという構成を採用している。クリーニング条件としては、例えば第１の膜がシリコン窒化膜である場合には、エッチ選択比（シリコン膜／シリコン窒化膜）が１００以上となる条件を選ぶ。これにより、シリコン窒化膜で覆われているウエハ表面は、ほとんどエッチングされずに、チャンバー内のＳｉ系反応生成物をクリーニングできる。またウエハレスクリーニングでないため、ウエハが搭載される電極へのダメージも防ぐことが出来る。
本発明の第２の態様の半導体装置の製造方法は、前記金属膜が、純金属膜、金属窒化膜、及び、金属シリサイド膜の少なくとも１つを含む半導体装置の製造に適用でき、また、前記絶縁膜が、シリコン酸化膜、及び、シリコン窒化膜の少なくとも１つを含む半導体装置の製造に適用できる。
以下、図面を参照し、本発明の実施形態について詳細に説明する。図６は、ポリメタルゲートのシリコン窒化膜およびポリシリコン膜のエッチング工程における、エッチング前のウエハ状態の断面図を示している。
最初に、ウエハ１０の表面に熱酸化法により厚さ３．６ｎｍのゲート酸化膜１１を形成する。その後、モノシラン（ＳｉＨ４）とホスフィン（ＰＨ３）を原料ガスとするＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により厚さ７０ｎｍのリンを含有するポリシリコン膜１２を形成する。このポリシリコン膜１２は、非晶質状態で成膜した後、熱処理して多結晶状態のポリシリコン膜とすることが望ましい。すなわち、４３０℃の成膜温度で非晶質状態のシリコン膜を形成し、７００℃の熱処理を施して多結晶状態のポリシリコン膜とする。この方法で形成したポリシリコン膜は、成膜時に多結晶状態となる条件で形成したポリシリコン膜に比べて、表面が著しく平滑になり、微細加工に好適となる。また、７００℃の結晶化熱処理により、膜中に含有されているリンが活性化して導電性を有し、ｎ型半導体となる。また、成膜時にホスフィンを導入せずに、非晶質のシリコン膜を形成し、イオン打ち込み法によってｐ型不純物を導入し、その後、結晶化熱
処理を行なえばｐ型半導体を得ることができる。
次に、ポリシリコン膜１２上に積層する金属膜として、厚さ１０ｎｍのＷＮ膜１３および厚さ５５ｎｍのＷ膜１４をスパッタ法により形成する。ポリシリコン膜１２とＷＮ膜１３の間にタングステンシリサイド膜（ＷＳｉ２）を介在させることもできる。タングステンシリサイド膜を介在させると、ポリシリコン膜１２とＷＮ膜１３の接触に起因する接触抵抗低減に効果的である。
次に、金属膜上に積層する絶縁膜として、厚さ１４０ｎｍのシリコン窒化膜１５および厚さ８０ｎｍのシリコン酸化膜１６を順次形成する。シリコン窒化膜１５の原料ガスにはモノシランとアンモニア（ＮＨ３）を用い、シリコン酸化膜１６の原料ガスにはモノシランと一酸化二窒素（Ｎ２Ｏ）を用い、プラズマＣＶＤ法により形成する。
次に、シリコン酸化膜１６の表面に所定のホトレジストパターンをリソグラフィ法により形成する。続いて、ホトレジストをマスクとして、シリコン酸化膜１６およびシリコン窒化膜１５をプラズマエッチング法により異方性エッチングする。このプラズマエッチングにはフッ素含有プラズマを用いる。エッチングガスにはオクタフロロシクロペンタン（Ｃ５Ｆ８）などを主成分として用いることができる。
次に、マスクとして用いたホトレジストを除去し、シリコン酸化膜１６およびシリコン窒化膜１５を新たなマスクとして、Ｗ膜１４およびＷＮ膜１３を塩素（Ｃｌ２）含有プラズマを用いて異方性エッチングする。この時、ポリシリコン膜が初期の表面から２０〜３０ｎｍ堀り下がるように、ＷＮ膜をオーバーエッチする。
次に、厚さ１３ｎｍのシリコン窒化膜１７を全面に形成する。シリコン窒化膜１７の形成には、ジクロロシラン（ＳｉＨ２Ｃｌ２）とアンモニアを原料ガスとするＣＶＤ法により形成する。Ｗ膜は極めて酸化されやすいので、シリコン窒化膜１７が形成されるまでにＷ膜が酸化されないように配慮した機構を有する成膜装置が必要である。
また、ＣＶＤ法に代えてＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いることができる。ＡＬＤ法ではＣＶＤ法より低温で形成できるのでＷ膜の酸化抑制に効果的である。
図１に、ゲートポリシリコン膜のプラズマエッチング装置の一例を示している。装置構成を説明すると、チャンバー２１の直上に設置したコイル２３に、高周波電源装置２４から高周波電力（ｒｆ）を供給してプラズマを生成する。また、ウエハを搭載する下部電極２２に高周波電源装置２５から高周波電力を印加し、この印加した高周波電力によって、プラズマ中のイオンをウエハに引き込んでエッチングを行う。コイル２３に印加する高周波電力をプラズマ励起用電力、下部電極２２に印加する高周波電力をバイアス電力と呼ぶ。
次に、図２を参照して第１の実施例の製造方法を説明する。製品ウエハを処理する際に、従来のようにウエハレスドライクリーニングは行わず、まず、ステップＳ１で、製品ウエハの１枚目をチャンバー内に搬送し、電極上に搭載する。この状態で、通常のエッチングステップＳ３を開始する前に、ドライクリーニングステップを実施する（ステップＳ２）。その後は、ウエハに対して通常のエッチング処理を行い（ステップＳ３）、終了後に製品ウエハを搬出する（ステップＳ４）。これによって、１枚目の処理が終了する（ステップＳＡ）。製品ウエハの２枚目以降についてもこの処理を繰り返し（ステップＳＢ）、次いで、１ロット（２５枚）分のウエハについて同様な処理を行う。
ドライクリーニングステップＳ２では、エッチ選択比（ポリシリコン膜／シリコン窒化膜）が非常に大きい条件を用いる。これは、ウエハ最表面のシリコン窒化膜１７は出来るだけエッチングせずに、チャンバー内に付着したＳｉ系の反応生成物を選択的にエッチングするためである。なお、シリコン系反応生成物とポリシリコン膜のエッチングレートは同等と見なせる。エッチ選択比（ポリシリコン膜／シリコン窒化膜）は、例えば１００以上あればよい。このエッチ選択比を達成するために、例えば、以下のようなクリーニング条件を用いる。つまり、供給ガスのガス流量比：Ｃｌ２／Ｏ２＝２７０／３ｓｃｃｍ、チャンバー内の圧力：４．５ｍＴｏｒｒ、プラズマ励起用電力：４００Ｗ、バイアス電力：０Ｗを用いる。本条件を選択する際には以下の点を考慮した。
バイアス電力について：
一般にバイアス電力を下げるほど、エッチ選択比（ポリシリコン膜／シリコン窒化膜）は高くなる。また、高周波電力が低いほどその依存性は急激である。本条件でのエッチ選択比（ポリシリコン膜／シリコン窒化膜）のバイアス電力依存性を図３の実線に示した。目標であるエッチ選択比≧１００は、バイアス電力≦５Ｗで達成される。
（Ｏ２＋Ｎ２）／Ｃｌ２流量比について：
Ｏ２を増加しても、エッチ選択比は高くなる。Ｏ２の流量を３ｓｃｃｍから６ｓｃｃｍに増加したときのバイアス電力依存性を図３の点線に示す。この場合には、エッチ選択比≧１００は、バイアス電力≦２０Ｗで達成される。ここで、重要なのは、Ｏ２流量の絶対値ではなく、Ｏ２の流量のＣｌ２の流量に対する比率（％）である。Ｏ２の流量が３ｓｃｃｍの場合には、流量比は３／２７０＝１．１％、Ｏ２の流量が６ｓｃｃｍの場合には、流量比は６／２７０＝２．２％となる。また、Ｏ２を一部Ｎ２に置換しても、（Ｏ２＋Ｎ２）のトータル流量が変わらなければ、ほぼ同じ結果が得られる。
その他のパラメータについて：
一般に、圧力およびプラズマ励起用電力が高いほど、エッチ選択比は高くなることが知られている。従って、目標性能のエッチ選択比である（ポリシリコン膜／シリコン窒化膜）≧１００が達成される条件範囲を示すと、以下のようになる。つまり、Ｏ２／Ｃｌ２≧１．５％、圧力≧４．５ｍＴｏｒｒ、プラズマ励起用電力≧４００Ｗ、０≦バイアス電力≦５Ｗである。ただしＯ２とＮ２の総流量を変えずに、Ｏ２を一部Ｎ２に置換してもよい。
エッチ選択比（ポリシリコン膜／シリコン窒化膜）の目安は、以下のように考えられる。まず、シリコン窒化膜１７については、エッチング量を１ｎｍ以下にすれば、ゲートエッチングの微細加工の寸法制御性は保てる。これは、エッチング量が１ｎｍ以下の膜厚であれば、エッチング量のばらつき（ウエハ内、ウエハ間、ロット間を含む）は１ｎｍ以下になり、従来技術で得られているエッチングばらつきである膜厚４〜５ｎｍを十分に下回るからである。また、ポリシリコン膜については、１枚の製品ウエハあたりで１００ｎｍ程度以下の膜厚のポリシリコン膜をエッチングすることから、これが全て反応生成物となってチャンバーに付着したとしても、ｐｏｌｙｓｉｌｉｃｏｎの１００ｎｍ分が除去できるクリーニングを行えば十分である。従って、エッチ選択比（ポリシリコン膜／シリコン窒化膜）＞１００が得られれば、十分に目的が達成できる。
上記条件を採用することにより、以下の効果が得られる。まず、第一の効果は、シリコン窒化膜で覆われた製品ウエハ表面をほとんどエッチングせずに、チャンバー内をドライクリーニングできることである。従って、ゲートエッチングにおける微細な寸法制御性への悪影響を防ぐことが出来る。第二の効果は、ドライクリーニングの際に、電極へのダメージが発生しないことである。これに伴い、電極の静電吸着力低下によるウエハずれなどのトラブルを防ぐことができる。また電極の寿命が延び、電極交換コストを低減すること
が出来る。第三の効果は、電極から製品への重金属汚染を防ぐことが出来る点である。
本発明の半導体装置の製造方法は、例えば、ポリメタル構造のゲートを使用するＤＲＡＭ、Ｆｌａｓｈメモリー、およびこれらを搭載した半導体装置の製造に特に適している。
以上、本発明をその好適な実施態様に基づいて説明したが、本発明の半導体装置の製造方法は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
本発明方法を使用するプラズマエッチング装置の構成を例示する断面図。 本発明の一実施形態に係る半導体装置の製造方法のフローチャート。 本発明の一実施形態に係る方法で採用されるプロセス条件で、シリコンとシリコン窒化膜のエッチ選択比のバイアス電力依存性を示すグラフ。 本発明方法でエッチングされるウエハ内の、ゲート配線構造の最終膜構成を示す断面図。 図４の膜構成を得るためのプロセスにおける一工程段階を示す断面図。 図４の膜構成を得るためのプロセスにおける一工程段階を示す断面図。 図４の膜構成を得るためのプロセスにおける一工程段階を示す断面図。 図４の膜構成を得るためのプロセスにおける一工程段階を示す断面図。 従来のドライクリーニングの処理を示すフローチャート。 従来のドライクリーニングの別の処理を示すフローチャート。
符号の説明
１０：シリコン基板
１１：ゲート酸化膜
１２：ポリシリコン膜
１３：ＷＮ膜
１４：Ｗ膜
１５：シリコン窒化膜
１６：シリコン酸化膜
１７：シリコン窒化膜
２１：チャンバー
２２：電極（下部電極）
２３：コイル
２４：高周波電源装置
２５：高周波電源装置

Claims (9)

  1. プラズマエッチング装置のチャンバー内に設けられた電極上に、シリコン膜の表面を含むウエハ表面を第１の膜で覆ったウエハを搭載する工程と、
    シリコン膜と前記第１の膜とのエッチ選択比が所定値以上となるプラズマエッチング条件を選択し、チャンバー内をドライクリーニングする工程と、
    所定のプラズマエッチング条件を選択し、前記ウエハ上の第１の膜およびシリコン膜を順次に異方性エッチングする工程と、
    前記異方性エッチング後にウエハをチャンバーから取り出す工程と、
    を順次に有する処理を、ウエハ１枚毎に繰り返すことを特徴とする半導体装置の製造方法。
  2. 前記第１の膜がシリコン窒化膜であることを特徴とする、請求項１に記載の半導体装置の製造方法。
  3. ウエハ表面にゲート酸化膜を形成する第１の工程と、
    前記ゲート酸化膜上にポリシリコン膜、金属膜、絶縁膜を順次に形成する第２の工程と、
    前記絶縁膜、金属膜およびポリシリコン膜の一部を所定のパターンに異方性エッチングする第３の工程と、
    前記ウエハ上の全面にシリコン窒化膜を形成する第４の工程と、
    前記シリコン窒化膜が形成されたウエハを、プラズマエッチング装置のチャンバー内に設けられた電極に搭載する第５の工程と、
    前記チャンバー内をドライクリーニングする第６の工程と、
    前記ドライクリーニングした後、前記チャンバー内で、前記シリコン窒化膜を異方性エッチングする第７の工程と、
    前記シリコン窒化膜を異方性エッチングした後、前記チャンバー内で、前記ポリシリコン膜を異方性エッチングする第８の工程と、
    前記ポリシリコン膜が異方性エッチングされたウエハをチャンバーから取り出す第９の工程と、を少なくとも含み、
    前記第５〜第９の工程をウエハ１枚毎に繰り返して行うことを特徴とする半導体装置の製造方法。
  4. 前記第５〜第９の工程を、１ロットを構成する複数のウエハ１枚毎に順次、繰り返し行うことを特徴とする、請求項３に記載の半導体装置の製造方法。
  5. 前記金属膜は、純金属膜、金属窒化膜、及び、金属シリサイド膜の少なくとも１つを含むことを特徴とする、請求項３又は４に記載の半導体装置の製造方法。
  6. 前記絶縁膜は、シリコン酸化膜、及び、シリコン窒化膜の少なくとも１つを含むことを特徴とする、請求項３又は４に記載の半導体装置の製造方法。
  7. 前記ドライクリーニングする工程は、前記チャンバーに付属するコイルにプラズマ励起用電力を印加し、前記電極にバイアス電力を印加して、前記シリコン窒化膜とシリコン膜のエッチ選択比が１００以上の条件で行うことを特徴とする、請求項２〜６の何れか一に記載の半導体装置の製造方法。
  8. 前記ドライクリーニングする工程は、前記プラズマ励起用電力が４００Ｗ以上、前記バイアス電力が０以上で５Ｗ以下、チャンバー内の圧力が４．５ｍＴｏｒｒ以上、チャンバー内に供給するＯ２ガスの流量、又は、Ｏ２ガスおよびＮ２ガスの流量の和と、Ｃｌ２ガスの流量との比が１．５％以上である条件で行うことを特徴とする、請求項７に記載の半導体装置の製造方法。
  9. 前記ドライクリーニングする工程は、前記シリコン窒化膜を１ｎｍ以下のエッチング量でエッチングする条件で行う、請求項１〜８の何れか一に記載の半導体装置の製造方法。
JP2006170376A 2006-06-20 2006-06-20 半導体装置の製造方法 Expired - Fee Related JP4159584B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006170376A JP4159584B2 (ja) 2006-06-20 2006-06-20 半導体装置の製造方法
US11/812,423 US7928014B2 (en) 2006-06-20 2007-06-19 Method for manufacturing a semiconductor device including a silicon film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006170376A JP4159584B2 (ja) 2006-06-20 2006-06-20 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2008004632A JP2008004632A (ja) 2008-01-10
JP4159584B2 true JP4159584B2 (ja) 2008-10-01

Family

ID=38862127

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006170376A Expired - Fee Related JP4159584B2 (ja) 2006-06-20 2006-06-20 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US7928014B2 (ja)
JP (1) JP4159584B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7897948B2 (en) 2006-09-06 2011-03-01 Koninklijke Philips Electronics N.V. EUV plasma discharge lamp with conveyor belt electrodes
KR20130116099A (ko) * 2012-04-13 2013-10-23 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5431772A (en) * 1991-05-09 1995-07-11 International Business Machines Corporation Selective silicon nitride plasma etching process
JPH0964017A (ja) 1995-08-29 1997-03-07 Toshiba Corp 半導体製造装置および半導体装置の製造方法
JP3568749B2 (ja) * 1996-12-17 2004-09-22 株式会社デンソー 半導体のドライエッチング方法
US5869401A (en) * 1996-12-20 1999-02-09 Lam Research Corporation Plasma-enhanced flash process
US6003526A (en) * 1997-09-12 1999-12-21 Taiwan Semiconductor Manufacturing Company, Ltd In-sit chamber cleaning method
US6379575B1 (en) * 1997-10-21 2002-04-30 Applied Materials, Inc. Treatment of etching chambers using activated cleaning gas
US6872322B1 (en) * 1997-11-12 2005-03-29 Applied Materials, Inc. Multiple stage process for cleaning process chambers
JP3925088B2 (ja) * 2001-01-16 2007-06-06 株式会社日立製作所 ドライ洗浄方法
US6545245B2 (en) * 2001-05-02 2003-04-08 United Microelectronics Corp. Method for dry cleaning metal etching chamber
US20030141820A1 (en) * 2002-01-30 2003-07-31 Applied Materials, Inc. Method and apparatus for substrate processing
JP3997859B2 (ja) * 2002-07-25 2007-10-24 株式会社日立製作所 半導体装置の製造方法および製造装置
JP4131813B2 (ja) * 2002-10-24 2008-08-13 株式会社半導体エネルギー研究所 プラズマエッチング方法及び半導体装置の作製方法
US20040110388A1 (en) * 2002-12-06 2004-06-10 International Business Machines Corporation Apparatus and method for shielding a wafer from charged particles during plasma etching
JP2004247675A (ja) * 2003-02-17 2004-09-02 Renesas Technology Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US7928014B2 (en) 2011-04-19
US20070293051A1 (en) 2007-12-20
JP2008004632A (ja) 2008-01-10

Similar Documents

Publication Publication Date Title
CN110235228B (zh) 用于高深宽比结构的移除方法
JP5638238B2 (ja) フッ素及び水素を使用する順次の酸化物の取り除き
US7368392B2 (en) Method of fabricating a gate structure of a field effect transistor having a metal-containing gate electrode
US9818621B2 (en) Cyclic oxide spacer etch process
US20180301347A1 (en) Method of processing target object
TWI783222B (zh) 底部隔離之形成
KR101224747B1 (ko) 감소된 에칭률 마이크로-로딩을 갖는 텅스텐 실리사이드에칭 공정
TW202105505A (zh) 電漿蝕刻製程
TWI404140B (zh) 乾蝕刻方法
US9966312B2 (en) Method for etching a silicon-containing substrate
JP4159584B2 (ja) 半導体装置の製造方法
TWI751328B (zh) 使用獨立式垂直碳結構來實現金屬觸點上的自對準微影術與選擇性沉積的方法
JP4782596B2 (ja) プラズマ処理方法
US11515200B2 (en) Selective tungsten deposition within trench structures
JP5259691B2 (ja) プラズマ処理方法
US20050269293A1 (en) Seasoning method for etch chamber
JP2008109071A (ja) 半導体装置の製造方法、半導体製造装置及び半導体装置
JP3946031B2 (ja) 半導体装置の製造方法
JP3892744B2 (ja) 半導体素子の製造方法
TW202412087A (zh) 高選擇性氧化矽移除之方法
KR100691943B1 (ko) 반도체 소자의 제조 방법
CN117594437A (zh) 用于硅纳米片表面的处理方法
TW202249058A (zh) 選擇性阻障金屬蝕刻
TW202336823A (zh) 半導體裝置的形成方法
KR101026383B1 (ko) 얕은트렌치소자분리 형성 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080409

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080414

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080611

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080703

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080715

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110725

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110725

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120725

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120725

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130725

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees