KR101224747B1 - 감소된 에칭률 마이크로-로딩을 갖는 텅스텐 실리사이드에칭 공정 - Google Patents

감소된 에칭률 마이크로-로딩을 갖는 텅스텐 실리사이드에칭 공정 Download PDF

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Abstract

실시형태들은 감소된 에칭률 마이크로-로딩 효과를 갖는 개선된 텅스텐 실리사이드 에칭 공정을 제공한다. 일 실시형태에서는 기판 상에 형성된 층을 에칭하기 위한 방법을 제공한다. 이 방법은 플라즈마 처리 챔버 내로 기판을 제공하는 단계를 포함하며, 기판은, 금속 실리사이드층이 위에 형성되어 있고, 패터닝된 마스크가 금속 실리사이드층 위에 정의되어 있다. 또한 이 방법은 플라즈마 처리 챔버로 불소 함유 가스, 염소 함유 가스, 질소 함유 가스 및 산소 함유 가스의 에칭 가스 혼합물을 공급하는 단계를 포함하며, 질소 함유 가스 대 불소 함유 가스의 비는 약 5 내지 약 15 사이이다. 또한 이 방법은 조밀한 영역과 격리된 영역을 정의하는 패터닝된 마스크에 의해 피복되지 않은 영역의 금속 실리사이드층을 에칭하기 위해 공급된 에칭 가스 혼합물을 이용하여 플라즈마 처리 챔버에서 플라즈마를 발생시키는 단계를 포함하며, 발생된 플라즈마는 감소된 에칭률 마이크로-로딩으로 조밀한 영역과 격리된 영역의 금속 실리사이드층를 제거하도록 구성된다.
텅스텐 실리사이드 에칭, 마이크로-로딩, 플라즈마 에칭

Description

감소된 에칭률 마이크로-로딩을 갖는 텅스텐 실리사이드 에칭 공정{TUNGSTEN SILICIDE ETCH PROCESS WITH REDUCED ETCH RATE MICRO-LOADING}
발명자:
속 키오 탄 (Sok Kiow Tan) , 선지앙 리우 (Shenjian Liu) , 하미트 싱 (Harmeet Singh) , 삼 도 리 (Sam Do Lee) 및 린다 펑-밍 리 (Linda Fung-Ming Lee)
배경
반도체 기반 디바이스 (예를 들면, 집적 회로 또는 평판 디스플레이) 의 제조 시에는, 재료층들이 교대로 기판 표면 (예를 들면, 반도체 웨이퍼 또는 유리 패널) 상에 증착되고 그 기판 표면으로부터 에칭된다. 당업계에 잘 알려져 있는 바와 같이, 재료층(들)의 증착과 재료층(들)의 에칭은 플라즈마-강화 증착 및 에칭을 포함한 다양한 기술에 의해 달성될 수 있다. 플라즈마-강화 증착 또는 에칭에 있어서, 기판의 실제 증착이나 에칭은 플라즈마 처리 챔버 내부에서 발생한다. 이러한 증착이나 에칭 공정 동안, 플라즈마가 적절한 소스 가스로부터 형성되어 기판 상에 재료층을 증착하거나 에칭 마스크에 의해 보호되지 않는 기판 지역을 에칭함으로써, 원하는 패턴을 남기게 된다.
실리사이드막은 조밀하고 고성능 디바이스를 제조하는데 있어서 중요한 저 저항 배선 경로 (interconnection paths) 를 제공하는데 사용된다. 하나의 구조는 MOS 트랜지스터의 폴리사이드 게이트이다. 이것은 도핑된 폴리실리콘층 위에 내화 금속 (refractory metal) 실리사이드 (예를 들면, WS2, TiSi2, MoSi2 또는 TaSi2) 로 이루어진다. 하나의 공정 예에서, 이러한 구조는 실리사이드를 갖지 않는 도핑된 폴리실리콘에 의해 나타난 15 ~ 30 옴/스퀘어 (ohms/square) 미만으로 배선 저항을 감소시킨다. 최소 지오메트리 (minimum geometries) 가 감소함에 따라, 배선 저항은 증가한다. 약 반 미크론의 최소 지오메트리를 갖는 기술의 경우, 내화 금속 폴리사이드 공정을 도입하는 것은 게이트 배선 저항을 상당히 낮춘다. 최소 지오메트리 피쳐 (features) 에서는, 텅스텐 실리사이드가 그것의 낮은 면 저항과 열적 안정성으로 인해 최선의 재료이다.
현존의 텅스텐 실리사이드 에칭 공정은 심각한 에칭률 마이크로-로딩 (etch rate micro-loading) 문제를 갖는다. 격리된 피쳐 지역에서의 텅스텐 실리사이드는 조밀한 피쳐 지역 (dense feature area) 에서보다 높은 에칭률로 에칭된다. 이러한 심각한 정도의 마이크로-로딩 때문에, 게이트 산화물 천공의 위험의 증가에도 불구하고 더욱 긴 과도-에칭 작업이 요구되며, 이것은 디바이스 수율을 감소시킨다.
전술한 것을 고려하면, 감소된 에칭률 마이크로-로딩 효과를 갖는 개선된 텅스텐 실리사이드 에칭 공정을 제공하는 방법이 필요하다.
요약
후술되는 실시형태들은 감소된 에칭률 마이크로-로딩 효과를 갖는 개선된 텅스텐 실리사이드 에칭 공정을 제공한다. 본 발명은 상이한 플라즈마 에칭 시스템을 비롯한 다양한 방법으로 구현될 수 있다는 것이 이해되어야 한다. 본 발명의 몇몇 발명적 실시형태들이 후술된다.
일 실시형태에서는 기판 상에 형성된 층을 에칭하기 위한 방법이 제공된다. 이 방법은 플라즈마 프로세싱 챔버 내로 기판을 제공하는 단계를 포함하며, 기판은, 금속 실리사이드층이 위에 형성되어 있고 패터닝된 마스크가 금속 실리사이드층 위에 정의되어 있다. 이 방법은 또한 플라즈마 처리 챔버로 불소 함유 가스, 염소 함유 가스, 질소 함유 가스 및 산소 함유 가스의 에칭 가스 혼합물을 공급하는 단계를 포함하며, 질소 함유 가스 대 불소 함유 가스의 비는 약 5 내지 약 15 사이이다.
또한, 이 방법은 조밀한 영역 (dense regions) 과 격리된 영역 (isolated regions) 을 정의하는 패터닝된 마스크에 의해 피복되지 않은 영역의 금속 실리사이드층을 에칭하하기 위해 공급된 에칭 가스 혼합물을 이용하여 플라즈마 처리 챔버에서 플라즈마를 발생시키는 단계를 포함하며, 발생된 플라즈마는 감소된 에칭률 마이크로-로딩으로 조밀한 영역과 격리된 영역의 금속 실리사이드층을 제거하도록 구성된다.
다른 실시형태에서는 기판 상에 형성된 층을 에칭하기 위한 방법이 제공된다. 이 방법은 플라즈마 처리 챔버 위에 배치된 RF 전원 및 기판 지지체에 커플링된 바이어스 전원을 갖는 플라즈마 처리 챔버 내로 기판을 제공하는 단계를 포함하며, 패터닝된 기판은 기판 지지체 상에 배치되고, 그 기판은 금속 실리사이드층이 위에 형성되어 있고, 패터닝된 마스크가 금속 실리사이드층 위에 정의되어 있다. 이 방법은 플라즈마 처리 챔버로 NF3 가스, Cl2 가스, N2 가스 및 O2 가스의 에칭 가스 혼합물을 공급하는 단계를 더 포함하며, N2 가스 대 NF3 가스의 비는 약 5 내지 약 15 사이이다.
또한, 이 방법은 조밀한 영역과 격리된 영역을 정의하는 패터닝된 마스크에 의해 피복되지 않은 영역의 금속 실리사이드층을 에칭하기 위해 공급된 에칭 가스 혼합물을 이용하여 플라즈마 처리 챔버에서 플라즈마를 발생시키는 단계를 포함하며, 발생된 플라즈마는 감소된 에칭률 마이크로-로딩으로 조밀한 영역과 격리된 영역의 금속 실리사이드층을 제거하도록 구성된다.
본 발명의 다른 양태들과 본 발명의 이점들은 첨부된 도면들과 연결하여 본 발명의 원리를 예시적인 방법으로 설명하는 다음의 설명으로부터 보다 명확해진다.
도면의 간단한 설명
본 발명은 첨부된 도면들과 연결하여 다음의 상세한 설명에 의해 쉽게 이해되고, 동일한 참조 번호들은 동일한 구성 요소들을 가리킨다.
도 1 은 기판 상에 텅스텐 실리사이드와 포토마스크를 갖는 예시적인 게이트 스택을 도시한다.
도 2a 는 조밀한 피쳐 지역의 에칭된 텅스텐 실리사이드를 도시한다.
도 2b 는 격리된 피쳐 지역의 에칭된 텅스텐 실리사이드를 도시한다.
도 3a 는 텅스텐 실리사이드 풋 (tungsten silicide foot) 을 도시한다.
도 3b 는 피쳐 사이의 텅스텐 실리사이드 에칭 잔류물을 도시한다.
도 4a 는 WSix 표면을 에칭하는 불소 라디칼을 도시한다.
도 4b 는 질소 패시베이팅된 (nitrogen-passivated) WSix 표면을 에칭할 수 없는 불소 라디칼을 도시한다.
도 5a 는 조밀한 피쳐 지역의 에칭된 게이트 스택을 도시한다.
도 5b 는 격리된 피쳐 지역의 에칭된 게이트 스택을 도시한다.
도 6 은 텅스텐 실리사이드를 에칭하는 예시적인 플라즈마 에칭 시스템을 도시한다.
예시적 실시형태의 상세한 설명
이하, 개선된 텅스텐 실리사이드 에칭 공정에 대한 몇몇 예시적인 실시형태를 기술한다. 본 발명은 여기서 언급된 특정 세부사항의 일부 또는 전부 없이도 실시될 수도 있다는 것이 당업자에게 명백할 것이다.
도 1 은 기판 (100) 상에 텅스텐 실리사이드와 포토마스크를 갖는 예시적인 게이트 스택을 도시한다. 게이트 스택은 다양한 형태의 디바이스를 형성하는데 사용될 수 있다. 예를 들면, DRAM 과 같은 일부 메모리 디바이스는 이러한 시작 구조를 사용할 수도 있다. 이 예시적인 게이트 스택에서는, 산화물층 (110) 이 기판 (100) 상에 증착된다. 산화물층 (110) 의 위에는 폴리실리콘층 (120) 이 있다. 텅스텐 실리사이드층 (130) 이 폴리실리콘층 (120) 위에 증착된다. 패터닝된 포토레지스트층이나 하드 마스크층 (140) 이 텅스텐 실리사이드층 (130) 위에 형성된다. 하드 마스크층으로 사용될 수 있는 재료의 예는 이산화규소, 질화규소, 비정질탄소 등을 포함한다.
몇몇 텅스텐 실리사이드 에칭 공정은 심각한 마이크로-로딩 효과를 갖는다. 마이크로-로딩 효과는 기판 상에서 조밀한 피쳐를 갖는 지역과 격리된 피쳐를 갖는 지역의 에칭률 차이를 말한다. 몇몇 텅스텐 실리사이드 에칭 공정의 경우, 텅스텐 실리사이드 (WSix, x~2) 는 조밀한 지역보다 격리된 지역에서 상당히 높은 에칭률로 에칭된다.
도 2a 및 도 2b 는 조밀한 피쳐 지역 (도 2a) 과 격리된 피쳐 지역 (도 2b) 에서의 부분적으로 에칭된 텅스텐 실리사이드를 도시한다. 마이크로-로딩 효과의 심각성은 에칭률 마이크로-로딩 (etch rate micro-loading) 에 의해 비교될 수 있으며, 이는 우선 격리된 지역의 남은 텅스텐 실리사이드 두께 (Hi) 로부터 조밀한 지역의 남은 텅스텐 실리사이드 두께 (Hd) 를 뺀 후, 조밀한 지역과 격리된 지역의 평균 텅스텐 실리사이드 두께로 그 뺀 결과를 나눔으로써 계산된다. 이와 같은 공식은 수학식 1 로 도시된다.
에칭률 마이크로-로딩 = (Hi-Hd)/((Hi+Hd)/2)×100%
종래의 텅스텐 실리사이드 에칭 공정의 경우에는, 마이크로-로딩이 40% 만큼 높을 수 있다.
격리된 피쳐 지역 (도 2b) 에서는 WSix 표면 (Ai) 이 더 오픈되며 에칭 화학물 (etching chemistry) 에 더 노출된다. 반면, 조밀한 피쳐 지역 (도 2a) 에서는 피쳐들 사이의 지역 (Ad) 이 격리된 피쳐 근방의 지역 (Ai) 에 비해 에칭 화학물에 상대적으로 덜 접근가능하다. 따라서, 조밀한 지역의 에칭률은 격리된 지역의 에칭률보다 상대적으로 낮다. 이들 두 지역의 에칭률 차이는 마이크로-로딩을 초래한다. 상술한 것처럼 몇몇 텅스텐 실리사이드 에칭 공정의 경우에는 에칭률 마이크로-로딩이 40% 만큼 높을 수 있다. 심각한 정도의 마이크로-로딩 때문에, 조밀한 지역의 피쳐들 사이의 텅스텐 실리사이드가 기판 (또는 웨이퍼) 전반에 걸쳐 제거되는 것을 보장하도록 더욱 긴 과도 에칭 작업이 요구된다. 더욱 긴 과도 에칭은 격리된 피쳐 지역의 게이트 산화물 천공을 초래할 수 있다. 게이트 산화물 천공은 수율 손실을 초래할 것이다. 게이트 산화물 천공 뿐만 아니라, 텅스텐 실리사이드 풋 또는 에칭 잔류물이 과도 에칭이 충분하지 않을 경우, 종래의 텅스텐 실리사이드 에칭 공정을 거친 웨이퍼 상에 나타난다. 도 3a 및 도 3b 는 텅스텐 실리사이드 풋 (도 3a) 과 에칭 잔류물 (도 3b) 의 개략도를 도시한다. 텅스텐 실리사이드 풋은 텅스텐 실리사이드와 폴리실리콘 계면 근방의 텅스텐 실리사이드가 나머지 텅스텐 실리사이드보다 넓은 에칭-후 텅스텐 실리사이드 프로파일을 기술하는데 사용된 용어이다. 텅스텐 실리사이드 풋과 피쳐 사이의 에칭 잔류물은 갭 필링 (gap filling) 에 영향을 미칠 수 있고 디바이스 수율을 감소시킬 수 있다. 따라서, 게이트 산화물 천공, 텅스텐 실리사이드 풋 및 에칭 잔류물을 제거하기 위해 최소 마이크로-로딩 효과를 갖는 텅스텐 실리사이드 에칭 공정을 갖는 것이 바람직하다.
일 실시형태에 따른 공정은 NF3, SF6, C2F6 또는 CF4 와 같은 불소 함유 가스, Cl2 또는 HCl 과 같은 염소 함유 가스, N2 또는 N2O 와 같은 질소 함유 가스, O2 와 같은 산소 함유 가스 및 He, Ar, Ne, Kr 또는 Xe 과 같은 선택적 불활성 가스를 이용한다. 불소 함유 가스로부터의 불소 라디칼과 염소 함유 가스로부터의 염소 라디칼은 특히 WSiX 를 에칭하기에 매우 적합한 에칭종 (etching species) 을 제공한다. 불소 라디칼은 WSiX 에칭 시 염소 라디칼보다 더 활성적이다. 일 실시형태에 따르면, 염소 라디칼이 불소 라디칼에 의한 에칭으로부터 에칭된 피쳐 측벽들을 보호하기 위한 에칭 폴리머의 형성을 도울 수 있기 때문에, 에칭 동안에 염소 라디칼을 필요로 한다. 산소 함유 가스는 불소 함유 가스, 염소 함유 가스 및 질소 함유 가스의 해리를 돕는다. 질소 함유 가스는 오픈 지역 (또는 격리된 피쳐 지역) 에서 WSiX 에칭을 늦추도록 돕는다.
일례에서, 불소 함유 가스 대 염소 함유 가스 유량비 (flow rate ratio) 는 약 0.3 내지 약 3 사이이며, 바람직하게는 약 0.5 내지 약 1.5 사이이다. 불소 함유 가스 대 산소 함유 가스 비는 약 1 내지 약 10 사이이며, 바람직하게는 약 5 와 약 7 사이이다. 질소 함유 가스 대 불소 함유 가스 비는 약 5 내지 약 15 사이이며, 바람직하게는 약 6 내지 약 10 사이이고, 가장 바람직하게는 약 7 내지 약 9 사이이다. 불활성 가스 유량은 0 sccm (standard cubic centimeter per minute) 내지 약 200 sccm 사이이다. 에칭 가스 혼합물의 총 유량은 약 150 sccm 내지 약 1000 sccm 사이이며, 바람직하게는 약 300 sccm 내지 약 600 sccm 사이이다. 웨이퍼 온도는 약 20 ℃ 내지 약 75 ℃ 사이이며, 바람직하게는 약 25℃ 내지 약 60℃ 사이이다. 공정 압력은 약 3 mTorr 내지 약 15 mTorr 사이이다. 전력은 200 와트 내지 약 1000 와트 사이이다. 기판 바이어스 전압은 약 100 볼트 내지 약 300 볼트 사이이며, 바람직하게는 약 100 볼트 내지 약 200 볼트 사이이다. 일 실시형태에서는 종국적인 플라즈마 밀도가 세제곱 센티미터 (㎤) 당 약 1E9 내지 약 1E11 사이이다.
일 특정 실시형태에서는 불소 함유 가스가 NF3 이며, 염소 함유 가스가 Cl2 이고, 산소 함유 가스가 O2 이며, 질소 함유 가스가 N2 이고, 에칭 가스 혼합물에 불활성 가스는 없다.
N2 는 주로 불소 에칭 화학물로부터 WSix 표면을 패시베이팅하는데 사용된다. 도 4a 는 불소에 의해 에칭되고 있는 WSix 표면을 도시한다. 도 4b 는 질소에 의해 패시베이팅되어 (또는 보호되어) 불소에 의해 에칭되지 않는 소정의 W 표면 사이트를 도시한다. N2 유량을 증가시킴으로써, 불소 라디칼로부터 더 넓은 부분의 W 표면 사이트가 보호된다 (또는 패시베이팅된다). 조밀한 피쳐 사이 (또는 도 2a 에 도시된 지역 (Ad)) 의 W 표면 사이트와 비교하면, 도 2b 에 도시된 지역 (Ai) 과 같은 격리된 피쳐 지역의 경우에는 더 많은 W 표면 사이트가 질소에 의해 접근되기 쉽고, 질소에 의해 보호될 수 있다. 따라서, 가스 혼합물 중의 증가된 질소는 공격적인 불소 라디칼의 공격으로부터 격리된 피쳐 지역의 WSiX 표면을 보호하고 격리된 피쳐 지역의 에칭률을 늦춘다. 격리된 피쳐 지역의 이 증가된 질소 보호는 에칭 화학물에 대한 노출로 인한 이 지역의 증가된 에칭률을 보상한다. 한편, 조밀한 피쳐 지역의 피쳐 사이의 지역 (Ad) (도 2a 에 도시된 바와 같음) 은 질소 보호에 덜 노출되어; 결국 에칭률이 격리된 피쳐 지역보다 더 적은 정도로 감소된다. 그러나, 조밀한 피쳐 지역의 에칭률은 또한 에칭 화학물에 대한 더 적은 노출로 인해 격리된 피쳐 지역보다 더 작다. 따라서, 가스 혼합물 중의 증가된 질소는 에칭률 마이크로-로딩을 상당히 감소시키거나 완전히 제거한다. 일 실시형태에서는 개선된 에칭 방법이 텅스텐 실리사이드 에칭률 마이크로-로딩을 약 0% 내지 약 20% 로 감소시킨다. 다른 실시형태에서 이 개선된 에칭 방법은 텅스텐 실리사이드 에칭률 마이크로-로딩을 약 0% 내지 약 10% 사이로 감소시킨다.
도 5a 및 도 5b 는 하나의 에칭된 웨이퍼로부터 얻어진 조밀한 피쳐 (도 5a) 와 격리된 피쳐 (도 5b) 의 단면 샘플들의 나란한 주사 전자 현미경 (SEM: scanning electron microscope) 사진들을 도시한다. 조밀한 피쳐 지역 (도 5a) 에서 텅스텐 실리사이드의 에칭된 두께는 약 134nm 이다. 격리된 피쳐 지역 (도 5b) 에서 텅스텐 실리사이드의 에칭된 두께도 또한 약 134nm 이다. 이 새로운 텅스텐 실리사이드 에칭 공정에 의해 거의 영 (zero) 의 에칭률 마이크로-로딩을 얻을 수 있었다.
이러한 거의 영의 에칭률 마이크로-로딩 공정 능력 때문에, 연장된 과도 에칭은 요구되지 않고 게이트 산화물 천공은 크게 감소된다. 또한, 텅스텐 실리사이드 풋과 에칭 잔류물도 또한 크게 감소된다.
상술한 텅스텐 실리사이드 에칭은 다양한 형태의 에칭 챔버들에서 수행될 수 있다. 도 6 은 상술한 공정으로 텅스텐 실리사이드를 에칭하는데 사용될 수 있는 플라즈마 처리 반응기 (601) 를 포함하는 플라즈마 처리 시스템 (600) 의 개략도이다. 플라즈마 처리 반응기 (601) 는 유도적으로 커플링된 플라즈마 에칭 반응기이며, 플라즈마 처리 챔버 (604) 를 포함한다. 무선 주파수 (RF: radio frequency) 전원 (624) 과 RF 바이어스 전원 (628) 이 전력을 제공하여 플라즈마 챔버 (604) 내에 플라즈마 (644) 를 생성하고 그 생성된 플라즈마 (644) 에 영향을 미친다. 일 실시형태에서는 RF 전원 (624) 에 의해 공급된 RF 전력이 약 13.56MHz 이다. RF 전원 (624) 은 전력 제어기 (미도시) 에 의해 제어되고, RF 매치 네트워크 (match network, 미도시) 에 의해 튜닝될 수 있다. RF 전원 (624) 은 플라즈마 챔버 (604) 근방에 위치된 코일 (622) 에 전력을 제공한다. RF 투과 윈도우 (654, transparent window) 는, 코일 (622) 로부터 플라즈마 챔버 (604) 에 에너지를 전달하도록 허용하면서 코일 (622) 을 플라즈마 챔버 (604) 로부터 격리시키기 위해 제공된다.
RF 바이어스 전원 (628) 은 처리될 반도체 웨이퍼 워크피스 또는 유리 패널과 같은 기판 (627) 을 수용하도록 적응되는 전극 (626) 위에 직류 (DC) 바이어스를 생성하는 플라즈마 챔버 (604) 내에 위치된 정전 척 전극 (626) 에 RF 신호를 공급하도록 구성된다. RF 바이어스 전원 (628) 은 전력 제어기 (미도시) 에 의해 제어되고, RF 매치 네트워크 (미도시) 에 의해 튜닝될 수 있다. 플라즈마 처리 반응기는 가스 공급 메커니즘 (미도시) 을 포함하며, 이는 에칭 공정을 위해 요구된 적절한 화학물을 플라즈마 챔버 (604) 의 내부로 공급하기 위한 가스 매니폴드 (gas manifold, 미도시) 를 통해 부여되는 에천트 가스 (etchant gas) 또는 가스들 (미도시) 의 소스 또는 소스들을 포함한다. 가스 배출장치 (632) 는 플라즈마 챔버 (604) 내로부터 배출 가스와 입자들을 제거하고, 플라즈마 챔버 (604) 내에 특정 압력을 유지하기 위해 배출 펌프 (634) 에 커플링된다.
온도 제어기 (680) 는 히터 전원 (684) 을 제어함으로써 척 (626) 내에 제공된 히터들 (682) 의 온도를 제어한다. 일반적으로, 플라즈마 챔버 (604) 에서는 진공하에서 이온화된 가스 화합물 (플라즈마) 에 기판 (627) 을 노출시킴으로써 기판 에칭을 달성한다. 에칭 공정은 가스가 플라즈마 챔버 (604) 로 수송될 때 시작된다. 코일 (622) 에 의해 전달된 RF 전력은 불소 함유 가스, 염소 함유 가스, 산소 함유 가스, 질소 함유 가스 및 선택적 불활성 가스를 포함하는 반응성 가스를 이온화시킨다. 전극 (626) 에 의해 전달된 전력은 기판 (627) 에 대한 이온 충격 (ion bombardment) 의 방향과 에너지를 제어하기 위해 기판 (627) 상에 DC 바이어스를 유도한다. 이 에칭 공정 동안, 플라즈마는 마스크에 의해 피복되지 않은 재료를 제거하기 위해 기판 (627) 의 표면과 화학적으로 반응한다.
본 발명의 바람직한 일 실시형태에서, 적절한 플라즈마 처리 도구는 California, Fremont 소재의 Lam Research Corporation 에 의해 제공되는 2300TM Versys? Etch System 이다. 도 6 에 도시된 플라즈마 처리 챔버의 다른 세부사항은 공동 양도된 미국 특허 제6,939,811호 및 미국 특허 제6,776,851호에서 발견될 수 있다. 텅스텐 실리사이드 뿐만 아니라, 상술된 화학물이 TiSi2, MoSi2 또는 TaSi2 와 같은 다른 금속 실리사이드를 에칭하는데도 사용될 수 있다. 일 실시형태에서, WSix 층은 비-화학량적 (non-stoichiometric) 이고, 다른 금속 또는 합금을 함유할 수 있다.
전술한 발명이 명확한 이해를 위해 상당히 상세하게 설명되고 있지만, 첨부된 특허청구의 범위 내에서 소정의 변경 및 변형이 실시될 수 있다는 것은 명백하다. 따라서, 본 발명의 실시형태들은 제한이 아닌 예시적인 것으로 간주될 것이며, 본 발명은 여기에 주어진 세부사항으로 제한되는 것이 아니라 첨부된 특허청구의 범위 및 등가물 내에서 변경될 수도 있다.

Claims (20)

  1. 기판 상에 형성된 층을 에칭하는 방법으로서,
    플라즈마 처리 챔버 내로 기판을 제공하는 단계로서, 상기 기판은, 금속 실리사이드층이 위에 형성되어 있고, 패터닝된 마스크가 상기 금속 실리사이드층 위에 정의되어 있으며, 상기 금속 실리사이드층은 게이트 스택의 일부인, 상기 기판을 제공하는 단계;
    상기 플라즈마 처리 챔버로 불소 함유 가스, 염소 함유 가스, 질소 함유 가스 및 산소 함유 가스의 에칭 가스 혼합물을 공급하는 단계로서, 상기 질소 함유 가스 대 상기 불소 함유 가스의 비는 6 내지 10 사이이고, 상기 불소 함유 가스 대 상기 염소 함유 가스의 비는 0.5 내지 1.5 사이이며, 상기 불소 함유 가스 대 상기 산소 함유 가스의 비는 5 내지 7 사이인, 상기 에칭 가스 혼합물을 공급하는 단계; 및
    상기 패터닝된 마스크에 의해 피복되지 않은 영역의 상기 금속 실리사이드층을 에칭하기 위해 상기 공급된 에칭 가스 혼합물을 이용하여 상기 플라즈마 처리 챔버에서 플라즈마를 발생시키는 단계로서, 200 와트 내지 1000 와트 사이의 RF 전력이 상기 플라즈마를 생성하기 위해 제공되고, RF 바이어스 전원이 상기 기판에 100 볼트 내지 300 볼트 사이의 DC 바이어스 전압을 공급하며, 상기 DC 바이어스 전압은 상기 기판에 대한 이온 충격 (ion bombardment) 의 방향과 에너지를 제어하기 위해 사용되고, 상기 패터닝된 마스크는 조밀한 영역 (dense regions) 과 격리된 영역 (isolated regions) 을 정의하며, 상기 발생된 플라즈마는, 감소된 에칭률 마이크로-로딩 (etch rate micro-loading) 으로 상기 조밀한 영역과 상기 격리된 영역의 상기 금속 실리사이드층을 제거하여, 상기 게이트 스택의 게이트 산화물 천공을 감소시키도록 구성되는, 상기 플라즈마를 발생시키는 단계를 포함하는, 기판 상에 형성된 층의 에칭 방법.
  2. 제 1 항에 있어서,
    6 내지 10 사이의 상기 질소 함유 가스 대 상기 불소 함유 가스의 비는 패터닝된 기판 상의 에칭률 마이크로-로딩 효과를 감소시키는, 기판 상에 형성된 층의 에칭 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 에칭 가스 혼합물의 총 유량은 150 sccm 내지 1000 sccm 사이이고, 상기 기판의 온도는 20℃ 내지 75℃ 사이이며, 상기 플라즈마 처리 챔버의 압력은 3 mTorr 내지 15 mTorr 사이인, 기판 상에 형성된 층의 에칭 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 금속 실리사이드는 텅스텐 실리사이드인, 기판 상에 형성된 층의 에칭 방법.
  7. 제 1 항에 있어서,
    상기 에칭 가스 혼합물은 불활성 가스를 더 포함하며, 상기 불활성 가스는 He, Ar, Ne, Kr 및 Xe 으로 이루어진 그룹으로부터 선택되는, 기판 상에 형성된 층의 에칭 방법.
  8. 제 1 항에 있어서,
    상기 불소 함유 가스는 NF3, SF6, C2F6 및 CF4 로 이루어진 그룹으로부터 선택되는, 기판 상에 형성된 층의 에칭 방법.
  9. 제 1 항에 있어서,
    상기 염소 함유 가스는 Cl2 및 HCl 로 이루어진 그룹으로부터 선택되는, 기판 상에 형성된 층의 에칭 방법.
  10. 제 1 항에 있어서,
    상기 질소 함유 가스 대 상기 불소 함유 가스의 비는 7 내지 9 사이인, 기판 상에 형성된 층의 에칭 방법.
  11. 제 1 항에 있어서,
    상기 감소된 에칭률 마이크로-로딩은 0% 내지 20% 사이인, 기판 상에 형성된 층의 에칭 방법.
  12. 제 1 항에 있어서,
    상기 감소된 에칭률 마이크로-로딩은 0% 내지 10% 사이인, 기판 상에 형성된 층의 에칭 방법.
  13. 기판 상에 형성된 층을 에칭하는 방법으로서,
    플라즈마 처리 챔버 위에 배치된 RF 전원 및 기판 지지체에 커플링된 바이어스 전원을 갖는 상기 플라즈마 처리 챔버 내로 기판을 제공하는 단계로서, 상기 RF 전원은 에칭 플라즈마를 생성하기 위해 200 와트 내지 1000 와트 사이의 RF 전력을 공급하고, 상기 바이어스 전원은 패터닝된 기판에 대한 이온 충격 (ion bombardment) 의 방향과 에너지를 제어하기 위해 100 볼트 내지 300 볼트 사이의 DC 바이어스 전압을 공급하며, 상기 기판은 상기 기판 지지체 상에 배치되고, 상기 기판은, 금속 실리사이드층이 위에 형성되어 있고, 패터닝된 마스크가 상기 금속 실리사이드층 위에 정의되어 있으며, 상기 금속 실리사이드층은 게이트 스택의 일부인, 상기 기판을 제공하는 단계;
    상기 플라즈마 처리 챔버로 NF3 가스, Cl2 가스, N2 가스 및 O2 가스의 에칭 가스 혼합물을 공급하는 단계로서, 상기 N2 가스 대 상기 NF3 가스의 비는 6 내지 10 사이이고, 상기 불소 함유 가스 대 상기 염소 함유 가스의 비는 0.5 내지 1.5 사이이며, 상기 불소 함유 가스 대 상기 산소 함유 가스의 비는 5 내지 7 사이인, 상기 에칭 가스 혼합물을 공급하는 단계; 및
    조밀한 영역 (dense regions) 과 격리된 영역 (isolated regions) 을 정의하는 상기 패터닝된 마스크에 의해 피복되지 않은 영역의 상기 금속 실리사이드층을 에칭하기 위해 상기 공급된 에칭 가스 혼합물을 이용하여 상기 플라즈마 처리 챔버에서 상기 에칭 플라즈마를 발생시키는 단계로서, 상기 발생된 플라즈마는, 감소된 에칭률 마이크로-로딩 (etch rate micro-loading) 으로 상기 조밀한 영역과 상기 격리된 영역의 상기 금속 실리사이드층을 제거하여, 상기 게이트 스택의 게이트 산화물 천공을 감소시키도록 구성되는, 상기 플라즈마를 발생시키는 단계를 포함하는, 기판 상에 형성된 층의 에칭 방법.
  14. 제 13 항에 있어서,
    6 내지 10 사이의 상기 N2 가스 대 상기 NF3 가스의 비는 에칭률 마이크로-로딩을 감소시키는, 기판 상에 형성된 층의 에칭 방법.
  15. 삭제
  16. 제 13 항에 있어서,
    상기 에칭 가스 혼합물의 총 유량은 150 sccm 내지 600 sccm 사이이고, 상기 기판의 온도는 20℃ 내지 75℃ 사이이며, 상기 플라즈마 처리 챔버의 압력은 3 mTorr 내지 15 mTorr 사이인, 기판 상에 형성된 층의 에칭 방법.
  17. 삭제
  18. 제 13 항에 있어서,
    상기 감소된 에칭률 마이크로-로딩은 0% 내지 10% 사이인, 기판 상에 형성된 층의 에칭 방법.
  19. 제 13 항에 있어서,
    상기 바이어스 전원은 상기 기판 지지체 상의 패터닝된 기판 상에 상기 DC 바이어스 전압을 생성시키는 RF 전원인, 기판 상에 형성된 층의 에칭 방법.
  20. 제 13 항에 있어서,
    상기 기판 지지체는 히터 전원에 의해 제어되는 정전 척인, 기판 상에 형성된 층의 에칭 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7754610B2 (en) * 2006-06-02 2010-07-13 Applied Materials, Inc. Process for etching tungsten silicide overlying polysilicon particularly in a flash memory
JP5095242B2 (ja) * 2007-03-08 2012-12-12 株式会社日立ハイテクノロジーズ プラズマ処理方法
KR101564473B1 (ko) * 2007-11-21 2015-10-29 램 리써치 코포레이션 텅스턴 함유층에 대한 에칭 마이크로로딩을 제어하는 방법
US8911559B2 (en) * 2008-09-22 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method to pre-heat and stabilize etching chamber condition and improve mean time between cleaning
TW201104903A (en) * 2009-07-27 2011-02-01 Solapoint Corp Method for manufacturing photodiode device
US9960050B2 (en) 2013-08-05 2018-05-01 Taiwan Semiconductor Manufacturing Company Limited Hard mask removal method
JP7229929B2 (ja) * 2017-02-01 2023-02-28 アプライド マテリアルズ インコーポレイテッド ハードマスク応用向けのホウ素がドープされた炭化タングステン
CN111593325A (zh) * 2020-07-01 2020-08-28 西安微电子技术研究所 一种低压化学气相淀积法淀积两层钨硅的方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005109514A (ja) * 2003-09-19 2005-04-21 Applied Materials Inc エッチングプロセス中に最小寸法を制御する方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US626996A (en) * 1899-06-13 Power transmission apparatus
US5843847A (en) * 1996-04-29 1998-12-01 Applied Materials, Inc. Method for etching dielectric layers with high selectivity and low microloading
US5851926A (en) * 1996-10-01 1998-12-22 Applied Materials, Inc Method for etching transistor gates using a hardmask
US6124212A (en) 1997-10-08 2000-09-26 Taiwan Semiconductor Manufacturing Co. High density plasma (HDP) etch method for suppressing micro-loading effects when etching polysilicon layers
US6797188B1 (en) * 1997-11-12 2004-09-28 Meihua Shen Self-cleaning process for etching silicon-containing material
JP4013308B2 (ja) 1998-01-21 2007-11-28 ヤマハ株式会社 配線形成方法
US6318384B1 (en) * 1999-09-24 2001-11-20 Applied Materials, Inc. Self cleaning method of forming deep trenches in silicon substrates
US6869885B1 (en) * 1999-12-17 2005-03-22 Koninklijke Philips Electronics N.V. Method for a tungsten silicide etch
US6776851B1 (en) 2001-07-11 2004-08-17 Lam Research Corporation In-situ cleaning of a polymer coated plasma processing chamber
JP2003077900A (ja) 2001-09-06 2003-03-14 Hitachi Ltd 半導体装置の製造方法
US6897154B2 (en) * 2002-06-14 2005-05-24 Applied Materials Inc Selective etching of low-k dielectrics
US20040129674A1 (en) * 2002-08-27 2004-07-08 Tokyo Electron Limited Method and system to enhance the removal of high-k dielectric materials
US6939811B2 (en) 2002-09-25 2005-09-06 Lam Research Corporation Apparatus and method for controlling etch depth

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005109514A (ja) * 2003-09-19 2005-04-21 Applied Materials Inc エッチングプロセス中に最小寸法を制御する方法

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US7413992B2 (en) 2008-08-19
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