JPH04350932A - ドライエッチング方法 - Google Patents

ドライエッチング方法

Info

Publication number
JPH04350932A
JPH04350932A JP3124297A JP12429791A JPH04350932A JP H04350932 A JPH04350932 A JP H04350932A JP 3124297 A JP3124297 A JP 3124297A JP 12429791 A JP12429791 A JP 12429791A JP H04350932 A JPH04350932 A JP H04350932A
Authority
JP
Japan
Prior art keywords
etching
gas
film
tungsten
polycrystalline silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3124297A
Other languages
English (en)
Other versions
JP3210359B2 (ja
Inventor
Masaru Hori
勝 堀
Keiji Horioka
啓治 堀岡
Haruo Okano
晴雄 岡野
Masao Ito
伊藤　雅男
Masato Hiratsuka
正人 平塚
Yoshio Ishikawa
吉夫 石川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Tokyo Electron Ltd
Original Assignee
Toshiba Corp
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Tokyo Electron Ltd filed Critical Toshiba Corp
Priority to JP12429791A priority Critical patent/JP3210359B2/ja
Priority to EP92108844A priority patent/EP0516043B1/en
Priority to DE69229814T priority patent/DE69229814T2/de
Priority to US07/889,627 priority patent/US5259923A/en
Priority to KR1019920009345A priority patent/KR0170412B1/ko
Priority to TW081105118A priority patent/TW282561B/zh
Publication of JPH04350932A publication Critical patent/JPH04350932A/ja
Application granted granted Critical
Publication of JP3210359B2 publication Critical patent/JP3210359B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、積層構造膜のドライエ
ッチング方法に係り、特にタングステン，モリブデン或
いはその珪化物膜と多結晶シリコン膜とからなる積層構
造膜のドライエッチング方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化に伴い、回
路の微細化は進む一方であり、微細化に付随して種々の
問題が生じてきている。以下、ゲート電極や配線に（１
）　アルミニウム（Ａｌ）等の低抵抗、低融点金属を利
用する、（２）　多結晶シリコン等の半導体材料を利用
する、（３）　タングステン（Ｗ），モリブデン（Ｍｏ
）等の高融点金属を利用する、場合について、それぞれ
の問題点を説明する。
【０００３】（１）　のＡｌをゲート電極として利用す
る場合においては、Ａｌの融点が６６０℃近くにあるた
め、素子作成工程においてＡｌを被着した以後の工程で
高温処理が不可能となる。このため、多層配線構造の実
現が困難となり、集積度が低下する。また、Ａｌ電極形
成後、拡散工程のような１０００℃前後の高温処理は不
可能であり、ＭＯＳＦＥＴを形成する場合には、ソース
・ドレイン領域の拡散後ゲート電極を形成する必要があ
る。このため、ゲート電極とソース及びドレイン領域の
マスク合せ余裕が必要となり集積度が低下し、またゲー
トとソース及びドレインの結合容量が増加するという欠
点を持つ。
【０００４】（２）　の多結晶シリコンをゲート電極と
して使用する場合には、ソース及びドレイン領域をゲー
ト領域をマスクとして自己整合で形成でき、また多結晶
シリコンが高温処理に比較的安定であるので、多層配線
が可能で高集積化できるという特長を持つ。しかし、多
結晶シリコン膜は比抵抗が高いため、多結晶シリコン膜
には、適切な不純物を添加して抵抗を下げる必要がある
。
【０００５】ところが、この場合においてもその抵抗は
１×１０−３Ωｃｍ前後であり、Ａｌの比抵抗１×１０
−６Ωｃｍ及びＷ，Ｍｏの比抵抗１×１０−５Ωｃｍに
比べて非常に大きい。このため、多結晶シリコン膜を用
いて半導体上の回路素子を有機的に結合する場合、信号
の伝播時間が遅く、高速動作ができないという欠点を持
つ。同様に、多結晶シリコンをＭＯＳＦＥＴのゲート電
極として用いた場合にも、抵抗が大きいので抵抗容量積
が大きく、ゲートを所定の動作電位に上げるまでの時間
が長く、高速動作が難しいという欠点を持つ。
【０００６】（３）　のＭｏ，Ｗなどの高融点金属をゲ
ートとして利用する場合、ＷはＡｌに比べて比抵抗は高
いが高融点金属であるため、半導体装置作製上必要とさ
れる１０００℃前後の熱処理に比較的安定である。しか
し、高融点ではあるが金属であるため、通常の金属と同
様に、高温酸化性雰囲気中でＷが露出されている場合の
処理に耐えないという欠点を持つ。
【０００７】このように、いずれの場合もゲート電極と
して満足できるものではなかった。また、ゲート電極に
要求される条件として、結晶粒が小さいこと、表面安定
化が容易であること、耐薬品性が高いこと、ＡｌやＳｉ
基板との接触性が良いこと、エレクトロマイグレーショ
ンに強いことなどが挙げられる。
【０００８】そこで、多結晶シリコンゲート電極ＭＯＳ
ＦＥＴの高集積性と、その製造工程上の高温処理での安
定性及び高信頼性を具備し、且つ比抵抗が多結晶シリコ
ンに比べて低く、高速動作可能な半導体装置実現のため
に、ゲート材料として、タングステンシリサイド（ＷＳ
ｉ２　）等の金属珪化膜と多結晶シリコン膜との積層構
造（ポリサイド）を使用することが提案されている。ま
た、タングステン等の高融点金属と多結晶シリコン膜と
の積層構造も使用されている。
【０００９】しかしながら、この種の方法にあっては次
のような問題があった。即ち、回路の微細化に伴い、ゲ
ート電極も微細化する一方であり、またゲート電極の下
層に形成されているゲート絶縁膜も次第に薄くなる傾向
にあり、１０ｎｍ程度の厚さになってきている。このた
め、ゲート電極の加工性については、ゲート電極はシリ
サイド膜で決まるのではなくて多結晶シリコン膜で決ま
り、多結晶シリコン膜端がシリサイド膜端より後退して
はならない等、加工形状の悪さがチャネル長のばらつき
の原因となる。また、ゲート絶縁膜を構成する酸化シリ
コン膜とのエッチング選択比が歩留りのを決める要因と
なるため、酸化シリコン膜と多結晶シリコン膜との高選
択比エッチングが必須となる等、加工については極めて
困難な課題を有している。
【００１０】ところで、タングステン等の高融点金属の
エッチングに関しては多くの報告がある。例えば、Ｄ．
Ｗ．Ｈｅｓｓ．　（Ｔｕｎｇｓｔｅｎ　Ｅｔｃｈｉｎｇ
　ａｎｄ　ＣＦ４　ａｎｄ　ＳＦ６　Ｄｉｓｃｈａｒｇ
ｅｓＪｏｕｒｎａｌ　ｏｆ　ｔｈｅ　Ｅｌｅｃｔｒｏｃ
ｈｅｍｉｃａｌ　Ｓｏｃｉｅｔｙ　：　Ｊａｎｕａｒｙ
　１９８４．　ＰＰ１１５−１２０）、Ｐｉｃａｒｄ　
ｅｔ　ａｌ．　（Ｐｌａｓｍａ　Ｅｔｃｈｉｎｇ　ｏｆ
　Ｒｅｆｒａｃｔｏｒｙ　Ｍｅｔａｌｓ　（Ｎ．Ｍｏ．
Ｔａ）　ａｎｄ　Ｓｉｌｉｃｏｎｉｎ　ＳＦ６　ａｎｄ
　ＳＦ６　−Ｏ２　：　Ｐｌａｓｍａ　Ｃｈｅｍｉｓｔ
ｒｙ　ａｎｄ　Ｐｌａｓｍａ　Ｐｒｏｃｅｓｓｉｎｇ　
Ｖｏｌ５．　Ｎｏ．４１９８５　ＰＰ３３３−３５１．
）、Ｅ．Ｄｅｇｅｎｋｏｌｂ　ｅｔ　ａｌ．　（Ｓｅｌ
ｅｃｔｉｖｅ　Ｄｒｙ　Ｅｔｃｈｉｎｇ　ｏｆ　Ｗ　ｆ
ｏｒＶＬＳＩ　Ｍｅｔａｌｉｚａｔｉｏｎ　（Ｊｏｕｒ
ｎａｌ　ｏｆ　ｔｈｅ　Ｅｌｅｃｔｒｏ−ｃｈｅｍｉｃ
ａｌ　Ｓｏｃｉｅｔｙ　１６７．　ＳｏｃｉｅｔｙＭｅ
ｅｔｉｎｇ　Ｖｏ８５−１，１９８５　Ｐ３５３））な
どであり、いずれの場合もフッ素を含有したエッチング
ガス（ＳＦ６　，ＣＦ４　或いはＣＦ３　Ｂｒなど）を
用いてエッチングを行っている。 しかし、タングステン単層ではなく、タングステン珪化
物と多結晶シリコンさらに熱酸化膜との積層構造（ポリ
サイド）などでは、さまざまな加工上の問題が引き起こ
される。
【００１１】高融点金属（例えばＷ）とシリコン或いは
絶縁膜との積層構造を方向性エッチングする方法につい
ては、以下のような報告がある。例えば、Ｃｈｉ　−Ｈ
ｗａ　ｅｔ　ａｌ（Ａｎｉｓｏｔｒｏｐｉｃ　Ｐｌａｓ
ｍａ　Ｅｔｃｈｉｎｇ　ｏｆ　Ｔｕｎｇｓｔｅｎ：　Ｕ
ｎｉｔｅｄ　Ｓｔａｔｅｓ　Ｐａｔｅｎｔ　Ｎｏ．４，
７１３，１４１　Ｄｅｃ．１５．　１９８７）がある。 ここでは、エッチングガスとしてＳＦ６　とＣｌ２　の
混合ガスを用い、タングステンをエッチングする。エッ
チングパターン側面にＣｌが吸着し、タングステンとＳ
Ｆ６　との反応が抑制されることにより方向性のエッチ
ングを実現している。
【００１２】しかしながら、実際のところ、従来から用
いられている金属珪化膜のエッチングガスである六弗化
イオウ（ＳＦ６　）等の弗素系ガスや弗素系ガスと四塩
化炭素（ＣＣｌ４　）或いはＣｌ２　との混合ガス等に
よるエッチングでは、酸化シリコンに対する選択比が１
０以下と十分でない。
【００１３】また、多結晶シリコン膜のエッチングに際
しては、従来から反応性イオンエッチングが用いられて
いるが、そのパターニングにおいて、陽極結合方式を用
いた場合は選択比は大きいが加工形状が悪く、陰極結合
方式を用いた場合には加工形状は良いけれども選択比が
小さいという問題があった。
【００１４】さらに、エッチング速度のウェハ面内均一
性が重要な課題となる。例えば、ウェハ面内において周
辺部と中央部においてエッチング速度が不均一となって
おり、ウェハ周辺部でのエッチング速度が中央部よりも
大きい場合、中央部にて多結晶シリコンのエッチングが
終了するまでエッチングを行うと、周辺部では下地酸化
シリコン膜のエッチングが進行してしまう。
【００１５】酸化シリコンに対する選択比が低い場合に
は、周辺部では酸化シリコン膜がエッチングされ、ゲー
ト絶縁膜が破壊されるに至る。また、周辺部と中央部で
のエッチング生成物が異なってくるため、プラズマ自体
の特性が変化し、良好な加工形状は得られないという問
題があった。
【００１６】
【発明が解決しようとする課題】このように従来、酸化
シリコン膜上に形成された高融点金属又はその金属珪化
物と多結晶シリコンとの積層構造膜の加工に際しては、
加工形状，選択比，均一性共に十分なエッチングは困難
であった。
【００１７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、絶縁性薄膜上に形成さ
れた高融点金属又はその金属珪化膜と多結晶シリコンと
の積層構造膜の加工に際して、良好な加工形状及び十分
な選択性を得ることのできるドライエッチング方法を提
供することにある。
【００１８】
【課題を解決するための手段】本発明の骨子は、酸化シ
リコン等の絶縁性薄膜上に形成された高融点金属又はそ
の金属珪化物と多結晶シリコンとの積層構造膜の加工に
際して、ドライエッチング加工に用いるガス種の最適化
及びエッチング条件の最適化をはかることにある。
【００１９】即ち本発明は、絶縁性薄膜上に、最上部の
第１の層をタングステン，モリブデン，タングステン珪
化物，モリブデン珪化物のいずれかより選ばれる材料、
最下部の第２の層を多結晶シリコンとする積層構造膜を
形成し、この積層構造膜上にマスクパターンを形成した
被処理基体を真空容器内に配置し、真空容器内にエッチ
ングガスを導入すると共に電界を印加して放電を生起し
、積層構造膜をマスクパターンに沿って異方的に加工す
るドライエッチング方法において、第１の層をエッチン
グするためのエッチングガスとして、弗素，六弗化イオ
ウ，三弗化窒素のいずれらより選ばれる第１のガスと塩
化水素，臭化水素，塩素，臭素のいずれかより選ばれる
第２のガスとを含む混合ガスを用い、第２の層をエッチ
ングするためのエッチングガスとして、第２のガス、又
は第２のガスと不活性ガス，窒素ガス，酸素ガス，四塩
化珪素ガスのいずれかとの混合ガスを用いるようにした
方法である。
【００２０】また、本発明の望ましい実施態様としては
、第１の層をエッチングするためのエッチングガスとし
て、塩素と六弗化イオウを含む混合ガスを用い、且つ塩
素と六弗化イオウの混合比を４：６〜７：３、ガス流量
を２０〜１５０ｓｃｃｍ、高周波電力密度を０．４〜０
．９Ｗ／ｃｍ２　の範囲に設定する。さらに、上記エッ
チングにおいて、被処理基体の温度を−１２０〜−１０
℃に設定し、エッチングガスの圧力を５０〜１５０ｍＴ
ｏｒｒに設定する。
【００２１】また、第１の層をエッチングする工程では
、タングステン，モリブデン又はタングステン若しくは
モリブデンの弗化物の発光をモニターして、エッチング
終点を検出する。さらに、第２の層をエッチングする工
程では、塩素，臭素，シリコンの塩素化物又はシリコン
の臭素化物の発光をモニターして、エッチング終点を検
出する。
【００２２】
【作用】本発明者らは、酸化シリコン膜上に形成した上
層がタングステン珪化物膜、下層がリンを添加した多結
晶シリコン膜から構成される積層構造膜のエッチングに
ついて種々の実験を重ねた結果、次に示すような事実を
発見した。
【００２３】タングステン珪化物をＳＦ６　ガスを用い
て反応性ドライエッチングすると、エッチング速度は基
板温度２５℃の下で３００〜４００ｎｍ／ｍｉｎと非常
に大きな値が得られ、高速でエッチングすることが可能
である。しかし、タングステン珪化物及び下層の多結晶
シリコンに必ずサイドエッチングが生じる。このサイド
エッチングは、素子が微細化してくると問題となる場合
がある。
【００２４】一方、Ｃｌ２　ガスを用いて反応性ドライ
エッチングした場合、タングステン珪化物のエッチング
速度は基板温度２５℃の下で５０〜１００ｎｍ／ｍｉｎ
と非常に小さな値しか得られない。
【００２５】そこで、タングステン珪化物をＳＦ６　ガ
スを用いてエッチングする場合、エッチング速度の基板
温度依存性について調べたところ、基板温度の逆数に対
してエッチング速度は減少するが、基板温度−３０℃に
おいては、２３０〜３７０ｎｍ／ｍｉｎと依然として大
きなエッチング速度が得られた。この場合、タングステ
ン珪化物のパターンにはサイドエッチングが生じなく垂
直形状が得られるが、下層の多結晶シリコンにはサイド
エッチングが若干生じる。
【００２６】そこで、基板温度−３０℃の下で、ＳＦ６
　ガスにＣｌ２　ガスを４０〜７０％添加した結果、タ
ングステン珪化物及び多結晶シリコン共にサイドエッチ
ングがなく、垂直形状のパターン形成が可能になること
が判明した。これは、次のような現象に基づくと考えら
れる。
【００２７】即ち、上記のような基板冷却の下において
も、タングステン珪化物中のタングステン及びシリコン
原子と弗素とから生成されるＷＦ６　及びＳｉＦ４　等
は蒸気圧が高くサイドエッチングが進行する。一方、タ
ングステンと塩素から生成されるＷＣｌ５　或いはＷＣ
ｌ６　などの蒸気圧は非常に低く、容易に除去されない
。従って、Ｃｌ２　を用いたエッチングではエッチング
速度が小さく、堆積物などが生じ易い。これらの点から
、ＳＦ６　等の弗素を含有するガス中に適量のＣｌ２　
を混入させることにより、ある程度のエッチング速度を
保持しつつ、パターン側壁にＷＣｌｘ　（ｘ＝５，６）
の堆積膜が選択的に形成されるために、弗素とタングス
テン或いはシリコン原子との反応が抑制され、垂直形状
のパターンが形成されると考えられる。
【００２８】ところで、上述のＣｌ２　とＳＦ６　の混
合ガスを用いて、タングステン珪化物と多結晶シリコン
及び酸化シリコン膜の積層構造をエッチングした場合、
少量のＳＦ６　の添加により、酸化シリコン膜のエッチ
ング速度が急激に大きくなる。このため、多結晶シリコ
ンと酸化シリコン膜とのエッチング選択比が小さく、ウ
ェハ面内で十分なエッチング速度の均一性が得られない
場合は、ウェハ面内の一部で酸化シリコン膜がエッチン
グされ消失する。
【００２９】しかし、Ｃｌ２　ガスを用いた多結晶シリ
コンのエッチングでは、基板温度の低温化の下ではエッ
チング速度はそれ程低減しないで、下地酸化シリコン膜
との選択比が十分得られ、且つ垂直形状、エッチング速
度のウェハ面内均一性良好なエッチングが可能であるこ
とが判明した。
【００３０】また、各エッチング工程を分光器を用いて
発光分析し、第１工程ではタングステン或いはタングス
テン弗化物、第２の工程ではＣｌ２　に関するピークを
検出することにより、エッチングの終点検出を行った。 この終点検出法により、極めて高い精度にて各エッチン
グ工程を制御することが可能であることが判明した。
【００３１】そこで、被処理基体の温度を−６０℃に冷
却させ、第１の工程において、タングステン珪化物膜の
エッチングを行ったところ、ＳＦ６　のガス単体にてタ
ングステン珪化物を垂直形状にてエッチングすることが
可能であった。引き続き、ウェハ温度−６０℃にて第２
の工程である多結晶シリコン膜のエッチングをＣｌ２　
ガス単体にてエッチングしたところ、多結晶シリコン膜
も垂直にエッチングされ、多結晶のシリコンと酸化シリ
コンとの選択比も十分に得られ、ウェハの周辺，中央部
ともに垂直形状のエッチングが可能であることが判明し
た。
【００３２】また、ウェハ温度の低下により多結晶シリ
コンと酸化シリコン膜とのエッチング速度の選択性が大
幅に向上した。さらに、残渣，堆積物の発生も観察され
なかった。
【００３３】本発明は、このような点に着目してなされ
たもので、まず第１にタングステン珪化物膜をＳＦ６　
ガス単体又はＣｌ２　とＳＦ６　の混合ガスにてエッチ
ングし、エッチング残しがないように十分にエッチング
を行う。第２に多結晶シリコン膜をＣｌ２　を主体とし
たガスによってエッチングすることにより、酸化シリコ
ン膜に対して選択性の高いエッチングが可能となると共
に、上層のタングステン珪化物及び下層の多結晶シリコ
ンは、サイドエッチングあるいは堆積物などの残渣もな
い良好なエッチングが可能となる。また、基板温度は上
層、下層とも同一条件の下でエッチングが実現されるた
めに、大幅に作業性が向上する。
【００３４】
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。
【００３５】図１は、本発明の一実施例方法に使用した
ドライエッチング装置を示す概略構成図である。この装
置は、真空容器からなるエッチング室１０，搬入用予備
室２０及び搬出用予備室３０を連設して構成され、エッ
チング室１０と搬入用予備室２０及び搬出用予備室３０
との間はそれぞれゲートバルブ２１，３１により仕切ら
れている。
【００３６】搬入用予備室２０内には基板載置台２３が
設置され、同様に搬出用予備室３０内には基板載置台３
３が設置されている。そして、エッチング室１０を真空
に保持したまま、搬入用予備室２０及び搬出用予備室３
０に配設されたゲートバルブ２２，３２から被処理基体
１１を搬入及び搬出することができ、大気中の水分や酸
素等の悪影響を避けることが可能となっている。
【００３７】エッチング室１０内には、被処理基板１１
を載置するための第１の電極１２が設置されている。こ
の電極１２にはブロッキングダイオード１３を介して高
周波電源１４が接続され、電極１２に１３．５６ＭＨｚ
の高周波電圧が印加される。また、電極１２には、被処
理基体１１を固定保持するための静電チャック（図示せ
ず）が設けられ、冷却管１５により所望の温度となるよ
うに制御されている。電極１２の周辺部は、グラシーカ
ーボンを材料とするリング５０によりプラズマからエッ
チングされないよう保護されている。
【００３８】エッチング室１０の上壁は、第１の電極１
２に対する対向電極（第２の電極）１０ａとして作用す
る。この第２の電極１０ａの上方には、永久磁石１８が
設置され、磁石１８はモータ１９により回転駆動される
。被処理基板１１表面上での磁束密度は、永久磁石１８
の磁気力を変化させることにより６０〜１２０［Ｇ］ま
で可変することができる。また、エッチング室１０の壁
面は図示しないヒータにより加熱され、所望の温度とな
るように制御されている。
【００３９】エッチング室１０には、塩素ガス供給ライ
ンａ，酸素供給ラインｂ，ＳＦ６　供給ラインｃ，ＮＦ
３　供給ラインｄ及びＦ２供給ラインｅが接続されてい
る。 これらのガス供給ラインａ〜ｅには、それぞれバルブ１
６ａ〜１６ｅと流量調整器１７ａ〜１７ｅが挿入され、
流量及びガス圧を所望の値に調整できるようになってい
る。そして、エッチング室１０内に所定のガスを導入し
つつ、第１の電極１２と第２の電極１０ａとの間に高周
波電圧を印加して、放電を生起するようになっている。 次に、この装置を用いたエッチング方法について説明す
る。
【００４０】まず、図２（ａ）に示すように、シリコン
基板４０上に熱酸化により膜厚１０ｎｍの酸化シリコン
（ＳｉＯ２　）膜４１を形成した後、ＣＶＤ法により膜
厚１５０ｎｍの多結晶シリコン膜４２を堆積する。この
多結晶シリコン膜４２中にリンを拡散し、ｎ型の多結晶
シリコン膜４２を形成した後、さらにスパッタ蒸着法に
より膜厚２００ｎｍのタングステン珪化物膜（ＷＳｉ２
　）４３を形成する。そして、この上層にレジストパタ
ーン４４を形成する。このレジストパターン４４は、ノ
ボラック樹脂を基とした光感応レジストを基板表面に塗
布し、フォトリソグラフィ法によって選択的に除去する
ことにより形成される。
【００４１】このようにして形成された被処理基体を、
図１に示したドライエッチング装置の電極１２上に載置
したのち、後述する方法により、図２（ｂ）に示すよう
にＷＳｉ２　膜４３を選択エッチングし、さらに図２（
ｃ）に示すように多結晶シリコン膜４２を選択エッチン
グする。ここで、図１の装置を用いたＷＳｉ２　膜４３
のエッチングについて、詳細に述べる。
【００４２】図３は、ＳＦ６　とＣｌ２　ガスをエッチ
ング室１０内に導入し、ＳＦ６　とＣｌ２の混合ガスに
よるＷＳｉ２　膜４３，多結晶シリコン膜４２，ＳｉＯ
２　膜４１及びレジスト４４のエッチング速度を、Ｃｌ
２　ガスとＳＦ６　ガスの混合比を変えて調べたもので
ある。
【００４３】ここで、エッチング室１０内の圧力は一定
（７５ｍＴｏｒｒ）に保ち、総流量　１００ｓｃｃｍ一
定とし、Ｃｌ２　ガスとＳＦ６　ガスの分圧を変えた。 また、電極１２の温度は−３０℃であり、高周波電力は
１００Ｗ（電力密度０．５７Ｗ／ｃｍ２　）である。エ
ッチング室１０の側壁及び上部電極１０ａは６０℃に加
熱されている。エッチング時間は１分である。
【００４４】図３から、Ｃｌ２　の混合比が小さくなる
程、ＷＳｉ２　，多結晶Ｓｉ，ＳｉＯ２及びレジストの
エッチング速度は大きくなる。特に、多結晶Ｓｉは、Ｃ
ｌ２　の混合比４０％以下より大幅にエッチング速度が
上昇するが、４０％以上添加するとエッチング速度は混
合比に対して飽和する。
【００４５】また、ＳｉＯ２　のエッチング速度はＣｌ
２　（１００％）のもとでは１２ｎｍ／ｍｉｎであるの
に対し、Ｃｌ２　が８０％のもとでは３６ｎｍ／ｍｉｎ
であり、僅かなＳＦ６　の添加でエッチング速度が増大
する。 さらに、ＷＳｉ２　のエッチングにおいては、Ｃｌ２　
（１００％）では堆積物が発生し、エッチング速度が急
激に低下した。
【００４６】次に、エッチングガスとしてＳＦ６　を用
い、高周波電力１００Ｗ、圧力７５ｍＴｏｒｒ、流量１
００ｓｃｃｍのもとで、ＷＳｉ２　膜，フォトレジスト
及びＳｉＯ２　膜のエッチング速度の下部電極温度依存
性を調べた。 その結果を、図４に示す。
【００４７】図４より下部電極温度の低下と共にＷＳｉ
２　、レジスト及びＳｉＯ２　共にエッチング速度は減
少することが分かる。しかし、エッチング速度は、ＷＳ
ｉ２　の場合、下部電極温度２５℃にて約３５０ｎｍ／
ｍｉｎ、−３０℃のもとでは約　３００ｎｍ／ｍｉｎで
あり、大幅な減少はみられない。同様にＳｉＯ２　の場
合も、下部電極２５℃にて７０ｎｍ／ｍｉｎ、−３０℃
では６０ｎｍ／ｍｉｎ　であり、大幅に減少はしない。
【００４８】図５に各下部電極温度に対するＷＳｉ２　
のパターン形状を示す。これにより、下部電極温度が低
くなるにつれ、パターンのサイドエッチング量は減少す
る。下部電極温度−３０℃のもとにおいては、垂直形状
のＷＳｉ２　のエッチングがＳＦ６　ガスのみを用いて
も可能であった。ここで、−１０℃以下ではサイドエッ
チング量は１０％以内であり、これはパターニングにお
いて一般に許容できる値である。また、−１２０℃より
も低い温度では、側壁堆積物４５が生成されパターンに
すそ引きが生じる。従って、基板温度の望ましい範囲は
、−１０℃　　〜−１２０℃である。
【００４９】図６は、図３と同様の条件の下でＣｌ２　
とＳＦ６　ガスの混合比を変えて、ＷＳｉ２　／多結晶
Ｓｉの積層構造のエッチングを行ったときの形状をＳＥ
Ｍにより観察した結果である。
【００５０】この図から、ＳＦ６　（１００％）のもと
では、図６（ａ）に示すように多結晶シリコン膜４２に
アンダーカットが発生する。アンダーカットは、Ｃｌ２
　の添加と共に減少し、Ｃｌ２　（４０％）以上の添加
でアンダーカットはなくなり、図６（ｂ）に示すように
Ｃｌ２　の添加量４０〜７０％ではほぼ垂直な形状の加
工が可能となる。
【００５１】さらにＣｌ２　の添加量を増加させた場合
、多結晶Ｓｉ膜４２及びＷＳｉ２　膜４３のパターンに
すそひきが生じる。そして、Ｃｌ２　（１００％）のも
とでは、図６（ｃ）に示すようにパターン側壁に堆積物
４５が生成する。これは、ＷＳｉ２　中のタングステン
塩化物、例えば五塩化タングステン（ＷＣｌ５　），六
塩化タングステン（ＷＣｌ６　）の蒸気圧が低いために
これらが堆積すると推測される。次に、ウェハ面内での
エッチング速度の均一性について調べた。
【００５２】第７〜１０図は、ＷＳｉ２　のウェハ面内
でのエッチング速度の均一性を高周波電力，圧力，総流
量及びＣｌ２　／ＳＦ６　の混合比を変化させて調べた
結果を示している。○はエッチング速度の均一性、●は
エッチング速度を表わす。下部電極の温度は−３０℃で
ある。 エッチング速度は上記エッチング条件のもとでは全てウ
ェハの中央部に比較して、ウェハ周辺部の方が大きいこ
とが分かった。
【００５３】図７は、Ｃｌ２　とＳＦ６　の混合比（Ｃ
ｌ２　／Ｃｌ２　＋ＳＦ６　＝６０％）のもとで、総流
量１００ｓｃｃｍ、圧力７５ｍＴｏｒｒと一定にして高
周波電力を変化させて、ＷＳｉ２　のエッチング速度及
び均一性を調べたものである。この図から、高周波電力
の増加に伴いエッチング速度は大きくなるものの均一性
は逆に低下することが分かる。また、この図から、ゲー
ト電極等のパターニングに許容される２０％以下の均一
性を得るためには高周波電力を１６０Ｗ以下、１００ｎ
ｍ／ｍｉｎ以上のエッチング速度を得るためには高周波
電力を７０Ｗ以上とすればよいことが分かる。なお、上
記７０〜１６０Ｗは、実験したウェハが６インチである
ことから、０．４〜０．９Ｗ／ｃｍ２　の電力密度に相
当する。
【００５４】図８は、Ｃｌ２　とＳＦ６　の混合比（Ｃ
ｌ２　／Ｃｌ２　＋ＳＦ６　＝６０％）の下で総流量１
００ｓｃｃｍ、高周波電力７５Ｗ一定として、圧力を変
化させてＷＳｉ２　のエッチング速度及び均一性を調べ
たものである。この図から、圧力の変化に対して、エッ
チング速度は変化しないが、均一性は圧力が高くなるほ
ど向上することがわかる。しかし、圧力１００ｍＴｏｒ
ｒ以上のもとではＷＳｉ２　膜パターンにアンダーカッ
トが生じ、良好な加工形状は得られない。
【００５５】図９は、Ｃｌ２　とＳＦ６　の混合比（Ｃ
ｌ２　／Ｃｌ２　＋ＳＦ６　＝６０％）のもとで、高周
波電力７５Ｗ、圧力７５ｍＴｏｒｒ一定にして、総流量
を変化させたときのエッチング速度及び均一性を調べた
ものである。この図から、流量の変化に対してエッチン
グ速度は変化しないが、ウェハ内の均一性は、流量が小
さくなるにつれて向上することが分かる。また、流量が
２０ｓｃｃｍよりも少なくなるとレジストパターン側壁
に堆積物の形成が観察され、流量が１５０ｓｃｃｍを越
えると均一性が２０％を越した。従って、エッチング室
内に導入する混合ガスの流量は、２０〜１５０ｓｃｃｍ
の範囲が望ましい。
【００５６】図１０は、高周波電力７５Ｗ、圧力７５ｍ
Ｔｏｒｒ、流量３０ｓｃｃｍの下で、Ｃｌ２とＳＦ６　
の混合比を変化させたときのエッチング速度及び均一性
を調べたものである。これより、Ｃｌ２　の混合比が大
きくなるにつれて、図３に示したようにエッチング速度
は低下するが、均一性は逆に向上することが判明した。
【００５７】このような実験結果より、十分なＷＳｉ２
　のエッチング速度を有し、且つ均一性及びパターン形
状を満足したＷＳｉ２　のエッチングを実現するために
は、Ｃｌ２　の混合割合（Ｃｌ２　／Ｃｌ２　＋ＳＦ６
　）を４０〜７０％に保ちながら、圧力を１００ｍＴｏ
ｒｒ以下のもとで、高周波電力と総流量を適宜に制御し
つつエッチングすることが必要である。しかし、図３に
示したように、少量のＳＦ６の添加により、多結晶Ｓｉ
及びＳｉＯ２　のエッチング速度は急激に増加する。従
って、ウェハ面内におけるエッチング速度の均一性が僅
かでも低下した場合、ウェハ周辺部でのエッチング速度
が中央部に比較して大きいために、周辺部では図１２（
ｂ）に示すようにＳｉＯ２　膜４１がエッチングされて
しまうことになる。
【００５８】以上より、上記積層構造をエッチングする
工程において、高精度のエッチングを実現するためには
、基板を冷却し、ＷＳｉ２　膜４３はＳＦ６　とＣｌ２
　の混合ガスによりエッチングし、ＷＳｉ２　膜４３の
エッチング終了後、多結晶シリコン膜４２とＳｉＯ２　
膜４１に対して十分なエッチング選択比を有するＣｌ２
　ガスを主体とするエッチングガスにより、多結晶シリ
コン膜４２をエッチングすることが必要であることが判
明した。
【００５９】そこで、次に多結晶シリコン膜４２のエッ
チング特性を調べるために、リンを添加した多結晶Ｓｉ
のエッチング速度及び均一性を、高周波電力を変化させ
て調べた。下部電極の温度は−３０℃である、エッチン
グガスはＣｌ２　１００％流量は１００ｓｃｃｍである
。
【００６０】図１１は、高周波電力を変化させたときの
リン添加多結晶Ｓｉのエッチング速度及びウェハ面内の
均一性の関係を示したものである。この図において、○
はエッチング速度の均一性、●はエッチング速度を表わ
す。この図から、高周波電力の増加とともにエッチング
速度も増加する一方、ウェハ面内の均一性は、９０Ｗ近
傍にて急激に向上することが分かる。また、高周波電力
５０Ｗのもとでは多結晶シリコンにアンダーカットが生
じるが、７５Ｗ以上では垂直形状のエッチングが可能で
あった。
【００６１】次に、多結晶Ｓｉのエッチング速度及び均
一性を圧力を変化させて調べた。図１３に示すのは、高
周波電力１５０Ｗの下で、基板温度−３０℃、エッチン
グガスとしてＣｌ２　を用いて流量１００ｓｃｃｍとし
たとしたときの多結晶シリコン及び熱酸化膜のエッチン
グ速度、均一性及び選択比である。
【００６２】これより、多結晶Ｓｉのエッチング速度は
、圧力が高くなるにつれて大きくなる。また、多結晶シ
リコンとＳｉＯ２　との選択比も圧力とともに比例して
大きくなることが分かる。一方、多結晶Ｓｉのエッチン
グ速度の均一性は、圧力７５ｍＴｏｒｒ近傍にて最も良
好な値となり、それよりも低圧力及び高圧力領域では逆
に悪化することが判明した。このときのエッチング形状
をＳＥＭにより観察したところ、圧力７５ｍＴｏｒｒよ
りも高圧力ではパターンにサイドエッチングが生じた。
【００６３】また、多結晶Ｓｉのエッチング速度の均一
性及びＳｉＯ２　膜との選択性を向上させるために、Ｃ
ｌ２　ガス中に種々の反応性ガスを少量添加し、そのエ
ッチング特性を調べた。エッチング条件は、圧力を７５
ｍＴｏｒｒ、高周波電力を１００Ｗ、ガス流量を１００
ｓｃｃｍと一定として、Ｃｌ２　ガス中に酸素（Ｏ２　
）、四塩化珪素（ＳｉＣｌ４　）、窒素（Ｎ２　）及び
一酸化炭素（ＣＯ）を０〜１０％程度添加して、エッチ
ング速度、均一性、対ＳｉＯ２　選択比、対レジスト選
択比及び形状について評価した。
【００６４】下記（表１）は、その結果を示したもので
ある。各エッチング特性は圧力，高周波電力，流量，ガ
ス添加量により種々変化する。（表１）より、Ｃｌ２　
ガス中にＯ２　を少量添加することにより均一性、異方
性形状を保ちつつ、選択比を向上することが可能である
ことが判明した。
【００６５】
【表１】
【００６６】本実施例では、以上のエッチング特性を基
にして、ＷＳｉ２　膜４３のエッチング工程と多結晶シ
リコン膜４２のエッチング工程と２工程に分け、各々最
適なエッチングガス及びエッチング条件の下で、ＷＳｉ
２　／多結晶Ｓｉ／ＳｉＯ２　の積層構造からなる被処
理基体を、図１に示した装置を用いてエッチングした。
【００６７】まず、図２（ｂ）に示すようにＷＳｉ２　
膜４３をエッチングする。このときのエッチング条件は
、下部電極の温度を−３０℃に保ち、エッチングガスと
してＣｌ２　とＳＦ６　ガスを用い、これらの混合比（
Ｃｌ２　／Ｃｌ２　＋ＳＦ６　）を４０％とした。ガス
流量は３０ｓｃｃｍ、圧力は７５ｍＴｏｒｒ、高周波電
力は７５Ｗ（電力密度で約０．４Ｗ／ｃｍ２　）とした
。この条件でマグネトロン放電を行い、ＷＳｉ２　膜４
３が完全にエッチングされるまで、反応性イオンエッチ
ングを行った。
【００６８】次に、Ｃｌ２　及びＳＦ６　ガスの供給を
止め排気を十分に行った後、下部電極の温度を−３０℃
に保ちつつ、Ｃｌ２　ガスを流量１００ｓｃｃｍ、圧力
７５ｍＴｏｒｒ、高周波電力密度０．５Ｗ／ｃｍ２　に
て、マグネトロン放電を行いリン添加多結晶シリコン膜
４２のエッチングを行った。ここで、エッチング終了後
、エッチング時間の２０％だけさらにエッチング続行し
、完全にエッチングを行うようにした。このときのエッ
チング結果を、図１２（ａ）に示す。この図から明らか
なようにウェハ周辺及び中央共にＷＳｉ２　膜４３、及
びリン添加多結晶シリコン膜４２にもサイドエッチング
は生じておらず、断面垂直な形状でエッチングを行うこ
とができた。また、下地材の酸化シリコンはエッチング
されることなく良好に維持されている。
【００６９】このように、本実施例方法では、ＷＳｉ２
　膜４３のエッチング工程と、多結晶シリコン膜４２の
エッチング工程と２工程に分け、両エッチング工程とも
下部電極を−３０℃と低温に設定した下で、ＷＳｉ２　
膜４３のエッチングでは、弗素を含有するガス（例えば
Ｆ２　，ＳＦ６　）とＣｌ２　ガス、多結晶シリコン膜
４２のエッチング工程ではＣｌ２　ガス或いはＣｌ２　
ガスにＯ２　等を少量添加したガスを用いることにより
、ＷＳｉ２　及び多結晶Ｓｉのエッチングにおいて、十
分なエッチング速度，良好な形状，エッチング速度の十
分な均一性、さらには多結晶シリコン膜４２とＳｉＯ２
　膜４１との高選択性を実現でき、極めて高精度，高信
頼性を有する積層構造膜のエッチングを行うことができ
た。
【００７０】従って、この方法を用いてゲート電極のパ
ターン形成を行うようにすれば、サイドエッチングもな
く高精度のパターン形成が可能となり、また、酸化シリ
コン膜が損傷を受けることがないため、ゲート絶縁膜は
良好に維持され、信頼性が高く、低抵抗のゲート電極の
形成が可能となる。
【００７１】次に、種々のエッチングガスを用いて、タ
ングステン珪化物膜、多結晶シリコン膜、熱酸化膜及び
タングステン珪化膜／多結晶シリコン膜／熱酸化膜から
成る積層構造のエッチングを調べた。
【００７２】タングステン珪化物膜のエッチングガスと
して、前述の実施例ではＳＦ６　とＣｌ２　との混合ガ
スを用いてエッチングを行った。これは、下部電極温度
を−３０℃に冷却することにより、ＳＦ６　ガスのみを
用いてもタングステン珪化物膜の垂直形状のエッチング
が可能ではあるが、エッチング速度分布の均一性等の点
より、上記ガスによるタングステン珪化物膜のエッチン
グ終了後、エッチング時間の１０〜２０％さらにエッチ
ングを続行し、完全にエッチングを行うようにした場合
、下層の多結晶シリコン膜にサイドエッチングが生じる
ためである。
【００７３】そこで、ＳＦ６　ガス単体を用いてタング
ステン珪化物膜のエッチングを行い、エッチング高速化
及び蒸気圧の小さいタングステン塩化物による汚染，ゴ
ミ等を抑制するこを目的として、エッチングの終点検出
を行い、オーバーエッチング時間の短縮をはかった。エ
ッチング条件は、高周波電力１００Ｗ，圧力７５ｍＴｏ
ｒｒ，下部電極温度−３０℃の下で、ＳＦ６　の流量を
１００ｓｃｃｍとした。
【００７４】エッチングの終点検出には、分光器を用い
てＷ弗化物の発光スペクトル（波長４６８ｎｍ、４６６
ｎｍ）を検出し、発光スペクトル強度の減衰点をモニタ
ーして、エッチング終点とした。実際、タングステン珪
化物膜のエッチング形状をＳＥＭにて観察し、発光スペ
クトル強度の減衰点とを対照させたところ、エッチング
の終点と発光スペクトルからモニターした終点とがよく
一致していることを確認した。
【００７５】そこで、タングステン珪化物膜のエッチン
グ終了点まで発光スペクトルによりモニターしつつ、エ
ッチングを行った。次に、エッチング条件として高周波
電力１００Ｗ，圧力７５ｍＴｏｒｒ，下部電力温度−６
０℃にて、エッチングガスＣｌ２を用いて、下層の多結
晶シリコンのエッチングを行った。エッチング形状をＳ
ＥＭにて観察したところ、タングステン珪化物膜及び多
結晶シリコン共にサイドエッチングなく垂直形状のパタ
ーンが可能であった。
【００７６】次に、三弗化窒素（ＮＦ３　）及び弗素（
Ｆ２　）ガスについても上記ＳＦ６　と同様のエッチン
グ条件にて、積層構造のエッチングを行った。ＮＦ３　
或いはＦ２　ガスを用いてもＳＥＭにより形状観察を行
ったところ垂直形状のパターンが可能であった。
【００７７】さらに、ＮＦ３　或いはＦ２　ガスにＣｌ
２ガスを適度に添加した混合ガス、ＳＦ６　，Ｆ２　，
ＮＦ３　ガス中にＨＢｒガスを適度に添加した場合につ
いても同様の結果が得られた。
【００７８】これまで、第２工程である多結晶シリコン
のエッチングガスとしてＣｌ２　ガスを主成分とするガ
スを用いてきた。なお、多結晶シリコンをＣｌ２　ガス
を用いてエッチングした場合、エッチング中の発光スペ
クトルとしてＣｌ（波長、２８５ｎｍ）をモニターした
。この場合も、タングステンと同様発光スペクトルの変
化とエッチングの終点とは対応しており、再現性良くエ
ッチング終点を検出可能であった。そこで、他のガス種
について検討するために塩化水素（ＨＣｌ），臭化水素
（ＨＢｒ），四塩化炭素（ＣＣｌ４　）及び臭素（Ｂｒ
２　）を用いて多結晶シリコンのエッチングを行なった
。
【００７９】エッチング条件は、Ｃｌ２　ガスの場合と
同様で圧力７５ｍＴｏｒｒ、高周波電力１００Ｗ、流量
１００ｓｃｃｍにて下部電極温度−３０℃を基幹として
、種々のエッチング条件を適宜変化させた。その結果、
これらのガスを用いた場合、適度な条件の下では垂直形
状のパターン形成が可能であった。また、第１工程であ
るタングステン珪化物のエッチングにおいて、ＳＦ６　
，ＮＦ３　或いはＦ２　ガス等の弗素を含むガスを主成
分とするガス単体及びこれらのガスとＣｌ２　あるいは
ＨＢｒとの混合ガスのいずれかを用い、第２工程での多
結晶シリコンのエッチングにおいて、Ｃｌ２　，ＣＣｌ
４　あるいはＢｒ２　等のＦを含まないハロゲンを主成
分とするガスのいずれかを用いたガスの組合せを選択し
、エッチングに使用することも可能である。
【００８０】また、上記ガス中にＨｅ，Ａｒ，Ｋｒ，Ｘ
ｅなどの希ガスを導入することにより、エッチングの均
一性をさらに向上させることも可能である。本実験では
タングステン珪化物のエッチングについて述べたが、モ
リブデン珪化物やチタン珪化物の高融点金属珪化物又は
これらの高融点金属と多結晶シリコンと酸化シリコン膜
の積層構造に適用することも可能である。なお、下部電
極の温度としては、被エッチング材料，各エッチングガ
スの組合せ及びエッチング条件により、下部電極温度を
−１２０℃から５０℃までの範囲で適宜制御しエッチン
グすることも可能である。
【００８１】本実験では、平行平板電極を有したマグネ
トロン型の反応性イオンエッチング装置を用いているが
、マイクロ波を印加しＥＣＲ放電を用いた反応性イオン
エッチング装置、マイクロ波或いは電子線を、印加する
ことによって生成された放電プラズマの下で被エッチン
グ基体に電圧を印加した反応性イオンエッチング装置を
用いてもよい。
【００８２】また、エッチングの終点検出として、第１
の工程ではタングステン原子の発光スペクトルをモニタ
ーしたが、タングステンフロライド等のタングステン化
合物の発光スペクトルを終点検出として用いてもよい。 第２の工程では、Ｃｌの発光スペクトルをモニターした
が、四塩化ケイ素等のシリコン化合物の発光スペクトル
を終点検出として用いてもよい。その他、本発明の要旨
を逸脱しない範囲で種々変形して実施することができる
。
【００８３】
【発明の効果】以上詳述したように、本発明方法によれ
ば、酸化シリコン等の絶縁性薄膜上に形成された金属珪
化物（又は高融点金属）と多結晶シリコンとの積層構造
膜の加工に際して、金属珪化物をエッチングする第１の
工程と多結晶シリコン膜をエッチングする第２の工程と
の２つの工程に分け、基板温度を制御しつつ、第１の工
程ではＳＦ６　，ＮＦ３　或いはＦ２　などの弗素を含
むガスを主成分とするガスを用いてエッチングを行い、
第２の工程ではＣｌ２　などのＦを含まないハロゲンを
主成分とするガスを用いてエッチングをしているため、
サイドエッチングがなく且つ酸化シリコンを良好に維持
し、極めて高精度のパターン形成が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例方法に使用したドライエッチ
ング装置を示す概略構成図、
【図２】本発明の一実施例方法によるパターン形成工程
を示す断面図、
【図３】ガスの混合比とエッチング速度との関係を示す
特性図、
【図４】下部電極温度とエッチング速度との関係を示す
特性図、
【図５】図３においてエッチングしたパターンの形状を
示す模式図、
【図６】ガスの混合比を変化したときのパターン形状を
示す模式図、
【図７】高周波電力とエッチング速度及び均一性との関
係を示す特性図、
【図８】圧力とエッチング速度及び均一性との関係を示
す特性図、
【図９】ガス流量とエッチング速度及び均一性との関係
を示す特性図、
【図１０】混合比とエッチング速度及び均一性との関係
を示す特性図、
【図１１】高周波電力とエッチング速度及び均一性との
関係を示す特性図、
【図１２】エッチングしたときのパターン形状を示す模
式図、
【図１３】ガス圧力とエッチング速度，均一性及び選択
比との関係を示す特性図。
【符号の説明】
１０…エッチング室、 １０ａ…第２の電極、 １１…被処理基板、 １２…第１の電極、 １４…高周波電源、 ａ〜ｅ…ガス供給ライン、 １６ａ〜１６ｅ…バルブ、 １７ａ〜１７ｅ…流量調整器、 １８…永久磁石、 ４０…シリコン基板、 ４１…酸化シリコン膜、 ４２…多結晶シリコン膜、 ４３…タングステン珪化物膜、 ４４…レジストパターン。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】絶縁性薄膜上に、第１の層をタングステン
    ，モリブデン，タングステン珪化物及びモリブデン珪化
    物のいずれかより選ばれる材料、その下の第２層を多結
    晶シリコンとする積層構造膜を形成し、この積層構造膜
    上にマスクパターンを形成した被処理基体を真空容器内
    に配置し、真空容器内にエッチングガスを導入すると共
    に電界を印加して放電を生起し、積層構造膜をマスクパ
    ターンに沿って異方的にエッチング加工するドライエッ
    チング方法において、エッチングガスとして、弗素，六
    弗化イオウ，三弗化窒素のいずれかより選ばれる第１の
    ガスと塩化水素，臭化水素，塩素，臭素のいずれかより
    選ばれる第２のガスとを含む混合ガスを用いて、第１の
    層をエッチングする第１のエッチング工程と、エッチン
    グガスとして、第２のガス又は第２のガスと不活性ガス
    ，窒素ガス，酸素ガス，四塩化珪素ガスのいずれかとの
    混合ガスを用いて、第２の層をエッチングする第２のエ
    ッチング工程とからなることを特徴とするドライエッチ
    ング方法。
  2. 【請求項２】絶縁性薄膜上に、第１の層をタングステン
    ，モリブデン，タングステン珪化物及びモリブデン珪化
    物のいずれかより選ばれる材料、最下部の第２層を多結
    晶シリコンとする積層構造膜を形成し、この積層構造膜
    上にマスクパターンを形成した被処理基体を真空容器内
    に配置し、真空容器内にエッチングガスを導入すると共
    に電界を印加して放電を生起し、積層構造膜をマスクパ
    ターンに沿って異方的にエッチング加工するドライエッ
    チング方法において、エッチングガスとして、六弗化イ
    オウと塩素を含む混合ガスを用い、且つ塩素と六弗化イ
    オウの混合比を４：６〜７：３、ガス流量を２０〜１５
    ０ｓｃｃｍ、高周波電力密度を０．４〜０．９Ｗ／ｃｍ
    ２　の範囲に設定して、第１の層をエッチングする第１
    のエッチング工程と、エッチングガスとして、塩化水素
    ，臭化水素，塩素，臭素のいずれかより選ばれる第２の
    ガス、又は第２のガスと不活性ガス，窒素ガス，酸素ガ
    ス，四塩化珪素ガスのいずれかとの混合ガスを用いて、
    第２の層をエッチングする第２のエッチング工程とから
    なることを特徴とするドライエッチング方法。
  3. 【請求項３】基板上にタングステン，モリブデン，タン
    グステン珪化物，モリブデン珪化物のいずれかより選ば
    れる薄膜を形成し、この薄膜上にマスクパターンを形成
    した被処理基体を真空容器内に配置し、真空容器内にエ
    ッチングガスを導入すると共に電界を印加して放電を生
    起し、薄膜をマスクパターンに沿って異方的にエッチン
    グ加工するドライエッチング方法において、前記エッチ
    ングガスとして、弗素，六弗化イオウ，三弗化窒素のい
    ずれかより選ばれる第１のガス、第１のガスと塩化水素
    ，臭化水素，塩素，臭素のいずれかより選ばれる第２の
    ガスとを含む混合ガス、又は第１のガス若しくは第１及
    び第２のガスと不活性ガス，窒素ガス，酸素ガス，四塩
    化珪素ガスのいずれかとの混合ガスを用い、被処理基体
    の温度を、−１２０〜−１０℃の範囲に設定したことを
    特徴とするドライエッチング方法。
JP12429791A 1991-05-29 1991-05-29 ドライエッチング方法 Expired - Lifetime JP3210359B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP12429791A JP3210359B2 (ja) 1991-05-29 1991-05-29 ドライエッチング方法
EP92108844A EP0516043B1 (en) 1991-05-29 1992-05-26 Dry etching method
DE69229814T DE69229814T2 (de) 1991-05-29 1992-05-26 Methode für die Trockenätzung
US07/889,627 US5259923A (en) 1991-05-29 1992-05-28 Dry etching method
KR1019920009345A KR0170412B1 (ko) 1991-05-29 1992-05-29 드라이 에칭방법
TW081105118A TW282561B (ja) 1991-05-29 1992-06-29

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12429791A JP3210359B2 (ja) 1991-05-29 1991-05-29 ドライエッチング方法

Publications (2)

Publication Number Publication Date
JPH04350932A true JPH04350932A (ja) 1992-12-04
JP3210359B2 JP3210359B2 (ja) 2001-09-17

Family

ID=14881849

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12429791A Expired - Lifetime JP3210359B2 (ja) 1991-05-29 1991-05-29 ドライエッチング方法

Country Status (6)

Country Link
US (1) US5259923A (ja)
EP (1) EP0516043B1 (ja)
JP (1) JP3210359B2 (ja)
KR (1) KR0170412B1 (ja)
DE (1) DE69229814T2 (ja)
TW (1) TW282561B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6080681A (en) * 1998-01-21 2000-06-27 Yamaha Corporation Method of forming wiring pattern
US6232209B1 (en) 1999-06-11 2001-05-15 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
JP2007059696A (ja) * 2005-08-25 2007-03-08 Hitachi High-Technologies Corp エッチング方法およびエッチング装置
JP4791956B2 (ja) * 2003-03-03 2011-10-12 ラム リサーチ コーポレーション プラズマエッチングチャンバ内でポリシリコンゲート構造をエッチングするための方法、及び基板の異なるドープ済み材料の間のエッチング速度のマイクロローディングを減少させる方法
JP2018074006A (ja) * 2016-10-31 2018-05-10 株式会社日立ハイテクノロジーズ プラズマエッチング方法

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151382A (ja) * 1992-11-11 1994-05-31 Toshiba Corp ドライエッチング方法
JP3181741B2 (ja) * 1993-01-11 2001-07-03 富士通株式会社 半導体装置の製造方法
US5421957A (en) * 1993-07-30 1995-06-06 Applied Materials, Inc. Low temperature etching in cold-wall CVD systems
US5759922A (en) * 1993-08-25 1998-06-02 Micron Technology, Inc. Control of etch profiles during extended overetch
US5354417A (en) * 1993-10-13 1994-10-11 Applied Materials, Inc. Etching MoSi2 using SF6, HBr and O2
JP3172758B2 (ja) * 1993-11-20 2001-06-04 東京エレクトロン株式会社 プラズマエッチング方法
JPH07221076A (ja) * 1994-02-07 1995-08-18 Nec Corp エッチング方法及びこれに用いられる装置
JPH07331460A (ja) * 1994-06-02 1995-12-19 Nippon Telegr & Teleph Corp <Ntt> ドライエッチング方法
JP2792459B2 (ja) * 1995-03-31 1998-09-03 日本電気株式会社 半導体装置の製造方法
JP3028927B2 (ja) * 1996-02-16 2000-04-04 日本電気株式会社 高融点金属膜のドライエッチング方法
US5698113A (en) * 1996-02-22 1997-12-16 The Regents Of The University Of California Recovery of Mo/Si multilayer coated optical substrates
US5854137A (en) * 1996-04-29 1998-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reduction of polycide residues
US5874363A (en) * 1996-05-13 1999-02-23 Kabushiki Kaisha Toshiba Polycide etching with HCL and chlorine
US5910452A (en) * 1996-05-13 1999-06-08 Winbond Electronics Corporation Method for reducing antenna effect during plasma etching procedure for semiconductor device fabrication
TW409152B (en) 1996-06-13 2000-10-21 Samsung Electronic Etching gas composition for ferroelectric capacitor electrode film and method for etching a transition metal thin film
KR100259609B1 (ko) * 1996-06-13 2000-08-01 우성일 전이금속 박막의 식각방법
US5880033A (en) * 1996-06-17 1999-03-09 Applied Materials, Inc. Method for etching metal silicide with high selectivity to polysilicon
US6008139A (en) * 1996-06-17 1999-12-28 Applied Materials Inc. Method of etching polycide structures
JP2904167B2 (ja) * 1996-12-18 1999-06-14 日本電気株式会社 半導体装置の製造方法
JPH10223608A (ja) * 1997-02-04 1998-08-21 Sony Corp 半導体装置の製造方法
US5866483A (en) * 1997-04-04 1999-02-02 Applied Materials, Inc. Method for anisotropically etching tungsten using SF6, CHF3, and N2
US6322714B1 (en) 1997-11-12 2001-11-27 Applied Materials Inc. Process for etching silicon-containing material on substrates
US6136211A (en) * 1997-11-12 2000-10-24 Applied Materials, Inc. Self-cleaning etch process
US6797188B1 (en) 1997-11-12 2004-09-28 Meihua Shen Self-cleaning process for etching silicon-containing material
US6872322B1 (en) 1997-11-12 2005-03-29 Applied Materials, Inc. Multiple stage process for cleaning process chambers
KR100259352B1 (ko) * 1998-01-09 2000-08-01 김영환 반도체 소자의 다층막 건식각 방법
JP3171161B2 (ja) * 1998-03-20 2001-05-28 日本電気株式会社 プラズマエッチング方法及びプラズマエッチング装置
US6067999A (en) * 1998-04-23 2000-05-30 International Business Machines Corporation Method for deposition tool cleaning
JP2000252259A (ja) * 1999-02-25 2000-09-14 Sony Corp ドライエッチング方法及び半導体装置の製造方法
US6660643B1 (en) * 1999-03-03 2003-12-09 Rwe Schott Solar, Inc. Etching of semiconductor wafer edges
TW501199B (en) * 1999-03-05 2002-09-01 Applied Materials Inc Method for enhancing etching of TiSix
US6306312B1 (en) * 1999-06-30 2001-10-23 Lam Research Corporation Method for etching a gold metal layer using a titanium hardmask
US6613682B1 (en) * 1999-10-21 2003-09-02 Applied Materials Inc. Method for in situ removal of a dielectric antireflective coating during a gate etch process
JP2001237218A (ja) 2000-02-21 2001-08-31 Nec Corp 半導体装置の製造方法
US6527968B1 (en) 2000-03-27 2003-03-04 Applied Materials Inc. Two-stage self-cleaning silicon etch process
US6544887B1 (en) 2000-03-31 2003-04-08 Lam Research Corporation Polycide etch process
US6350699B1 (en) * 2000-05-30 2002-02-26 Sharp Laboratories Of America, Inc. Method for anisotropic plasma etching using non-chlorofluorocarbon, fluorine-based chemistry
US6225202B1 (en) * 2000-06-21 2001-05-01 Chartered Semiconductor Manufacturing, Ltd. Selective etching of unreacted nickel after salicidation
US6423644B1 (en) * 2000-07-12 2002-07-23 Applied Materials, Inc. Method of etching tungsten or tungsten nitride electrode gates in semiconductor structures
US6440870B1 (en) 2000-07-12 2002-08-27 Applied Materials, Inc. Method of etching tungsten or tungsten nitride electrode gates in semiconductor structures
US6461974B1 (en) 2000-10-06 2002-10-08 Lam Research Corporation High temperature tungsten etching process
US6905800B1 (en) 2000-11-21 2005-06-14 Stephen Yuen Etching a substrate in a process zone
US6852242B2 (en) 2001-02-23 2005-02-08 Zhi-Wen Sun Cleaning of multicompositional etchant residues
KR100593826B1 (ko) * 2001-04-19 2006-06-28 동경 엘렉트론 주식회사 드라이 에칭 방법
US20030038106A1 (en) * 2001-08-21 2003-02-27 Seagate Technology Llc Enhanced ion beam etch selectivity of magnetic thin films using carbon-based gases
US6479383B1 (en) * 2002-02-05 2002-11-12 Chartered Semiconductor Manufacturing Ltd Method for selective removal of unreacted metal after silicidation
US20030235995A1 (en) * 2002-06-21 2003-12-25 Oluseyi Hakeem M. Method of increasing selectivity to mask when etching tungsten or tungsten nitride
US7141505B2 (en) * 2003-06-27 2006-11-28 Lam Research Corporation Method for bilayer resist plasma etch
DE10358025A1 (de) * 2003-12-11 2005-07-21 Infineon Technologies Ag Verfahren zum Ätzen von Wolfram mit einer kontrollierten Seitenwandpassivierung und mit hoher Selektivität zu Polysilizium
US20050252529A1 (en) * 2004-05-12 2005-11-17 Ridgeway Robert G Low temperature CVD chamber cleaning using dilute NF3
JP2007036018A (ja) * 2005-07-28 2007-02-08 Toshiba Corp 半導体装置の製造方法
US7544621B2 (en) * 2005-11-01 2009-06-09 United Microelectronics Corp. Method of removing a metal silicide layer on a gate electrode in a semiconductor manufacturing process and etching method
JP2007266466A (ja) * 2006-03-29 2007-10-11 Tokyo Electron Ltd プラズマエッチング方法、プラズマエッチング装置、コンピュータ記憶媒体及び処理レシピが記憶された記憶媒体
US7754610B2 (en) * 2006-06-02 2010-07-13 Applied Materials, Inc. Process for etching tungsten silicide overlying polysilicon particularly in a flash memory
WO2008103632A2 (en) 2007-02-20 2008-08-28 Qualcomm Mems Technologies, Inc. Equipment and methods for etching of mems
US7985681B2 (en) * 2007-06-22 2011-07-26 Micron Technology, Inc. Method for selectively forming symmetrical or asymmetrical features using a symmetrical photomask during fabrication of a semiconductor device and electronic systems including the semiconductor device
KR20100061731A (ko) * 2007-09-14 2010-06-08 퀄컴 엠이엠스 테크놀로지스, 인크. Ｍｅｍｓ 제조에 이용되는 에칭 방법
US8118946B2 (en) 2007-11-30 2012-02-21 Wesley George Lau Cleaning process residues from substrate processing chamber components
JP5932599B2 (ja) 2011-10-31 2016-06-08 株式会社日立ハイテクノロジーズ プラズマエッチング方法
TWI497586B (zh) * 2011-10-31 2015-08-21 Hitachi High Tech Corp Plasma etching method
CN110571151B (zh) * 2019-09-02 2021-10-26 武汉新芯集成电路制造有限公司 多晶硅层的制作方法、闪存及其制作方法
US11658042B2 (en) 2020-08-18 2023-05-23 Applied Materials, Inc. Methods for etching structures and smoothing sidewalls

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3216823A1 (de) * 1982-05-05 1983-11-10 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von strukturen von aus metallsilizid und polysilizium bestehenden doppelschichten auf integrierte halbleiterschaltungen enthaltenden substraten durch reaktives ionenaetzen
US4680086A (en) * 1986-03-20 1987-07-14 Motorola, Inc. Dry etching of multi-layer structures
US4713141A (en) * 1986-09-22 1987-12-15 Intel Corporation Anisotropic plasma etching of tungsten
EP0297898B1 (en) * 1987-07-02 1995-10-11 Kabushiki Kaisha Toshiba Method of dry etching
JPH0383335A (ja) * 1989-08-28 1991-04-09 Hitachi Ltd エッチング方法
DE69126149T2 (de) * 1990-01-22 1998-01-02 Sony Corp Trockenätzverfahren
US5169487A (en) * 1990-08-27 1992-12-08 Micron Technology, Inc. Anisotropic etch method
US5094712A (en) * 1990-10-09 1992-03-10 Micron Technology, Inc. One chamber in-situ etch process for oxide and conductive material

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6080681A (en) * 1998-01-21 2000-06-27 Yamaha Corporation Method of forming wiring pattern
US6232209B1 (en) 1999-06-11 2001-05-15 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
KR100371289B1 (ko) * 1999-06-11 2003-02-06 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조 방법
JP4791956B2 (ja) * 2003-03-03 2011-10-12 ラム リサーチ コーポレーション プラズマエッチングチャンバ内でポリシリコンゲート構造をエッチングするための方法、及び基板の異なるドープ済み材料の間のエッチング速度のマイクロローディングを減少させる方法
JP2011211225A (ja) * 2003-03-03 2011-10-20 Lam Research Corp デュアルドープゲートの用途におけるプロフィル制御とｎ／ｐローディングを改善する方法
JP2007059696A (ja) * 2005-08-25 2007-03-08 Hitachi High-Technologies Corp エッチング方法およびエッチング装置
JP4593402B2 (ja) * 2005-08-25 2010-12-08 株式会社日立ハイテクノロジーズ エッチング方法およびエッチング装置
JP2018074006A (ja) * 2016-10-31 2018-05-10 株式会社日立ハイテクノロジーズ プラズマエッチング方法

Also Published As

Publication number Publication date
TW282561B (ja) 1996-08-01
DE69229814T2 (de) 2000-01-20
KR920022416A (ko) 1992-12-19
JP3210359B2 (ja) 2001-09-17
DE69229814D1 (de) 1999-09-23
EP0516043A3 (en) 1993-10-06
KR0170412B1 (ko) 1999-03-30
EP0516043A2 (en) 1992-12-02
EP0516043B1 (en) 1999-08-18
US5259923A (en) 1993-11-09

Similar Documents

Publication Publication Date Title
JPH04350932A (ja) ドライエッチング方法
US5310456A (en) Dry etching method
US7368394B2 (en) Etch methods to form anisotropic features for high aspect ratio applications
US6440863B1 (en) Plasma etch method for forming patterned oxygen containing plasma etchable layer
US5935877A (en) Etch process for forming contacts over titanium silicide
US7361607B2 (en) Method for multi-layer resist plasma etch
US20070202700A1 (en) Etch methods to form anisotropic features for high aspect ratio applications
US6686292B1 (en) Plasma etch method for forming uniform linewidth residue free patterned composite silicon containing dielectric layer/silicon stack layer
JP2008505497A (ja) 二層レジストプラズマエッチングの方法
EP1350265A1 (en) Method of etching tungsten or tungsten nitride electrode gates in semiconductor structures
US5354421A (en) Dry etching method
JP4852213B2 (ja) 高選択性のｓａｃのエッチングの方法
US7413992B2 (en) Tungsten silicide etch process with reduced etch rate micro-loading
KR20030022272A (ko) 반도체 구조에서 텅스텐 또는 텅스텐 질화물 전극게이트를 에칭하는 방법
JP2991177B2 (ja) 半導体装置の製造方法
JPH10178014A (ja) 半導体装置の製造方法
JP2727966B2 (ja) 半導体装置の製造方法
JP3238563B2 (ja) 半導体装置の製造方法
JP3764858B2 (ja) Ｆｓｇ膜のエッチング方法
JP3283611B2 (ja) 半導体装置の製造方法
JP2003517207A (ja) タングステン・シリサイドをエッチングする方法
JP2504506B2 (ja) ドライエッチング方法
JPH05166767A (ja) ドライエッチング方法
JPH08162437A (ja) 半導体装置の製造方法
JPH11214357A (ja) ドライエッチング用ガス組成物およびこれを用いたドライエッチング方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080713

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090713

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090713

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100713

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110713

Year of fee payment: 10

EXPY Cancellation because of completion of term