JP4013308B2 - 配線形成方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、配線形成方法に関し、特に高集積度の半導体装置の製造に適した配線形成方法に関する。
【0002】
【従来の技術】
半導体集積回路装置等における配線の形成は、下地表面上に導電層を形成し、導電層上にホトリソグラフィを用いて所望の配線の平面形状に従ったレジストパターンを形成し、レジストパターンをエッチングマスクとし、導電層をエッチングすることによって形成している。
【0003】
導電層のエッチングにおいて、サイドエッチング(アンダーカット)が生じると、レジストパターンと導電層のパターンとの間に差が生じ、得られる配線層の寸法精度が低下する。このため、サイドエッチングを生じにくい異方性エッチングが多く用いられる。異方性エッチングとしては、反応性イオンエッチング(RIE)やマグネトロンRIE等が用いられていた。
【0004】
RIEは、たとえば平行平板電極間に電圧を印加し、導入したガスのプラズマを容量結合によって形成する。マグネトロンRIEは、基板下方に磁石を配置し、イオンの軌道を制御する。
【0005】
しかしながら、より高い集積度を実現するためには、より高密度の配線を形成することが望まれる。高密度の配線を形成しようとすると、エッチングの寸法精度をより高めることが要求される。また、生産性を向上するためには、エッチング速度を高めることも望まれる。
【0006】
エッチレートを高めるためには、高密度プラズマを形成することが望まれる。寸法精度を高めるためには、エッチングチャンバ内の圧力を低下させ、分子(イオン)間の衝突を低減することが望まれる。
【0007】
このような要請に基づき、低圧高密度プラズマを利用したエッチング技術が開発されてきた。たとえば、容量結合の代わりに誘導結合を用いると、より低圧でより高密度のプラズマを形成することが可能となる。
【0008】
しかしながら、このような低圧高密度プラズマを用いたエッチングにおいて、別の問題が発生している。幅の狭い領域をエッチングする際のエッチング速度が、幅の広い領域をエッチングする際のエッチング速度よりも遅くなるマイクロローディング効果が低圧高密度プラズマを利用したエッチングにおいて顕著になってくる。
【0009】
また、マイクロローディング効果が大きい場合には、エッチングされる導電層に注入される電荷が正負等量とならず、正電荷が過剰になり、蓄積される電荷量に応じてMOSトランジスタのゲート絶縁膜等を貫通して電荷が輸送され、ゲート絶縁膜の寿命を短縮する現象が生じる。この現象は、本来レジストパターンを会して基板表面に注入されるべき電子が遮蔽(シェーディング)されることに起因すると考えられ、電子シェーディングダメージと呼ばれる。電子シェーディングダメージは、マイクロローディング効果が存在し、かつプラズマ中の電子温度が高い場合に生じる現象である。さらに高エネルギ電子密度が高い場合に電子シェーディングダメージは大きくなる。
【0010】
また、電子シェーディングダメージと共に、エッチングされた導電層の下部に切り込まれた形状の切欠部(ノッチ)が発生する現象も生じる。
【0011】
従来のRIEにおいては、電子温度が低く、電子シェーディングダメージやノッチが起こりにくかったものと考えられる。たとえ、電子温度が高くても、マイクロローディング効果が生じなければ電子シェーディングダメージは生じにくいと考えられる。このため、電子温度を低くすること、高エネルギ電子の密度を低くすること、またはマイクロローディング効果をなくすことが要請される。
【0012】
電子シェーディングダメージは、絶縁性マスクの側壁上部が電子により帯電することが原因と考えられる。したがって、帯電を生じない導電性のマスクを用いて導電層をエッチングする方法が提案されている。
【0013】
この場合、エッチングすべき導電層の上に導電性ポリマ層を塗布し、その上にスピンオンによるガラス層やスパッタリングによるSiN層やSiO2 層等の無機マスク層を形成し、さらにその上にホトリソグラフィによるレジストマスクを形成する。このような3層構造を用いて、まずレジストマスクを無機マスク層に転写し、転写された無機マスクパターンを用いて下層のポリマ層をエッチングする。
【0014】
このような工程によれば、通常のレジストマスクを用いるプロセスと比べ、工程数が多くなってしまう。また、マイクロローディング効果は存在するため、導電層の下地層のオーバエッチングを低減することができない。
【0015】
電子シェーディングダメージは、広いスペース部でのエッチングが終了し、狭いスペース部の導電層が半導体基板から電気的に分離された後のオーバエッチングにおいて生じる。したがって、高エネルギ電子の密度を低くできる低プラズマ密度のエッチングでオーバエッチングを行なう方法が提案されている。
【0016】
誘導結合のプラズマエッチャーを用いる場合においても、オーバエッチング時には供給電力を低減し、高エネルギ電子の密度が低い条件を採用することにより、電子シェーディングダメージが低減できることが報告されている。しかしながら、オーバエッチングにおいて、低プラズマ密度を採用すると、エッチング速度が低下し、生産性が低下してしまう。
【0017】
電子シェーディングダメージを低減する他の方法として、パルス変調プラズマを用いる方法が提案されている。供給電力をパルス化することにより平均電力を低減することができ、電子温度を低下させることができる。しかしながら、プラズマをパルス駆動するためには特別の装置が必要となる。
【0018】
特開平4−350932号公報は、半導体基板上に形成したポリサイド電極のエッチングを二段階で行なう方法を提案している。ポリサイド電極は、下側のポリシリコン層と上側のタングステンシリサイド層との積層で形成される。
【0019】
上側のタングステンシリサイド層は、Cl2 、Br2 、HCl、HBrから選択されたガスと、SF6 、NF3 、F2 から選択されたガスとを混合した混合ガスをエッチングガスとして用いる。下側のポリシリコン層は、Cl2 、Br2 、HCl、HBrから選択されたガスまたはこのガスに不活性ガス等のFを含まないガスを混合した混合ガスをエッチングガスとして用いる。このエッチング方法によれば、サイドエッチングを抑制し、エッチングにおける選択性を向上できると報告されている。
【0020】
特開平7−74156号公報は、塩素を含むガスと臭素を含むガスとの混合ガスに、窒素ガスあるいはフロンガス(CF4 、CHF3 、C2 6 )を20%以下添加してアルミニウムをプラズマエッチングする方法を提案している。窒素ガスあるいはフロンガスを添加することにより、マイクロローディング効果を減少させ、添加量を20%以下にすることにより選択性を維持している。
【0021】
USP5219485号は、Cl2 、BCl3 、HClの混合ガスに、フッ素を含むガス、酸素の少なくとも一方を20体積%以下添加し、ポリサイド電極のシリサイド層をエッチングする方法を提案している。このエッチングによれば、パターン精度を高め、酸化膜に対する選択比を高く維持できると報告されている。
【0022】
【発明が解決しようとする課題】
エッチング速度を高めるために、低圧高密度プラズマを用いると、電子シェーディングダメージが発生してしまう。
【0023】
本発明の目的は、エッチング速度を高く維持でき、かつ電子シェーディングダメージを低減することのできるアルミニウムまたはアルミニウム合金の配線形成方法を提供することである。
【0024】
【課題を解決するための手段】
本発明の一観点によれば、
(a)下地表面上にアルミニウムまたはアルミニウム合金からなる導電層を形成した基板上に、隣接パターン間に、そのアスペクト比(高さ/幅)が1を越えるスペース部を有する第1のパターン部と、隣接パターン間に、そのアスペクト比(高さ/幅)が1以下のスペース部を有する第2のパターン部と、を含むレジストパターンを形成する工程と、
(b)前記レジストパターンをエッチングマスクとして、前記導電層の厚さの一部を、誘導結合プラズマエッチングで、塩素を含むガス、臭素を含むガスの少なくとも1種を含む主エッチングガスに、前記第2のパターン部における前記導電層のエッチングを阻害する反応生成物を発生させるガスとして、フロンガスおよびSF 、NF 、BF 、PF から成る群より選ばれた少なくとも1種のガスを添加したエッチングガスを用いて除去する工程と、
(c)前記レジストパターンをエッチングマスクとして、前記導電層の厚さの他の一部を、誘導結合プラズマエッチングで、マイクロローディング効果を奏するエッチングガスとして、塩素を含むガス、臭素を含むガスの少なくとも1種を含むガスを用いて、除去する工程と、
を含む配線形成方法
が提供される。
【0025】
逆マイクロローディング効果を示すエッチングと、マイクロローディング効果を示すエッチングとを組み合わせることにより、低密度パターン部の平均エッチング速度と高密度パターン部の平均エッチング速度との差を低減することができる。全領域でほぼ同時にエッチングが終了すれば、電子シェーディングダメージを低減することができる。
【0026】
【発明の実施の形態】
本明細書において、パターンの粗密を以下のように定義する。スペース部のアスペクト比(高さ/幅)が1を越えるパターンを高密度パターン(狭いスペース)と呼び、スペース部のアスペクト比が1以下のパターンを低密度パターン(広いスペース)と定義する。たとえば、メモリセル中の配線パターン等が高密度パターンとなる。
【0027】
以下、図面を参照して本発明の基礎となる実験事実および実施例を説明する。
エッチングガスに、エッチングを阻害するような反応生成物を発生させるガスを添加すると、反応生成物が堆積しやすい広いスペース部においてエッチング速度が低下し、広いスペースにおけるエッチング速度が狭いスペースにおけるエッチング速度より遅くなる逆マイクロローディング効果が知られている。
【0028】
たとえば、従来技術において説明したように、塩素を含むガスと臭素を含むガスとを主エッチングガスとし、フロンガスを添加することにより、マイクロローディング効果が減少することが報告されている。
【0029】
図2(A)は、本発明者が行なった実験に用いた誘導結合プラズマエッチャーの構造を概略的に示す。誘導結合プラズマエッチャーにおいて、低圧高密度プラズマを形成するための真空チャンバ21の上部には、電磁波を透過することのできる石英等の誘電体窓22が設けられ、下部には底部電極23が設けられている。なお、真空チャンバ21の一部にはガス導入ポートや排気口が設けられている。
【0030】
誘電体窓22の上には、誘導コイル24が配置され、高周波電源25に接続されている。高周波電源25は、たとえば13.56MHzの高周波電力を供給する。底部電極23も、高周波電源27に接続され、たとえば13.56MHzの高周波電力を受ける。
【0031】
真空チャンバ21内を排気し、エッチングガスを導入し、誘導コイル24から真空チャンバ内に高周波電力を供給すると、プラズマ29が発生する。底部電極23の上に半導体ウエハ等の加工対象物30を載置し、底部電極23にも高周波電力を供給し、プラズマ加工を行なう。
【0032】
以下に説明する実験においては、加工対象物30として絶縁層上にアルミニウム合金(Al−Si−Cu)層を有する半導体ウエハを用いた。アルミニウム合金層の上には、種々のレジストパターンを形成した。
【0033】
マイクロローディング効果を示すエッチングとして、Cl2 とBCl3 の混合ガス(流量Cl2 /BCl3 =40/20sccm)と、Cl2 、BCl3 、CHF3 の混合ガス(流量Cl2 /BCl3 /CHF3 =40/20/3sccm)を用い、逆マイクロローディング効果を示すエッチングとして、Cl2 、BCl3 、SF6 の混合ガス(流量Cl2 /BCl3 /SF6 =80/40/2sccm)を用いた。
【0034】
エッチング時の圧力および供給電力は各エッチング条件共通に以下のように設定した。
【0035】
圧力=10mTorr、
上部高周波電力RFtop=330W、
下部高周波電力RFbot=100W。
【0036】
上部高周波電力は、誘導コイル24に印加されるRF電力を示し、下部高周波電力は底部電極23に印加される高周波電力を示す。
【0037】
マイクロローディング効果を示すエッチングにおいては、レジストパターンのライン幅を1μmに固定し、スペース幅を10μmから0.5μmまで変化させたラインアンドスペースパターンを用いた。逆マイクロローディング効果を示すエッチングにおいては、ライン幅とスペース幅の比を1:1に固定し、ライン幅とスペース幅の和を変化させたラインアンドスペースパターンを用いた。
【0038】
図2(B)は、実験結果を示す。横軸はスペース幅をμmで示し、縦軸は規格化エッチング速度を示す。規格化エッチング速度は、無限大のスペース部におけるエッチング速度を100%とし、スペース幅を狭めた時のエッチング速度が無限大のスペース部のエッチング速度に比べ何%になるかを示す数値である。
【0039】
曲線E1は、エッチングガスとしてCl2 とBCl3 の混合ガスを用いた条件1の実験結果を示す。曲線E2は、エッチングガスとしてCl2 とBCl3 とCHF3 の混合ガスを用いた条件2の実験結果を示す。曲線E3は、エッチングガスとしてCl2 とBCl3 とSF6 の混合ガスを用いた条件3の実験結果を示す。
【0040】
スペース幅が10μmから小さくなっていくと、曲線E1ではマイクロローディング効果が発生する。Cl2 とBCl3 との混合ガスを用いた条件1のエッチングにおいては、マイクロローディング効果が顕著である。
【0041】
曲線E2では、2μm以上のスペース幅ではエッチング速度にほとんど変化が生じていないが、スペース幅がさらに狭くなると、マイクロローディング効果が発生している。
【0042】
条件1のエッチングガスにさらにCHF3 を添加した条件2においては、マイクロローディング効果が低減している。これは、CHF3 を添加することにより、CFx 系のポリマーが発生し、ウエハに堆積してエッチングを阻害するためであると考えられる。このポリマーの堆積は、広いスペース部においてより優先的に発生するため、狭いスペース部でのエッチング速度に対し、広いスペース部でのエッチング速度を相対的に低減させる効果を示すと考えられる。しかしながら、CHF3 ガスの添加によってマイクロローディング効果を解消することはできず、特に1.0μm未満のスペース部においては、マイクロローディング効果が顕著に発生している。
【0043】
曲線E3では逆マイクロローディング効果が発生している。
条件1のエッチングガスにSF6 を添加した条件3においては、狭いスペース部におけるエッチング速度が広いスペース部におけるエッチング速度よりも速くなり、逆マイクロローディング効果が生じている。これは、SF6 が解離してできたFラジカルにより、Al表面が弗化され、AlF3 が形成されるためと考えられる。
【0044】
AlF3 の形成は、広いスペース部でより優先的に生じ、広いスペース部におけるエッチング速度を低下させ、狭いスペース部におけるエッチング速度よりも小さなエッチング速度を発生させていると考えられる。
【0045】
条件2と条件3を比較すると、CFx 系のポリマーよりもAlF3 の方が広いスペース部におけるエッチング速度抑制効果が大きいことがわかる。これは、AlF3 がよりエッチングされにくいためと考えられる。Al合金の場合を実験的に検証したが、Alを用いても同様の結果が得られるであろう。
【0046】
なお、同様にAl表面を弗化し、AlF3 を形成することのできる添加ガスとしてNF3 、BF3 、PF3 を用いることが可能であろう。
【0047】
いずれの条件においても、スペース幅が1.0μmよりも狭くなると、マイクロローディング効果および逆マイクロローディング効果が極めて顕著となっている。高集積度半導体装置においては、1.0μm未満のスペース幅を採用することがほぼ必須の条件となる。このような条件においては、マイクロローディング効果や逆マイクロローディング効果が顕著に発生する。
【0048】
半導体集積回路装置において、すべてのパターンを同一幅のスペースで形成することはできない。エッチング工程においては、狭いスペースと同時に広いスペースが生じる。単一のエッチングでは、マイクロローディング効果または逆マイクロローディング効果を避け難いため、電子シェーディングダメージを防止することは困難となる。
【0049】
しかしながら、マイクロローディング効果を示すエッチングと、逆マイクロローディング効果を示すエッチングとを組み合わせることにより、全体としてスペース幅によらずほぼ均一な平均エッチング速度を示すエッチングを実現することが可能となる。
【0050】
以下、図1(A)〜(D)を参照して、本発明の実施例を説明する。
図1(A)に示すように、シリコン基板等の半導体基板1の表面に酸化膜等の絶縁膜2を形成した基板上にアルミニウム、またはアルミニウム合金の導電層5を形成する。なお、半導体基板1の表面には、MOSトランジスタの半導体素子を形成しておく。
【0051】
導電層5の上に、高密度パターン部HDおよび低密度パターン部LDを有するレジストパターン8を作成する。高密度パターン部HDにおけるスペース部9aは、1を越えるアスペクト比を有する。低密度パターン部LDにおけるスペース部9bは、1以下のアスペクト比を有する。導電層5は、たとえばAl−Si−Cuのアルミニウム合金で形成される。
【0052】
図1(B)に示すように、図2(A)に示すようなエッチング装置を用い、Cl2 /BCl3 /SF6 をエッチングガスとした低圧高密度プラズマにより、導電層5をエッチングする。このエッチングは、図2(B)曲線E3に示すように、逆マイクロローディング効果を示すエッチングである。
【0053】
したがって、高密度パターン部のスペース部9aにおけるエッチング速度が、低密度パターン部におけるスペース部9bのエッチング速度よりも速い。したがって、低密度パターン部のスペース9aにおけるエッチング深さDd1は、低密度パターンにおけるスペース部9bにおけるエッチング深さDo1よりも大、Dd1>Do1、となる。この逆マイクロローディング効果を示すエッチングは、導電層5の一部をエッチングした段階で終了させる。
【0054】
図1(C)に示すように、エッチングガスをCl2 /BCl3 に切替え、さらに低圧高密度プラズマによるエッチングを行なう。このエッチングは、図2の曲線E1に示すように、マイクロローディング効果を示すエッチングである。したがって、低密度パターン部LDのスペース部9bにおけるエッチング速度が、高密度パターン部Hdのスペース部9aにおけるエッチング速度よりも速くなる。
【0055】
したがって、高密度パターン部のスペース部9aにおけるエッチング深さDd2と、低密度パターン部のスペース部9bにおけるエッチング深さDo2との差は減少する。別の表現を用いれば、
Dd1/Do1>Dd2/Do2
となる。エッチング対象層の全厚を逆マイクロローディング効果を示すエッチングとマイクロローディング効果を示すエッチングとの組み合わせでエッチングする。
【0056】
図1(B)に示すエッチングと、図1(C)に示すエッチングとの比を選択することにより、図1(D)に示すように高密度パターン部HDおよび低密度パターン部LDにおいてほぼ同時にエッチングを終了させることができる。逆マイクロローディング効果を示すエッチングと、マイクロローディング効果を示すエッチングの量の選択は、たとえばエッチング条件を一定に保ち、エッチング時間を調整することによって設定することができる。
【0057】
なお、逆マイクロローディング効果を示すエッチングは、Cl2 /BCl3 /SF6 をエッチングガスとするものに限らない。エッチングガスにSF6 、NF3 、BF3 、PF3 から選ばれた1種以上のガスを混合した混合ガスを用いることができる。主エッチングガスとしては、塩素を含むガス、臭素を含むガスの少なくとも1種を用いることができる。
【0058】
塩素を含むガスとしては、Cl2 、BCl3 、SiCl4 、CCl4 、HClの1種以上を用いることができる。臭素を含むガスとしては、Br2 、BBr3 、SiBr4 、CBr4 、HBrの1種以上を用いることができる。また、逆マイクロローディング効果を示すエッチングと、マイクロローディング効果を示すエッチングにおいて、主エッチングガスとして異なるガスを用いてもよい。
【0059】
マイクロローディング効果を示すエッチングガスは広く知られており、塩素を含むガス、臭素を含むガス、これらの混合ガス、さらにフレオンやN2 、不活性ガスを添加したガス等を用いることができる。添加ガスとして、Cx y z (x、y、zは0以上の整数)を用いることもできる。
【0060】
塩素を含むガスとしては、Cl2 、BCl3 、SiCl4 、CCl4 、HClの1種以上を用いることができる。臭素を含むガスとしては、Br2 、BBr3 、SiBr4 、CBr4 、HBrの1種以上を用いることができる。
【0061】
なお、逆マイクロローディング効果を示すエッチングを先に行い、マイクロローディング効果を示すエッチングをその後に行なう場合を説明したが、この順序を逆にすることもできる。
【0062】
ただし、逆マイクロローディング効果を示すエッチングは、エッチングにおいて堆積物を生じるため、エッチング終了後に残渣が残る。ただし、その残渣は除去可能である。たとえば、SF6 による残渣は、濃硝酸で除去することができる。濃硝酸は、導電層のアルミニウムを溶解しないため、配線層に影響を与えない。
【0063】
半導体装置における配線形成を例にとって説明したが、配線形成は半導体装置に限らず、利用することができる。たとえば、微細な配線を必要とする電子装置におけるアルミニウムを含む配線層のエッチングに利用することができる。
【0064】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。たとえば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【0065】
【発明の効果】
以上説明したように、本発明によれば、エッチング速度を高く保ち、かつマイクロローディング効果を全体として低減することができる。また、電子シェーディングダメージを低減することができる。
【図面の簡単な説明】
【図1】 本発明の実施例による配線形成方法を説明するための半導体基板の断面図である。
【図2】 本発明者の行なった実験を説明するためのエッチング装置の概略断面図および実験結果を示すグラフである。
【符号の説明】
1 半導体基板、 2 絶縁層、 5 導電層、 8 レジストパターン、 9 スペース部、 21 真空チャンバ、 22 誘電体窓、 23 底部電極、 24 誘導コイル、 25、27 高周波電源、 30 加工対象物

Claims (7)

  1. (a)下地表面上にアルミニウムまたはアルミニウム合金からなる導電層を形成した基板上に、隣接パターン間に、そのアスペクト比(高さ/幅)が1を越えるスペース部を有する第1のパターン部と、隣接パターン間に、そのアスペクト比(高さ/幅)が1以下のスペース部を有する第2のパターン部と、を含むレジストパターンを形成する工程と、
    (b)前記レジストパターンをエッチングマスクとして、前記導電層の厚さの一部を、誘導結合プラズマエッチングで、塩素を含むガス、臭素を含むガスの少なくとも1種を含む主エッチングガスに、前記第2のパターン部における前記導電層のエッチングを阻害する反応生成物を発生させるガスとして、フロンガスおよびSF 、NF 、BF 、PF から成る群より選ばれた少なくとも1種のガスを添加したエッチングガスを用いて除去する工程と、
    (c)前記レジストパターンをエッチングマスクとして、前記導電層の厚さの他の一部を、誘導結合プラズマエッチングで、マイクロローディング効果を奏するエッチングガスとして、塩素を含むガス、臭素を含むガスの少なくとも1種を含むガスを用いて、除去する工程と、
    を含む配線形成方法。
  2. 前記アスペクト比が1を超えるスペース部の幅が、1.0μm未満である請求項1記載の配線形成方法。
  3. 前記工程(b)のエッチングを阻害する反応生成物を発生させるガスが、SF 、NF 、BF、PF から成る群より選ばれた少なくとも1種のガスである請求項1または2記載の配線形成方法。
  4. 前記工程(b)が前記工程(a)の後に行なわれ、前記工程(c)が前記工程(b)の後に行なわれる請求項1〜3のいずれか1項記載の配線形成方法。
  5. 前記工程(a)の後に、前記工程(b)と前記工程(c)とを組み合わせて行うことにより、全領域で同時に前記導電層のエッチングを終了させる請求項1〜4のいずれか1項記載の配線形成方法。
  6. (a)下地表面上にアルミニウムまたはアルミニウム合金からなる導電層を形成した基板上に、隣接パターン間に、そのアスペクト比(高さ/幅)が1を越えるスペース部を有する第1のパターン部と、隣接パターン間に、そのアスペクト比(高さ/幅)が1以下のスペース部を有する第2のパターン部と、を含むレジストパターンを形成する工程と、
    (c)前記レジストパターンをエッチングマスクとして、前記導電層の厚さの一部を、誘導結合プラズマエッチングで、マイクロローディング効果を奏するエッチングガスとして、塩素を含むガス、臭素を含むガスの少なくとも1種を含むガス、を用いて、除去する工程と、
    (b)前記レジストパターンをエッチングマスクとして、前記導電層の厚さの他の一部を誘導結合プラズマエッチングで、塩素を含むガス、臭素を含むガスの少なくとも1種を含む主エッチングガスに、前記第2のパターン部における前記導電層のエッチングを阻害する反応生成物を発生させるガスとして、フロンガスおよびSF 、NF 、BF 、PF から成る群より選ばれた少なくとも1種のガスを添加したエッチングガスを用いて除去する工程と、
    (d)その後、残渣を除去する工程と、
    を含む配線形成方法。
  7. 前記マイクロローディング効果を奏するエッチングガスとして、Cl /BCl またはCl/BCl /CHF を含むガスをエッチングガスとして用い、前記第2のパターン部における前記導電層のエッチングを阻害する反応生成物を発生させるガスとして、Cl/BCl /SFまたはCl /BCl /CHF/SFを含むガスをエッチングガスとして用いる請求項1〜6のいずれか1項記載の配線形成方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000306894A (ja) * 1999-04-23 2000-11-02 Nec Corp 基板のプラズマ処理方法
US6372652B1 (en) * 2000-01-31 2002-04-16 Chartered Semiconductor Manufacturing Ltd. Method for forming a thin-film, electrically blowable fuse with a reproducible blowing wattage
JP3456461B2 (ja) * 2000-02-21 2003-10-14 Tdk株式会社 パターニング方法、薄膜デバイスの製造方法及び薄膜磁気ヘッドの製造方法
KR100419786B1 (ko) * 2001-05-11 2004-02-21 아남반도체 주식회사 반도체 소자의 제조 방법
KR100437832B1 (ko) * 2001-12-28 2004-06-30 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
US7208420B1 (en) 2004-07-22 2007-04-24 Lam Research Corporation Method for selectively etching an aluminum containing layer
US7477130B2 (en) * 2005-01-28 2009-01-13 Littelfuse, Inc. Dual fuse link thin film fuse
US7413992B2 (en) * 2005-06-01 2008-08-19 Lam Research Corporation Tungsten silicide etch process with reduced etch rate micro-loading
JP4257357B2 (ja) 2006-09-27 2009-04-22 エルピーダメモリ株式会社 半導体装置の製造方法
KR100849190B1 (ko) * 2007-03-19 2008-07-30 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
JP2010245101A (ja) * 2009-04-01 2010-10-28 Hitachi High-Technologies Corp ドライエッチング方法
CN102903627A (zh) * 2011-07-29 2013-01-30 深圳光启高等理工研究院 一种基于缓冲层进行深刻蚀的掩蔽方法
CN115206979A (zh) * 2021-04-14 2022-10-18 华邦电子股份有限公司 存储器组件及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5219485A (en) * 1985-10-11 1993-06-15 Applied Materials, Inc. Materials and methods for etching silicides, polycrystalline silicon and polycides
US4980018A (en) * 1989-11-14 1990-12-25 Intel Corporation Plasma etching process for refractory metal vias
JP3210359B2 (ja) * 1991-05-29 2001-09-17 株式会社東芝 ドライエッチング方法
JPH06151382A (ja) * 1992-11-11 1994-05-31 Toshiba Corp ドライエッチング方法
JP2520225B2 (ja) * 1994-01-26 1996-07-31 富士通株式会社 半導体集積回路装置
JP2996159B2 (ja) * 1995-10-26 1999-12-27 ヤマハ株式会社 ドライエッチング方法
US5846443A (en) * 1996-07-09 1998-12-08 Lam Research Corporation Methods and apparatus for etching semiconductor wafers and layers thereof

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