KR101564473B1 - 텅스턴 함유층에 대한 에칭 마이크로로딩을 제어하는 방법 - Google Patents

텅스턴 함유층에 대한 에칭 마이크로로딩을 제어하는 방법 Download PDF

Info

Publication number
KR101564473B1
KR101564473B1 KR1020107013605A KR20107013605A KR101564473B1 KR 101564473 B1 KR101564473 B1 KR 101564473B1 KR 1020107013605 A KR1020107013605 A KR 1020107013605A KR 20107013605 A KR20107013605 A KR 20107013605A KR 101564473 B1 KR101564473 B1 KR 101564473B1
Authority
KR
South Korea
Prior art keywords
tungsten
component
feature
etching
containing layer
Prior art date
Application number
KR1020107013605A
Other languages
English (en)
Other versions
KR20100088157A (ko
Inventor
원철 이
쳰 푸
선졘 류
선? 류
브라이언 푸
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20100088157A publication Critical patent/KR20100088157A/ko
Application granted granted Critical
Publication of KR101564473B1 publication Critical patent/KR101564473B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32138—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only pre- or post-treatments, e.g. anti-corrosion processes

Abstract

텅스텐 함유층에서 상이한 애스펙트비의 피쳐를 에칭하기 위한 방법이 제공된다. 텅스텐 에칭 성분 및 증착 성분을 함유하는 에칭 가스가 제공된다. 제공된 에칭 가스로부터 플라즈마가 형성된다. 넓은 피쳐 및 좁은 피쳐로 패터닝된 텅스텐 함유층이 제공된 플라즈마에 의해 에칭된다.

Description

텅스턴 함유층에 대한 에칭 마이크로로딩을 제어하는 방법{METHOD OF CONTROLLING ETCH MICROLOADING FOR A TUNGSTEN-CONTAINING LAYER}
본 발명은 상이한 애스펙트비의 피쳐들을 갖는 도전층을 에칭하는 것에 관한 것이다. 더욱 상세하게는, 본 발명은 오픈 (open) 및 덴스 (dense) 피쳐들 모두를 갖는 도전층의 에칭 동안 마이크로로딩 (microloading) 을 감소시키는 것에 관한 것이다.
반도체 웨이퍼 프로세싱 동안, 반도체 디바이스는 가끔 오픈 피쳐 및 덴스 피쳐 모두를 가질 수도 있다. 오픈 피쳐는 더 넓은 폭을 갖는 반면에, 덴스 피쳐는 더 좁은 폭을 갖는다. 그 결과, 반도체 디바이스는 상이한 애스펙트비의 피쳐를 가질 수도 있다. 피쳐의 애스펙트비는 피쳐의 높이와 폭 사이의 비율이다. 따라서, 반도체 디바이스의 모든 피쳐의 높이가 대략 동일한 경우, 오픈 피쳐들은 상대적으로 낮은 애스펙트비를 갖는 반면, 덴스 피쳐는 상대적으로 높은 애스펙트비를 갖는다.
상이한 애스펙트비의 피쳐들을 갖는 이러한 반도체 디바이스의 에칭 동안, 특히 피쳐들의 애스펙트비가 높을 경우, 마이크로로딩은 일반적인 문제가 된다. 그 결과, 오픈 피쳐들은 덴스 피쳐들보다 더 빠르게 에칭된다. 종종, 오픈 피쳐의 에칭이 완료되었을 때, 덴스 피쳐의 에칭은 부분적으로만 완료되었을 수도 있다. 이는, "애스펙트비 의존 에칭 (aspect ratio dependent etching)" 으로 알려져 있다. 덴스 피쳐의 에칭을 완료하기 위해 에칭 프로세스를 계속하는 것은 오픈 피쳐로 하여금 에칭되고 있는 층 아래의 층(들) (예를 들어, 기판) 내부로 에칭되게 하고 반도체 디바이스를 손상시킬 수도 있다.
전술한 사항을 달성하기 위해서 그리고 본 발명의 목적에 따라서, 일 실시형태에서, 좁은 피쳐 및 넓은 피쳐 모두에 의해 마스킹된 텅스텐 함유층에 대한 에칭 레이트 마이크로로딩을 제어하기 위한 방법이 제공된다. 비컨포멀 증착 (non-conformal deposition) 을 생성하는, 텅스텐 에칭 성분 및 증착 성분을 갖는 에칭 가스가 제공된다. 제공된 에칭 가스로부터 플라즈마가 형성된다. 제공된 에칭 가스로부터 형성된 플라즈마에 의해 텅스텐 함유층이 에칭된다.
다른 실시형태에서, 넓은 피쳐 및 좁은 피쳐를 갖는 마스크를 통해서 텅스텐 함유층을 에칭하는 방법이 제공된다. 비컨포멀 증착을 생성하는, 텅스텐 에칭 성분 및 증착 성분을 갖는 에칭 가스가 제공되고, 여기서, 증착 성분은 실리콘 함유 성분 및 산소 함유 성분을 포함한다. 제공된 에칭 가스로부터 플라즈마가 형성된다. 제공된 에칭 가스로부터 형성된 플라즈마에 의해 텅스텐 함유층이 에칭된다.
텅스텐 에칭 가스 및 증착 가스를 제공하기 위한 컴퓨터 판독가능 코드, 가스 혼합물을 플라즈마로 변형시키기 위한 컴퓨터 판독가능 코드, 및 에칭 가스 혼합물의 가스 흐름을 정지시키기 위한 컴퓨터 판독가능 코드, 및 플라즈마 반응기를 포함하는, 넓은 피쳐 및 좁은 피쳐를 갖는 마스크를 통해서 텅스텐 함유층을 에칭하는 장치가 제공된다.
본 발명의 이러한 특징 및 다른 특징은 본 발명의 상세한 설명에서 그리고 이하의 도면과 관련하여 이하 상세하게 설명될 것이다.
본 발명은, 첨부된 도면에서 한정으로서가 아닌 예시로서 설명되고, 여기서 유사한 참조 수치는 유사한 엘리먼트를 지칭한다.
도 1 은 본 발명의 일 실시형태의 하이 레벨 플로우차트이다.
도 2 는 에칭에 사용될 수도 있는 플라즈마 프로세싱 챔버의 개략적인 도면이다.
도 3a 및 도 3b 는 본 발명의 실시형태에서 사용된 제어기를 구현하는데 적절한 컴퓨터 시스템을 도시한다.
도 4a 내지 도 4c 는 본 발명의 실시형태에 따라서 프로세싱된 스택의 개략적인 도면이다.
본 발명은, 첨부된 도면에 설명된 바와 같이, 그 몇몇 바람직한 실시형태를 참조하여 상세하게 설명될 것이다. 이하의 설명에서, 본 발명의 전반적인 이해를 제공하기 위해 수많은 구체적인 세부사항이 설명된다. 그러나, 본 발명이 이러한 구체적인 세부사항의 몇몇 또는 모두 없이도 실행될 수도 있다는 것은 당업자에게는 명백할 것이다. 예를 들어, 잘 알려진 프로세스 단계 및/또는 구조는 본 발명을 불필요하게 모호해지도록 하지 않기 위해 상세하게 설명되지 않는다.
상이한 폭 또는 상이한 애스펙트비의 피쳐를 갖는 반도체 디바이스의 에칭 도중에, 특히 피쳐의 애스펙트비가 높은 경우, 에칭 레이트 마이크로로딩은 일반적인 문제가 되고 있다. 확산 제한으로 인해, 에칭 화학물질은 더 넓은 오픈 피쳐로 진입하는 것이 더 좁은 덴스 피쳐로 진입하는 것보다 빠를 수 있다. 유사하게, 에칭 프로세스의 부산물은 더 좁은 덴스 피쳐의 외부로 나가는 것보다 더 넓은 오픈 피쳐 외부로 더 빨리 나간다. 그 결과, 오픈 피쳐 (즉, 더 넓은 폭을 갖는 피쳐) 는 덴스 피쳐 (즉, 더 좁은 폭을 갖는 피쳐) 보다 빠르게 에칭된다.
이해를 용이하게 하기 위해, 도 1 은 본 발명의 실시형태에 사용되는 프로세스의 하이 레벨 플로우 차트이다. 상이한 애스펙트비의 피쳐 (즉, 오픈 및 덴스 피쳐) 로 패터닝된 마스크층이 텅스텐 함유층 위에 형성된다 (단계 100). 최종적으로, 오픈 피쳐 및 덴스 피쳐가 텅스텐 함유층 내부로 에칭될 것이다. 이 실시형태에서, 오픈 (더 넓은) 및 덴스 (더 좁은) 피쳐들은 텅스텐층 위의 마스크를 사용하여 패터닝된다.
텅스텐 에칭 성분 및 증착 성분을 포함하는 에칭 가스가 제공된다 (단계 110). 플라즈마가 이 에칭 가스로부터 형성되고 (단계 120), 텅스텐 함유층내로 더 넓은 피쳐 및 더 좁은 피쳐를 에칭하는데 사용된다 (단계 130). 부분적인 에칭 성분 확산 제한으로 인해 덴스 (더 좁은) 피쳐보다 오픈 (더 넓은) 피쳐가 더 빠르게 텅스텐 함유층내로 에칭되기 때문에, 텅스텐 함유층의 에칭은 애스펙트비에 의존한다. 그러나, 증착 성분의 증착도 애스펙트비에 의존하고, 증착 성분은 부분적인 증착 성분 확산 제한으로 인해 좁은 피쳐의 바닥보다는 넓은 피쳐의 바닥에 더 두껍게 증착된다. 넓은 피쳐에서의 이러한 선택적인 증착은 좁은 피쳐 보다 넓은 피쳐에서 텅스텐 함유층의 에칭을 억제한다. 따라서, 넓은 피쳐와 좁은 피쳐 사이의 에칭 레이트는 밸런싱되고, 에칭 레이트 마이크로로딩은 제거될 수도 있고 또는 심지어 반전 (reversed) 될 수도 있다.
텅스텐 함유층을 에칭하기 위해, 텅스텐 함유층 및 관련 스택이 플라즈마 프로세싱 챔버 내에 위치될 수도 있다. 도 2 는 플라즈마 프로세싱 툴 (201) 을 포함하는 플라즈마 프로세싱 시스템 (200) 의 개략적인 도면이다. 플라즈마 프로세싱 툴 (201) 은 유도 결합 플라즈마 에칭 툴이고, 플라즈마 프로세싱 챔버 (204) 를 내부에 갖는 플라즈마 반응기 (202) 를 포함한다. TCP (transformer coupled power) 제어기 (250) 및 바이어스 전력 제어기 (255) 각각은 플라즈마 챔버 (204) 내에 생성된 플라즈마 (224) 에 영향을 주는 TCP 전력 공급기 (251) 및 바이어스 전력 공급기 (256) 를 제어한다.
TCP 전력 제어기 (250) 는 13.56MHz 에서 무선 주파수 신호를 공급하도록 구성되고 TCP 매치 네트워크 (252) 에 의해 튜닝되는 TCP 전력 공급기 (251) 에 대한 세트 포인트를 플라즈마 챔버 (204) 가까이에 위치된 TCP 코일 (253) 에 설정한다. RF 투과 윈도우 (254) 가 제공되어 플라즈마 챔버 (204) 로부터 TCP 코일 (253) 을 분리하고 에너지가 TCP 코일 (253) 로부터 플라즈마 챔버 (204) 로 통과하는 것을 허용한다. RF 투과 윈도우 (254) 내의 어퍼쳐에 위치된 대략 2.5㎝ (1 인치) 의 직경을 갖는 원형 피스의 사파이어에 의해 광학적 투과 윈도우 (265) 가 제공된다.
바이어스 전력 제어기 (255) 는 RF 신호를 공급하도록 구성되고 바이어스 매치 네트워크 (257) 에 의해 튜닝되는 바이어스 전력 공급기 (256) 에 대한 세트 포인트를, 프로세싱되고 있는 기판 (206) (예를 들어, 반도체 웨이퍼 워크 피스) 을 수용하는데 적합한 전극 (208) 위에 DC (direct current) 바이어스를 생성하는 플라즈마 챔버 (204) 내에 위치된 척 전극 (208) 에 설정한다.
가스 공급 메커니즘 또는 가스 소스 (210) 는 플라즈마 챔버 (204) 의 내부에 프로세스를 위해 요구되는 적절한 화학물질을 공급하기 위해 가스 매니폴드 (217) 를 통해 부착된 가스의 소스를 포함한다. 가스의 일 소스는 텅스텐 함유층을 에칭하기 위한 적절한 화학물질을 공급하는 에칭 가스 소스 (215) 일 수도 있다. 가스의 다른 소스는 텅스텐 함유층상에 증착하기 위한 적절한 화학물질을 공급하는 증착 가스 소스 (216) 일 수도 있다. 가스 배기 메커니즘 (218) 은 압력 제어 밸브 (219) 및 배기 펌프 (220) 를 포함하고, 플라즈마 챔버 (204) 내부로부터 파티클을 제거하고, 플라즈마 챔버 (204) 내부에서 특정 압력을 유지한다.
온도 제어기 (280) 는 히터 전력 공급기 (284) 를 제어함으로써 척 전극 (208) 내부에 제공된 히터 (282) 의 온도를 제어한다. 또한, 플라즈마 프로세싱 시스템 (200) 은 전자 제어 회로 (270) 를 포함한다. 플라즈마 프로세싱 시스템 (200) 은 엔드 포인트 검출기 (260) 를 가질 수도 있다.
도 3a 및 도 3b 는 본 발명의 하나 이상의 실시형태에 이용된 제어 회로 (270) 를 구현하기에 적절한 컴퓨터 시스템을 도시한다. 도 3a 는 컴퓨터 시스템 (300) 의 일 가능한 물리적 형태를 나타낸다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판, 및 소형 휴대용 디바이스에서 초대형 수퍼 컴퓨터까지 범위의 수많은 물리적 형태를 가질 수도 있다. 컴퓨터 시스템 (300) 은, 모니터 (302), 디스플레이 (304), 하우징 (306), 디스크 드라이브 (308), 키보드 (310), 및 마우스 (312) 를 포함한다. 디스크 (314) 는 컴퓨터 시스템 (300) 으로/으로부터 데이터를 전송하도록 이용된 컴퓨터-판독가능 매체이다.
도 3b 는 컴퓨터 시스템 (300) 에 대한 블록도의 일 예이다. 광범위하게 다양한 서브시스템들이 시스템 버스 (320) 에 부착되어 있다. 프로세서(들) (322) (또는, 중앙 프로세싱 유닛, 또는 CPU 로 지칭됨) 은 메모리 (324) 를 포함하는 저장 디바이스에 커플링된다. 메모리 (324) 는 RAM (random access memory) 및 ROM (read-only memory) 을 포함한다. 당업계에 잘 알려진 바와 같이, ROM 은 CPU 에 단방향으로 데이터 및 명령을 전송하도록 동작하고, RAM 은 통상적으로 데이터 및 명령을 양방향 방식으로 전송하는데 사용된다. 이러한 유형의 메모리들 모두는 임의의 적절한 후술하는 컴퓨터-판독가능 매체를 포함할 수도 있다. 또한, 고정 디스크 (326) 는 CPU (322) 에 양방향으로 커플링되고; 이는 추가적인 데이터 저장 용량을 제공하고, 또한, 임의의 후술하는 컴퓨터-판독가능 매체를 포함할 수도 있다. 고정 디스크 (326) 는 프로그램, 데이터 등을 저장하도록 사용될 수도 있고, 통상적으로 주요 저장매체보다 느린 보조 저장매체 (예를 들어, 하드디스크) 이다. 고정 디스크 (326) 내에 보유된 정보는, 적절한 경우, 메모리 (324) 내의 가상 메모리로서 표준 방식으로 통합될 수도 있다는 것에 유의해야만 할 것이다. 착탈식 디스크 (314) 는 임의의 후술하는 컴퓨터-판독가능 매체의 형태를 취할 수도 있다.
CPU (322) 는, 예를 들어, 디스플레이 (304), 키보드 (310), 마우스 (312), 및 스피커 (330) 와 같은 다양한 입/출력 디바이스에 커플링된다. 일반적으로, 입/출력 디바이스는: 비디오 디스플레이, 트랙볼, 마우스, 키보드, 마이크로폰, 터치-감지 디스플레이, 트랜스듀서 카드 판독기, 자기 또는 페이퍼 테이프 판독기, 타블렛, 스타일러스, 음성 또는 필체 인식기, 바이오메트릭스 판독기, 또는 다른 컴퓨터들 중 임의의 것일 수도 있다. 선택적으로, CPU (322) 는 네트워크 인터페이스 (340) 를 사용하여 다른 컴퓨터 또는 텔레커뮤니케이션 네트워크에 커플링될 수도 있다. 이러한 네트워크 인터페이스를 통해서, CPU 는 전술한 방법의 단계를 수행하는 중에 네트워크로부터 정보를 수신할 수도 있고, 또는 네트워크에 정보를 출력할 수도 있다는 사실에 유의해야 한다. 또한, 본 발명의 방법 실시형태는 CPU (322) 에서 단독으로 실행될 수도 있고, 또는, 프로세싱의 일부를 공유하는 원격의 CPU 와 관련하여 인터넷과 같은 네트워크를 통해 실행될 수도 있다.
또한, 본 발명의 실시형태는 다양한 컴퓨터-구현 동작을 수행하기 위해 컴퓨터 코드를 갖는 컴퓨터-판독가능 매체를 갖는 컴퓨터 저장 제품에 관한 것이다. 이 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특별히 설계되고 구성된 것이거나, 또는 컴퓨터 소프트웨어 분야에서의 당업자에게 공지되어 사용가능한 종류일 수도 있다. 컴퓨터-판독가능 매체의 예는, 하드디스크, 플로피 디스크, 및 자기 테이프와 같은 자기 매체; CD-ROM 및 홀로그래픽 디바이스와 같은 광학 매체; 플롭티컬 디스크와 같은 자기-광학 매체; 및 주문형 반도체 (ASIC), 프로그래머블 로직 디바이스 (PLD) 및 ROM 디바이스 및 RAM 디바이스와 같은 프로그램 코드를 저장하고 실행하도록 특별히 구성된 하드웨어 디바이스를 포함하지만 이에 한정하지 않는다. 컴퓨터 코드의 예는 컴파일러에 의해 생성된 것과 같은 머신 코드 및 인터프리터를 사용하여 컴퓨터에 의해 실행되는 상위 레벨의 코드를 포함하는 파일을 포함한다. 또한, 컴퓨터 판독가능 매체는 반송파로 구현되고 프로세서에 의해 실행가능한 명령의 시퀀스를 나타내는 컴퓨터 데이터 신호에 의해 송신된 컴퓨터 코드일 수도 있다.
본 발명의 이해를 용이하게 하기 위해, 도 4a 내지 도 4c 는 본 발명의 실시형태에 따라서 처리된 스택의 개략적인 도면이다.
상이한 애스펙트비의 피쳐들 (즉, 오픈 피쳐 및 덴스 피쳐) 로 패터닝된 마스크층이 텅스텐 함유층 위에 형성된다 (단계 100). 도 4a 는, 기판 (410) (기판 (410) 위에는 에칭층 (420) 이 제공되어 있음) 을 갖는 스택 (400) 의 개략적인 단면도이다. 에칭층 (420) 은 텅스텐 함유층, 바람직하게는 텅스텐 (W) 이다. 마스크층 (430) 이 텅스텐 함유층 (420) 위에 존재한다. 마스크 층 (430) 은 CH, CF, 아모르퍼스 카본 등을 함유하는 마스크와 같은 카본계 마스크일 수도 있다. 대안적으로, 마스크층 (430) 은 실리콘 이산화물, 실리콘 질화물 등과 같은 무기 하드 마스크일 수도 있다. 바람직하게는, 마스크층은 열적 산화물 또는 TEOS 와 같은 SiO-계이다. 마스크층 (430) 은 오픈 피쳐 (440) 및 덴스 피쳐 (450) 모두로 패터닝된다.
오픈 피쳐 (440) 의 폭 (441) 은 덴스 피쳐 (450) 의 폭 (451) 보다 상대적으로 크다. 즉, 오픈 피쳐 (440) 는 덴스 피쳐 (450) 보다 더 넓은 개구를 갖는다. 따라서, 오픈 피쳐 (440) 는 "더 넓은 (wider)" 또는 "넓은 (wide)" 피쳐로서 지칭될 수도 있고, 덴스 피쳐 (450) 는 "더 좁은 (narrower)" 또는 "좁은 (narrow)" 피쳐로서 지칭될 수도 있다. 바람직하게, 오픈 또는 더 넓은 피쳐 (440) 는 덴스 또는 더 좁은 피쳐 (450) 보다 적어도 2 배 더 넓다. 더욱 바람직하게, 오픈 또는 더 넓은 피쳐 (440) 는 덴스 또는 더 좁은 피쳐 (450) 보다 적어도 5 배 더 넓다. 가장 바람직하게, 오픈 또는 더 넓은 피쳐 (440) 는 덴스 또는 더 좁은 피쳐 (450) 보다 적어도 10 배 더 넓다.
텅스텐 에칭 성분 및 증착 성분의 혼합물을 포함하는 에칭 가스가 제공된다 (단계 110). 증착 성분은 실리콘 함유 성분 및 산소 함유 성분을 포함한다. 에칭 가스의 실리콘 함유 성분은 임의의 기체 화학물질 함유 실리콘일 수도 있다. 예를 들어, 실리콘 함유 성분은 유기 실록산; 즉, 구조 단위 R2SiO (여기서, R 은 메틸, 에틸, 프로필 등과 같은 알킬기임) 에 기초한, 실리콘, 산소, 및 탄소의 화학 화합물일 수도 있고, 이는 섭씨 150 도 이하의 끓는점을 갖는다. 적절한 실록산 화합물의 예는 테트라메틸디실록산 [((CH3)2SiH)2O], 펜타메틸디실록산, 및 헥사메틸디실록산을 포함하지만 이에 한정하지 않는다. 실리콘 함유 화합물은 또한 실록산과 유사한 화학 화합물일 수도 있지만, 여기서, 가교 산소 (bridging oxygen) 가 (테트라메틸디실라잔, 헥사메틸디실라잔, 또는 N-메틸-N-실릴-실란아민의 예에서와 같이) 질소로, 또는 실리콘, 탄소, 및 수소의 화합물 (예를 들어, 디실릴아세틸렌 [C2H6Si2]) 로 대체된다.
대안적으로, 실리콘 함유 성분은 구조 단위 SiAxZ(4-x) 에 기초한 유기실리콘 화합물일 수도 있으며, 여기서, A 는 그룹 H, F, Cl, Br, 또는 I 로부터 선택되고, Z 는 메틸, 에틸, 프로필 등과 같은 알킬기이고, x 는 0 내지 4 까지 변화할 수도 있며, 이는 섭씨 150 도 이하의 끓는 점을 갖는다. 예를 들어, 실리콘 함유 성분은 디메틸실란 [(CH3)2SiH2] (여기서, x 는 2 이고, A 는 수소이고, Z 는 메틸기임) 일 수도 있다. 다른 예시에서, 실리콘 함유 성분은 디클로로디메틸실란 [(CH3)2SiCl2] (여기서, x 는 2 이고, A 는 염소이고, Z 는 메틸기임) 일 수도 있다. 또 다른 예시에서, 실리콘 함유 성분은 테트라메틸실란 [(CH3)4Si] (여기서, x 는 0 이고, Z 는 메틸기임) 일 수도 있다.
바람직하게, 실리콘 함유 성분은 실란계; 즉, 실란, 또는 할로겐화된 실란이다. 실란은, SiH4 또는 실험식 SixH(2x+2) (여기서, x 는 1 의 최소값을 가짐) 을 갖는 고차 실란으로 이루어진다. 할로겐화된 실란은 실험식 SixAyH(2x+2-y) 을 갖는 화합물로 이루어진다 (여기서, A 는 그룹 F, Cl, Br 또는 I 로부터 선택되고, x 및 y 는 각각 1 의 최소값을 가짐). 더욱 바람직하게, 실란계 실리콘 함유 성분은 할로겐화된 실란이다. 가장 바람직하게, 실란계 실리콘 함유 성분은 실리콘 테트라플로라이드 (SiCl4) 이다.
증착 성분의 산소 함유 성분은, 몇몇 경우에, 실리콘 함유 성분 프로세스 가스를 통해서 제공될 수도 있다. 예를 들어, 실리콘 함유 성분이 실록산을 포함하는 경우, 증착 성분의 산소 함유 성분은 실록산으로부터의 산소일 수도 있다. 다른 경우에, 증착 성분의 산소 함유 성분은 실리콘 함유 성분과는 별개로 공급될 수도 있다. 즉, 산소 함유 성분은 원소 산소를 함유하지만 실리콘은 함유하지 않을 수도 있다. 예를 들어, 산소 함유 성분은 CO, CO2, O3, H2O 또는 O2 일 수도 있다. 대안적으로, 증착 성분의 산소 함유 성분에 대한 산소는 실리콘 함유 프로세스 가스 (예를 들어, 실록산), 및 실리콘을 함유하지 않는 별도의 산소 함유 성분 모두로부터의 것일 수도 있다. 바람직하게는, 증착 성분의 산소 함유 성분은 원소 산소를 함유하지만 실리콘은 함유하지 않는 별도의 산소 함유 성분으로부터의 것이다. 가장 바람직하게는, 산소 함유 성분은 O2 이다.
제공된 에칭 가스 혼합물로부터 플라즈마가 형성되고 (단계 120), 텅스텐 함유층이 에칭된다 (단계 130). 도 4b 는 에칭 프로세스 (단계 130) 동안 스택 (400) 의 개략 단면도를 도시한다. 텅스텐 함유층 (420) 의 에칭은, 부분적으로 확산이 제한되고 있는 에칭 성분으로 인해 애스펙트비 의존적이다. 오픈 (더 넓은, 낮은 애스펙트비의) 피쳐 (440) 는 덴스 (더 좁은, 높은 애스펙트비의) 피쳐 (450) 보다 더 빠르게 에칭된다. 그러나, 증착 성분으로부터의 텅스텐 함유층 상의 증착은 부분적으로는 확산이 제한되고 있는 증착 성분 때문에 오픈 피쳐에 대해 선택적이다. 증착 화학물질이 덴스 피쳐 (450) 보다 오픈 피쳐 (440) 내부로 더욱 쉽게 진입하기 때문에, 오픈 (더 넓은, 낮은 애스펙트비의) 내부의, 특히, 오픈 (더 넓은, 낮은 애스펙트비의) 피쳐 (440) 의 바닥상의 증착물 (443) 은, 덴스 (더 좁은, 높은 애스펙트비의) 피쳐 (450) 내부의 증착물 (453) 보다 더 많다. 따라서, 증착도 애스펙트비에 의존한다.
에칭 및 증착 프로세스는 오픈 피쳐 (440) 및 덴스 피쳐 (450) 모두에서 동시에 발생한다. 오픈 피쳐 (440) 의 바닥 상의 더 많은 양의 증착물은 오픈 피쳐 (440) 의 더욱 빠른 에칭에 대해 보상하고, 이는, 에칭 단계 동안 오픈 피쳐 (440) 및 좁은 피쳐 (450) 모두에 대해 에칭되어 없어지는 도전층 (420) 의 실질적으로 동일한 깊이 (460) 를 야기한다. 즉, 오픈 피쳐 (440) 에서의 선택적인 증착물 (443) 으로부터 초래되는 이들 오픈 피쳐 (440) 에서의 낮은 에칭 레이트는 0 의 마이크로로딩을 초래한다. 역 마이크로로딩 또는 포지티브 마이크로로딩은, 좁은 피쳐 (450) 에 비해 오픈 피쳐 (440) 에 더욱 많은 증착물을 생성하도록 에칭 단계 (130) 에서 증착 성분을 변형시킴으로써 달성될 수 있다.
또한, 증착은 비컨포멀하므로, 피쳐의 바닥 상의 증착물과 비교하여 피쳐의 측벽 상에 더 적은 증착물이 있다. 피쳐의 측벽 위에 적은 양의 증착물이 거의 없게 하는 것은 피쳐의 개구를 좁게하는 것을 예방할 수도 있다.
또한, 마스크층 (430) 의 상부에는 어느 정도의 증착물 (446, 456) 이 있을 수도 있다. 마스크층 (430) 의 에칭은 또한 에칭 단계 (130) 에서 발생한다. 마스크층 (430) 의 상부에 있는 증착물 (446 및 456) 은 마스크층 (430) 의 에칭 레이트 (즉, 부식 및/또는 침식) 를 감소시킨다.
에칭 성분 및 증착 성분이 알맞게 밸런싱되는 경우, 즉, 층 (420) 의 에칭 레이트가 오픈 피쳐 (440) 와 덴스 피쳐 (450) 모두에서 실질적으로 동일한 경우, 마스크층 (430) 상의 증착물층 (446 및 456) 및 오픈 피쳐 (440) 에서의 증착물층 (443) 의 두께는 매우 작을 수도 있다 (예를 들어, 단층 또는 서브-단층). 따라서, 도 4b 에서의 증착층의 상대적 두께는 선택적인 증착 프로세스를 설명하기 위해 확대되어 있다.
텅스텐 함유층이 완전하게 에칭될때까지 (즉, 엔드포인트가 에칭 단계 동안 완성될 때까지), 에칭 성분 및 증착 성분은 텅스텐 함유층이 에칭됨에 따라 단일 단계 (단계 130) 로 제공된다. 에칭 레이트 마이크로로딩을 제거하기 위해 증착 성분 및 에칭 성분이 합리적으로 밸런싱되는 에칭 레시피의 예시는 이하와 같다: 4 milliTorr 의 프로세스 압력, 900 와트의 플라즈마 전력, 90 와트의 웨이퍼 바이어스 전력, 30 sccm (standard cubic centimeters per minute) 의 Cl2 가스 흐름, 25 sccm 의 NF3 가스 흐름, 30 sccm 의 O2 가스 흐름, 70sccm 의 N2 가스 흐름, 13sccm 의 SiCl4 가스 흐름, 섭씨 60 도의 웨이퍼 기판 온도 세트포인트.
도 4c 는, 텅스텐 함유층 (420) 이 완전하게 에칭된 후에, 스택 (400) 의 개략적인 단면도를 나타낸다. 피쳐 (440 및 450) 는 넓은 피쳐 (441) 및 좁은 피쳐 (451) 모두에서 텅스텐 함유층 (420) 의 바닥에 도달한다. 즉, 텅스텐 함유층이 넓은 피쳐 (440) 의 바닥으로부터 완전하게 제거될 때, 좁은 피쳐 (450) 내에 잔류하는 텅스텐 함유층은 없다. 비컨포멀 증착은 넓은 피쳐의 개구 (441) 및 좁은 피쳐의 개구 (451) 를 좁게 하는 것을 방지되고, 에칭 도중에 피쳐들의 상부에 증착되는 증착물은 마스크 (430) 의 부식을 감소시킨다.
에칭이 완료된 후, 오픈 (더 넓은) 피쳐 (440) 의 폭 (441) 은 덴스 (더 좁은) 피쳐 (450) 의 폭 (451) 보다 상대적으로 더 크다. 오픈 (더 넓은) 피쳐 (440) 및 덴스 (더 좁은) 피쳐 (450) 모두의 높이 (442) 는 대략적으로 동일하다. 따라서, 오픈 (더 넓은) 피쳐 (440) 의 애스펙트비는 덴스 (더 좁은) 피쳐 (450) 의 애스펙트비보다 상대적으로 더 낮거나 또는 더 작다. 일 예시에서, 덴스 (더 좁은) 피쳐의 폭은 대략적으로 80 나노미터 (㎚) 이고, 피쳐의 높이는 110㎚ 일 때, 텅스텐 함유층 (420) 에서의 좁은 피쳐의 애스펙트비는 1:1 보다 클 수도 있다. 다른 예시에서, 텅스텐 함유층 (420) 에서의 좁은 피쳐의 애스펙트비는 7:1 보다 클 수도 있다. 세 번째 예시에서, 텅스텐 함유층 (420) 에서의 좁은 피쳐의 애스펙트비는 15:1 보다 클 수도 있다.
본 발명은 몇몇 바람직한 실시형태와 관련하여 설명되지만, 본 발명의 범위에 포함되는 수정, 치환, 변형, 및 다양한 대체 등가물이 있다. 또한, 본 발명의 방법 및 장치를 구현하는 수많은 대안적인 방법이 있다는 사실에 유의해야만 한다. 따라서, 이하의 첨부된 청구항은 본 발명의 진정한 사상 및 범위에 포함된다면 모든 수정, 치환, 및 다양한 대체 등가물을 포함하는 것으로서 이해되어야만 한다.

Claims (34)

  1. 넓은 피쳐 및 좁은 피쳐를 갖는 마스크를 통해서 텅스텐 함유층을 에칭하는 방법으로서,
    (a) 비컨포멀 증착 (non conformal deposition) 을 생성하는 증착 성분 및 텅스텐 에칭 성분을 포함하는 에칭 가스 혼합물을 제공하는 단계;
    (b) 상기 에칭 가스 혼합물로부터 플라즈마를 형성하는 단계; 및
    (c) 상기 에칭 가스 혼합물로부터 형성된 상기 플라즈마를 이용하여 상기 텅스텐 함유층을 에칭하는 단계를 포함하는, 텅스텐 함유층을 에칭하는 방법.
  2. 제 1 항에 있어서,
    상기 증착 성분은, 상기 좁은 피쳐의 바닥 보다 상기 넓은 피쳐의 바닥 상에 더 많이 선택적으로 증착되고, 이는 마이크로로딩 (microloading) 을 감소시키는, 텅스텐 함유층을 에칭하는 방법.
  3. 제 2 항에 있어서,
    상기 증착 성분은, 상기 넓은 피쳐의 바닥에서 보다 상기 넓은 피쳐의 측벽 상에, 그리고 상기 좁은 피쳐의 바닥에서 보다 상기 좁은 피쳐의 측벽 상에, 더 적게 선택적으로 증착되는, 텅스텐 함유층을 에칭하는 방법.
  4. 제 3 항에 있어서,
    상기 증착 성분은, 실리콘 함유 성분 및 산소 함유 성분을 포함하는, 텅스텐 함유층을 에칭하는 방법.
  5. 제 4 항에 있어서,
    상기 실리콘 함유 성분은 유기 실록산인, 텅스텐 함유층을 에칭하는 방법.
  6. 제 4 항에 있어서,
    상기 실리콘 함유 성분은 유기실리콘인, 텅스텐 함유층을 에칭하는 방법.
  7. 제 4 항에 있어서,
    상기 실리콘 함유 성분은 실란계인, 텅스텐 함유층을 에칭하는 방법.
  8. 제 7 항에 있어서,
    상기 실리콘 함유 성분은 할로겐화된 실란인, 텅스텐 함유층을 에칭하는 방법.
  9. 제 8 항에 있어서,
    상기 할로겐화된 실란은 SiCl4 인, 텅스텐 함유층을 에칭하는 방법.
  10. 제 4 항에 있어서,
    상기 산소 함유 성분은 산소 (O2) 인, 텅스텐 함유층을 에칭하는 방법.
  11. 제 1 항에 있어서,
    상기 증착 성분은 상기 마스크의 상부에 증착되어 상기 텅스텐 함유층 에칭 단계 동안 상기 마스크의 에칭 레이트를 감소시키는, 텅스텐 함유층을 에칭하는 방법.
  12. 제 11 항에 있어서,
    상기 마스크는 하드마스크인, 텅스텐 함유층을 에칭하는 방법.
  13. 제 12 항에 있어서,
    상기 마스크는 SiO2, Si3N4 또는 SiON 인, 텅스텐 함유층을 에칭하는 방법.
  14. 제 4 항에 있어서,
    상기 텅스텐 함유층이 에칭될 때, 상기 텅스텐 에칭 성분 및 상기 증착 성분이 단일 단계로 제공되는, 텅스텐 함유층을 에칭하는 방법.
  15. 제 14 항에 있어서,
    상기 텅스텐 함유층이 에칭될 때, 상기 텅스텐 함유층이 완전하게 에칭될 때까지, 상기 텅스텐 에칭 성분 및 상기 증착 성분이 단일 단계로 제공되는, 텅스텐 함유층을 에칭하는 방법.
  16. 제 15 항에 있어서,
    상기 텅스텐 에칭 성분은 좁은 피쳐로 확산-제한되어 있는, 텅스텐 함유층을 에칭하는 방법.
  17. 제 4 항에 있어서,
    상기 증착 성분은 좁은 피쳐로 확산-제한되어 있는, 텅스텐 함유층을 에칭하는 방법.
  18. 넓은 피쳐 및 좁은 피쳐를 갖는 마스크를 통해서 텅스텐 함유층을 에칭하는 방법으로서,
    (a) 텅스텐 에칭 성분 및 증착 성분을 포함하는 에칭 가스 혼합물을 제공하는 단계로서, 상기 증착 성분은 실리콘 함유 성분 및 산소 함유 성분을 포함하는, 상기 에칭 가스 혼합물을 제공하는 단계,
    (b) 상기 에칭 가스 혼합물로부터 플라즈마를 형성하는 단계; 및
    (c) 상기 에칭 가스 혼합물로부터 형성된 상기 플라즈마를 이용하여 상기 텅스텐 함유층을 에칭하는 단계를 포함하고,
    상기 증착 성분은 상기 좁은 피쳐의 바닥 보다 상기 넓은 피쳐의 바닥 상에 더 많이 증착되고,
    상기 증착 성분은 상기 피쳐의 바닥에서 보다 상기 피쳐의 측벽 상에 더 적게 선택적으로 증착되는, 텅스텐 함유층을 에칭하는 방법.
  19. 제 18 항에 있어서,
    상기 증착 성분의 상기 실리콘 함유 성분은 SiCl4 이고,
    상기 증착 성분의 상기 산소 함유 성분은 O2 인, 텅스텐 함유층을 에칭하는 방법.
  20. 넓은 피쳐 및 좁은 피쳐를 갖는 마스크를 통해서 텅스텐 함유층을 에칭하는 장치로서,
    플라즈마 프로세싱 챔버;
    플라즈마를 유지시키기 위한 전력을 제공하는 RF-투과 윈도우 (RF-transparent window) 에 인접하는 TCP 코일;
    상기 TCP 코일에 전기적으로 접속된 TCP 전력 공급기;
    상기 플라즈마 프로세싱 챔버 내에서 반도체 기판을 지지하기 위한 척 전극;
    상기 플라즈마 프로세싱 챔버 내의 압력을 조절하기 위한 압력 제어 밸브 및 펌프;
    텅스텐 에칭 가스 소스 및 증착 가스 소스를 포함하는 가스 소스; 및
    상기 가스 소스 및 상기 TCP 코일에 제어가능하게 접속된 제어기
    를 포함하는 플라즈마 반응기를 포함하고,
    상기 제어기는 적어도 하나의 프로세서; 및 텅스텐 함유층을 에칭하기 위한 컴퓨터 판독가능 코드를 포함하는 컴퓨터 판독가능 매체를 포함하며,
    상기 텅스텐 함유층을 에칭하기 위한 컴퓨터 판독가능 코드는,
    에칭 가스 소스로부터 에칭 가스를 제공하는 단계, 및 증착 가스 소스 로부터 증착 가스를 제공하는 단계를 포함하는, 상기 플라즈마 프로세싱 챔 버에 에칭 가스 혼합물을 제공하기 위한 컴퓨터 판독가능 코드;
    상기 에칭 가스 혼합물을 플라즈마로 변형시키기 위한 컴퓨터 판독가 능 코드; 및
    상기 에칭 가스 혼합물의 가스 흐름을 정지시키기 위한 컴퓨터 판독가 능 코드를 포함하는, 텅스텐 함유층을 에칭하는 장치.
  21. 제 1 항에 있어서,
    상기 증착 성분은, 상기 넓은 피쳐의 바닥에서 보다 상기 넓은 피쳐의 측벽 상에, 그리고 상기 좁은 피쳐의 바닥에서 보다 상기 좁은 피쳐의 측벽 상에, 더 적게 선택적으로 증착되는, 텅스텐 함유층을 에칭하는 방법.
  22. 제 1 항, 제 2 항 또는 제 21 항 중 어느 한 항에 있어서,
    상기 증착 성분은 실리콘 함유 성분 및 산소 함유 성분을 포함하는, 텅스텐 함유층을 에칭하는 방법.
  23. 제 22 항에 있어서,
    상기 실리콘 함유 성분은 유기 실록산인, 텅스텐 함유층을 에칭하는 방법.
  24. 제 22 항에 있어서,
    상기 실리콘 함유 성분은 유기실리콘인, 텅스텐 함유층을 에칭하는 방법.
  25. 제 22 항에 있어서,
    상기 실리콘 함유 성분은 실란계인, 텅스텐 함유층을 에칭하는 방법.
  26. 제 25 항에 있어서,
    상기 실리콘 함유 성분은 할로겐화된 실란인, 텅스텐 함유층을 에칭하는 방법.
  27. 제 26 항에 있어서,
    상기 할로겐화된 실란은 SiCl4 인, 텅스텐 함유층을 에칭하는 방법.
  28. 제 22 항에 있어서,
    상기 산소 함유 성분은 산소 (O2) 인, 텅스텐 함유층을 에칭하는 방법.
  29. 제 1 항, 제 2 항 또는 제 21 항 중 어느 한 항에 있어서,
    상기 증착 성분은 상기 마스크의 상부에 증착되어 상기 텅스텐 함유층 에칭 단계 동안 상기 마스크의 에칭 레이트를 감소시키는, 텅스텐 함유층을 에칭하는 방법.
  30. 제 1 항, 제 2 항 또는 제 21 항 중 어느 한 항에 있어서,
    상기 마스크는 하드마스크인, 텅스텐 함유층을 에칭하는 방법.
  31. 제 1 항, 제 2 항 또는 제 21 항 중 어느 한 항에 있어서,
    상기 마스크는 SiO2, Si3N4 또는 SiON 인, 텅스텐 함유층을 에칭하는 방법.
  32. 제 1 항, 제 2 항 또는 제 21 항 중 어느 한 항에 있어서,
    상기 텅스텐 에칭 성분 및 상기 증착 성분은, 상기 텅스텐 함유층이 에칭될 때, 단일 단계로 제공되는, 텅스텐 함유층을 에칭하는 방법.
  33. 제 1 항, 제 2 항 또는 제 21 항 중 어느 한 항에 있어서,
    상기 텅스텐 에칭 성분 및 상기 증착 성분은, 상기 텅스텐 함유층이 에칭될 때, 상기 텅스텐 함유층이 완전하게 에칭될 때까지 단일 단계로 제공되는, 텅스텐 함유층을 에칭하는 방법.
  34. 제 1 항, 제 2 항 또는 제 21 항 중 어느 한 항에 있어서,
    상기 텅스텐 에칭 성분은 좁은 피쳐로 확산 제한되어 있는, 텅스텐 함유층을 에칭하는 방법.
KR1020107013605A 2007-11-21 2008-11-13 텅스턴 함유층에 대한 에칭 마이크로로딩을 제어하는 방법 KR101564473B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US98959707P 2007-11-21 2007-11-21
US60/989,597 2007-11-21

Publications (2)

Publication Number Publication Date
KR20100088157A KR20100088157A (ko) 2010-08-06
KR101564473B1 true KR101564473B1 (ko) 2015-10-29

Family

ID=40667822

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107013605A KR101564473B1 (ko) 2007-11-21 2008-11-13 텅스턴 함유층에 대한 에칭 마이크로로딩을 제어하는 방법

Country Status (5)

Country Link
US (1) US8518282B2 (ko)
KR (1) KR101564473B1 (ko)
CN (2) CN102969240B (ko)
TW (1) TWI451496B (ko)
WO (1) WO2009067381A1 (ko)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8129270B1 (en) 2008-12-10 2012-03-06 Novellus Systems, Inc. Method for depositing tungsten film having low resistivity, low roughness and high reflectivity
US20100267230A1 (en) 2009-04-16 2010-10-21 Anand Chandrashekar Method for forming tungsten contacts and interconnects with small critical dimensions
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US9548228B2 (en) 2009-08-04 2017-01-17 Lam Research Corporation Void free tungsten fill in different sized features
US8377632B2 (en) * 2011-05-29 2013-02-19 Nanya Technology Corp. Method of reducing microloading effect
KR102064627B1 (ko) 2012-03-27 2020-01-09 노벨러스 시스템즈, 인코포레이티드 텅스텐 피처 충진
US10381266B2 (en) 2012-03-27 2019-08-13 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
KR102100520B1 (ko) * 2012-03-27 2020-04-14 노벨러스 시스템즈, 인코포레이티드 핵생성 억제를 사용하는 텅스텐 피처 충진
US11437269B2 (en) 2012-03-27 2022-09-06 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US9969622B2 (en) 2012-07-26 2018-05-15 Lam Research Corporation Ternary tungsten boride nitride films and methods for forming same
JP2014086500A (ja) * 2012-10-22 2014-05-12 Tokyo Electron Ltd 銅層をエッチングする方法、及びマスク
US9230825B2 (en) * 2012-10-29 2016-01-05 Lam Research Corporation Method of tungsten etching
US9418869B2 (en) 2014-07-29 2016-08-16 Lam Research Corporation Method to etch a tungsten containing layer
US9748137B2 (en) 2014-08-21 2017-08-29 Lam Research Corporation Method for void-free cobalt gap fill
US9997405B2 (en) 2014-09-30 2018-06-12 Lam Research Corporation Feature fill with nucleation inhibition
US9633867B2 (en) * 2015-01-05 2017-04-25 Lam Research Corporation Method and apparatus for anisotropic tungsten etching
US9953984B2 (en) 2015-02-11 2018-04-24 Lam Research Corporation Tungsten for wordline applications
US10170320B2 (en) 2015-05-18 2019-01-01 Lam Research Corporation Feature fill with multi-stage nucleation inhibition
US9754824B2 (en) 2015-05-27 2017-09-05 Lam Research Corporation Tungsten films having low fluorine content
US9613818B2 (en) 2015-05-27 2017-04-04 Lam Research Corporation Deposition of low fluorine tungsten by sequential CVD process
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US9978610B2 (en) 2015-08-21 2018-05-22 Lam Research Corporation Pulsing RF power in etch process to enhance tungsten gapfill performance
CN105355587B (zh) * 2015-10-14 2018-09-04 上海华力微电子有限公司 一种避免浅沟槽隔离结构出现深度负载效应的方法
US9673058B1 (en) * 2016-03-14 2017-06-06 Lam Research Corporation Method for etching features in dielectric layers
TWI550134B (zh) * 2016-04-22 2016-09-21 台灣美日先進光罩股份有限公司 用於電漿處理的製程方法以及光罩板材
US10573522B2 (en) 2016-08-16 2020-02-25 Lam Research Corporation Method for preventing line bending during metal fill process
JP6725176B2 (ja) * 2016-10-31 2020-07-15 株式会社日立ハイテク プラズマエッチング方法
US10211099B2 (en) 2016-12-19 2019-02-19 Lam Research Corporation Chamber conditioning for remote plasma process
CN108695235B (zh) * 2017-04-05 2019-08-13 联华电子股份有限公司 改善钨金属层蚀刻微负载的方法
US10847374B2 (en) 2017-10-31 2020-11-24 Lam Research Corporation Method for etching features in a stack
US10361092B1 (en) 2018-02-23 2019-07-23 Lam Research Corporation Etching features using metal passivation
US10515821B1 (en) 2018-06-26 2019-12-24 Lam Research Corporation Method of achieving high selectivity for high aspect ratio dielectric etch
CN109110726B (zh) * 2018-07-03 2021-06-29 北京大学 一种提高高深宽比钨合金刻蚀均匀性的方法
US10741407B2 (en) 2018-10-19 2020-08-11 Lam Research Corporation Reduction of sidewall notching for high aspect ratio 3D NAND etch
CN113166929A (zh) 2018-12-05 2021-07-23 朗姆研究公司 无空隙低应力填充
US11289402B2 (en) 2019-02-22 2022-03-29 Samsung Electronics Co., Ltd. Semiconductor device including TSV and method of manufacturing the same
US11257678B2 (en) 2019-04-19 2022-02-22 Hitachi High-Tech Corporation Plasma processing method
KR20210018633A (ko) 2019-08-07 2021-02-18 삼성전자주식회사 반도체 소자
WO2024043082A1 (ja) * 2022-08-22 2024-02-29 東京エレクトロン株式会社 エッチング方法及びプラズマ処理システム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2918892B2 (ja) * 1988-10-14 1999-07-12 株式会社日立製作所 プラズマエッチング処理方法
US20030092280A1 (en) * 2001-11-09 2003-05-15 Applied Materials, Inc. Method for etching tungsten using NF3 and Cl2

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4778563A (en) * 1987-03-26 1988-10-18 Applied Materials, Inc. Materials and methods for etching tungsten polycides using silicide as a mask
US5201993A (en) * 1989-07-20 1993-04-13 Micron Technology, Inc. Anisotropic etch method
US5338398A (en) * 1991-03-28 1994-08-16 Applied Materials, Inc. Tungsten silicide etch process selective to photoresist and oxide
JPH05283378A (ja) * 1992-03-30 1993-10-29 Nec Yamaguchi Ltd 半導体装置の製造方法
US5705433A (en) * 1995-08-24 1998-01-06 Applied Materials, Inc. Etching silicon-containing materials by use of silicon-containing compounds
US6251791B1 (en) * 1999-07-20 2001-06-26 United Microelectronics Corp. Eliminating etching microloading effect by in situ deposition and etching
US6527968B1 (en) * 2000-03-27 2003-03-04 Applied Materials Inc. Two-stage self-cleaning silicon etch process
US20030235995A1 (en) * 2002-06-21 2003-12-25 Oluseyi Hakeem M. Method of increasing selectivity to mask when etching tungsten or tungsten nitride
US6911399B2 (en) * 2003-09-19 2005-06-28 Applied Materials, Inc. Method of controlling critical dimension microloading of photoresist trimming process by selective sidewall polymer deposition
US7235492B2 (en) * 2005-01-31 2007-06-26 Applied Materials, Inc. Low temperature etchant for treatment of silicon-containing surfaces
US7413992B2 (en) * 2005-06-01 2008-08-19 Lam Research Corporation Tungsten silicide etch process with reduced etch rate micro-loading
JP4782585B2 (ja) * 2006-02-28 2011-09-28 株式会社日立ハイテクノロジーズ プラズマエッチング装置及び方法
US7629255B2 (en) * 2007-06-04 2009-12-08 Lam Research Corporation Method for reducing microloading in etching high aspect ratio structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2918892B2 (ja) * 1988-10-14 1999-07-12 株式会社日立製作所 プラズマエッチング処理方法
US20030092280A1 (en) * 2001-11-09 2003-05-15 Applied Materials, Inc. Method for etching tungsten using NF3 and Cl2

Also Published As

Publication number Publication date
WO2009067381A1 (en) 2009-05-28
US20110151670A1 (en) 2011-06-23
TW200933744A (en) 2009-08-01
CN102969240B (zh) 2016-11-09
US8518282B2 (en) 2013-08-27
CN102969240A (zh) 2013-03-13
CN101952944B (zh) 2013-01-02
KR20100088157A (ko) 2010-08-06
CN101952944A (zh) 2011-01-19
TWI451496B (zh) 2014-09-01

Similar Documents

Publication Publication Date Title
KR101564473B1 (ko) 텅스턴 함유층에 대한 에칭 마이크로로딩을 제어하는 방법
KR101555725B1 (ko) 마이크로로딩을 제어하기 위한 펄스화된 바이어스 플라즈마 프로세스
KR101758932B1 (ko) 화학적 기상 증착을 이용한 패시베이션을 갖는 실리콘 에칭
CN101064244B (zh) 形成用于高孔径比应用的各向异性特征图形的蚀刻方法
KR102209352B1 (ko) 텅스텐 에칭의 방법
US20220216050A1 (en) Atomic layer etch and selective deposition process for extreme ultraviolet lithography resist improvement
US11430655B2 (en) Low temperature high-quality dielectric films
US10658194B2 (en) Silicon-based deposition for semiconductor processing
EP0889507A1 (en) Plasma etching process using a flurocarbon and silane
US20230118701A1 (en) Selective etch using deposition of a metalloid or metal containing hardmask
US9653321B2 (en) Plasma processing method
US11450532B2 (en) Deposition of self assembled monolayer for enabling selective deposition and etch
TW202407129A (zh) 共沉積及蝕刻製程
CN113496890A (zh) 基板处理方法和基板处理装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181012

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20191010

Year of fee payment: 5