KR20220124637A - 선택적 배리어 금속 에칭 - Google Patents

선택적 배리어 금속 에칭 Download PDF

Info

Publication number
KR20220124637A
KR20220124637A KR1020220025441A KR20220025441A KR20220124637A KR 20220124637 A KR20220124637 A KR 20220124637A KR 1020220025441 A KR1020220025441 A KR 1020220025441A KR 20220025441 A KR20220025441 A KR 20220025441A KR 20220124637 A KR20220124637 A KR 20220124637A
Authority
KR
South Korea
Prior art keywords
metal layer
barrier metal
layer
feature
way
Prior art date
Application number
KR1020220025441A
Other languages
English (en)
Inventor
조나단 쇼
지니 리
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20220124637A publication Critical patent/KR20220124637A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/321—Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers

Abstract

선택적 배리어 금속 에칭을 위한 방법은 배리어 금속 층 상의 금속 층의 피처 내에 형성된, 배리어 금속 층의 산화된 부분을 화학적으로 환원시키기 위해 ICP(inductively coupled plasma) 에칭 챔버에서 수소 주입 프로세스를 수행하는 단계, 및 배리어 금속 층의 수소 주입 부분을 제거하기 위해 ICP 에칭 챔버에서 에칭 프로세스를 수행하는 단계를 포함한다.

Description

선택적 배리어 금속 에칭{SELECTIVE BARRIER METAL ETCHING}
[0001] 본 개시내용의 예들은 일반적으로, 반도체 구조들에 금속 피처(feature)들을 형성하기 위한 방법들에 관한 것이다. 특히, 본 개시내용의 실시예들은 배리어 금속 층이 하부에 형성되어 있는 금속 층을 에칭하기 위한 방법들을 제공한다.
[0002] 반도체 제조에서는, 텅스텐, 코발트 및 구리가 DRAM(dynamic random-access memory) 디바이스들과 같은 메모리 디바이스들에 사용되는 BEOL(backend-of-line) 및 MOL(middle-of-the-line) 구조들에서 접촉부들 및 상호 연결부들로서 구현되었다. 특히, 텅스텐은 낮은 비용으로 CVD(chemical vapor deposition) 성장의 잘 확립된 방법으로 인해 가장 신뢰할 수 있는 금속이었다. 그러나 반도체 디바이스들이 7㎚ 미만 노드들에서 더 작아지고 라인 CD(critical dimension)가 수 나노미터에 도달함에 따라, 그와 같이 작은 라인 CD를 갖는 텅스텐의 접촉 저항이 실질적으로 증가한다. 코발트는 텅스텐과 비교하여 라인 저항의 어느 정도의 감소를 나타낼 수 있지만, 감소가 충분하지 않을 수 있다. 따라서 루테늄이 접촉부들 및 상호 연결부들을 위한 기존의 재료들을 대체할 강력한 후보가 되었다. 루테늄은 7㎚ 미만 노드들에서의 더 작은 피치들 및 더 작은 임계 치수들에 대해서도 낮은 저항률을 갖는다.
[0003] 그러나 루테늄 기반 구조들의 리소그래피 및 에칭 프로세스들에는 복잡함이 있다. 루테늄 실리케이트를 형성할 하부 실리콘 기반 기판으로의 루테늄의 확산을 방지하기 위해, 루테늄 층은 통상적으로, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta) 및/또는 탄탈륨 질화물(TaN)과 같은 배리어 금속 층 상에 형성된다. 산소 함유 에칭 가스를 사용하여 루테늄 층이 에칭될 때, 배리어 금속 층이 부분적으로 산화되고 루테늄 층 상에 스퍼터링되는데, 이는 비휘발성 에칭 정지 층으로서 작용한다. 따라서 루테늄 층은 초기에 패터닝된 대로 에칭 프로파일을 생성하도록 배리어 금속 층의 표면까지 에칭될 수 없다.
[0004] 따라서 원하는 에칭 프로파일을 제공하도록 배리어 층 상에 루테늄으로 형성된 금속 층을 에칭하기 위한 방법이 필요하다.
[0005] 본 개시내용의 실시예들은 선택적 배리어 금속 에칭을 위한 방법을 제공한다. 이 방법은 배리어 금속 층 상의 금속 층의 피처 내에 형성된, 배리어 금속 층의 산화된 부분을 화학적으로 환원시키기 위해 ICP(inductively coupled plasma) 에칭 챔버에서 수소 주입 프로세스를 수행하는 단계, 및 배리어 금속 층의 수소 주입 부분을 제거하기 위해 ICP 에칭 챔버에서 에칭 프로세스를 수행하는 단계를 포함한다.
[0006] 본 개시내용의 실시예들은 또한, 금속 함유 피처를 형성하기 위한 방법을 제공한다. 이 방법은 배리어 금속 층 상에 형성된 금속 층에 피처를 형성하기 위해 산소 함유 에칭 가스를 사용하여 ICP 에칭 챔버에서 제1 에칭 프로세스를 수행하는 단계, 금속 층의 피처 내에 형성된, 배리어 금속 층의 산화된 부분을 화학적으로 환원시키기 위해 ICP 에칭 챔버에서 수소 주입 프로세스를 수행하는 단계, 및 배리어 금속 층의 수소 주입 부분을 제거하기 위해, 염소 함유 에칭 가스를 사용함으로써 ICP 에칭 챔버에서 제2 에칭 프로세스를 수행하는 단계를 포함한다.
[0007] 본 개시내용의 실시예들은 금속 함유 구조를 추가로 제공한다. 금속 함유 구조는 기판 상에 형성된 배리어 금속 층, 배리어 금속 층 상에 형성된 금속 피처, 및 금속 피처 상에 형성된 유전체 피처를 포함한다. 금속 피처 및 유전체 피처는 3㎚ 내지 90㎚의 라인 임계 치수를 갖는다.
[0008] 본 개시내용의 실시예들의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0009] 도 1은 일 실시예에 따른 패터닝 프로세스를 수행하기 위해 이용될 수 있는 ICP(inductively coupled plasma) 에칭 챔버를 도시한다.
[0010] 도 2는 일 실시예에 따라 막 스택을 패터닝하는 방법의 흐름도를 예시한다.
[0011] 도 3a, 도 3b, 도 3c, 도 3d, 도 3e 및 도 3f는 일 실시예에 따른 막 스택의 일부의 단면도들이다.
[0012] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 가리키는 데, 가능한 경우, 동일한 참조 부호들이 사용되었다. 일 실시예에서 개시된 엘리먼트들은 구체적인 언급 없이도 다른 실시예들에서 유리하게 활용될 수 있다고 예상된다.
[0013] 본 명세서에서 설명되는 실시예들은 반도체 구조들에 금속 피처들을 형성하기 위한 방법들을 제공한다. 보다 구체적으로, 본 개시내용의 실시예들은 금속 층 아래에 배리어 금속 층이 형성되어 있는 금속 층을 에칭하기 위한 방법들을 제공한다. 7㎚ 미만 노드 반도체 프로세스들에서, 루테늄(Ru)은 접촉부들 및 상호 연결부들을 형성하기 위해 텅스텐과 같은 종래에 사용된 금속을 대체할 후보 금속이다. 그러나 루테늄 기반 구조와 기판 사이에 배치되는 배리어 층은, 루테늄 기반 구조를 에칭하는 산소 함유 에칭 가스에 의해 에칭되지 않는다. 대신에, 배리어 층의 일부가 산화되고 루테늄 기반 구조 상에 스퍼터링되어, 루테늄 기반 구조에 대한 에칭 정지 층으로서 작용한다. 본 명세서에서 제공되는 방법들은, 루테늄 기반 구조가 원하는 라인 CD로 형성될 수 있도록, 배리어 금속 층의 산화된 부분을 ALE(atomic layer etching) 기법에 의해 제거한다.
[0014] 도 1은 에칭 프로세스를 수행하기에 적합한 ICP(inductively coupled plasma) 에칭 챔버(100)의 일 예의 단면도이다. 본 명세서에 개시되는 방법들과 함께 사용하도록 구성될 수 있는 적합한 ICP 에칭 챔버들은 ICP-RIE(inductively coupled plasma reactive ion etching) 챔버들, 예를 들어 California, Santa Clara 소재의 Applied Materials, Inc.로부터 입수할 수 있는 CENTRIS® SYM3™ 에칭 챔버를 포함한다. ICP 에칭 챔버(100)가 우수한 에칭 성능을 가능하게 하는 복수의 피처들을 포함하는 것으로 도시되지만, 다른 ICP 에칭 챔버들이 본 명세서에 개시된 본 발명의 피처들 중 하나 이상으로부터 이익을 얻도록 구성될 수 있는 것으로 고려된다.
[0015] ICP 에칭 챔버(100)는 내부 볼륨(106)을 둘러싸는 챔버 본체(102) 및 덮개(104)를 포함한다. 챔버 본체(102)는 통상적으로 알루미늄, 스테인리스 스틸 또는 다른 적절한 재료로 제작된다. 챔버 본체(102)는 일반적으로, 측벽들(108) 및 바닥(110)을 포함한다. (도시되지 않은) 기판 지지 페디스털 액세스 포트가 일반적으로 측벽(108)에 한정되고, ICP 에칭 챔버(100)로부터의 기판(W)의 진입 및 진출을 가능하게 하도록 슬릿 밸브에 의해 선택적으로 밀폐된다. 배기 포트(112)가 챔버 본체(102)에 한정되며, 내부 볼륨(106)을 진공 펌프 시스템(114)에 결합한다. 진공 펌프 시스템(114)은 일반적으로, ICP 에칭 챔버(100)의 내부 볼륨(106)의 압력을 진공배기하고 조절하는 데 이용되는 하나 이상의 펌프들 및 스로틀 밸브들을 포함한다.
[0016] 덮개(104)는 챔버 본체(102)의 측벽(108) 상에 밀폐하여 지지된다. 덮개(104)는 개방되어 ICP 에칭 챔버(100)의 내부 볼륨(106)에 대한 접근을 가능하게 할 수 있다. 덮개(104)는 광학 프로세스 모니터링을 가능하게 하는 창(window)(116)을 포함한다. 일 구현에서, 창(116)은 ICP 에칭 챔버(100) 외부에 장착된 광학 모니터링 시스템(118)에 의해 이용되는 신호에 대해 투과성인 석영 또는 다른 적절한 재료로 구성된다.
[0017] 광학 모니터링 시스템(118)은 기판 지지 페디스털 어셈블리(120) 상에 포지셔닝된 기판(W) 및/또는 챔버 본체(102)의 내부 볼륨(106) 중 적어도 하나를 창(116)을 통해 보도록 포지셔닝된다. 일 실시예에서, 광학 모니터링 시스템(118)은 덮개(104)에 결합되며, 인입 기판 패턴 피처 불일치들(이를테면, 두께 등)을 보상하기 위한 프로세스 조정을 가능하게 하는 정보를 제공하고, 필요에 따라 프로세스 상태 모니터링(이를테면, 플라즈마 모니터링, 온도 모니터링 등)을 제공하기 위해 광학 계측을 사용하는 통합된 증착 프로세스를 가능하게 한다. 본 개시내용으로부터 이익을 얻도록 구성될 수 있는 하나의 광학 모니터링 시스템은 California, Santa Clara 소재의 Applied Materials, Inc.로부터 입수할 수 있는 EyeD® 전체 스펙트럼, 간섭계 계측 모듈이다.
[0018] 가스 패널(122)이 ICP 에칭 챔버(100)에 결합되어 내부 볼륨(106)에 프로세스 및/또는 세정 가스들을 제공한다. 도 1에 도시된 예에서, 가스 패널(122)로부터 ICP 에칭 챔버(100)의 내부 볼륨(106)으로 가스들이 전달될 수 있게 하기 위해, 유입구 포트들(124, 126)이 덮개(104)에 제공된다. 일 구현에서, 가스 패널(122)은 불소화 프로세스 가스를 유입구 포트들(124, 126)을 통해 ICP 에칭 챔버(100)의 내부 볼륨(106) 내에 제공하도록 구성된다.
[0019] 샤워헤드 어셈블리(128)가 덮개(104)의 내부 표면(130)에 결합된다. 샤워헤드 어셈블리(128)는, ICP 에칭 챔버(100)에서 프로세싱되고 있는 기판(W)의 표면에 걸쳐 미리 정해진 분포로 가스들이 샤워헤드 어셈블리(128)를 통해 유입구 포트들(124, 126)로부터 ICP 에칭 챔버(100)의 내부 볼륨(106) 내로 이어질 수 있게 하는 복수의 개구들을 포함한다.
[0020] 프로세싱을 위해 내부 볼륨(106) 내에 진입시키기 전에 원격 플라즈마로부터 가스 혼합물을 해리시키는 것을 가능하게 하도록, 원격 플라즈마 소스(132)가 선택적으로 가스 패널(122)에 결합될 수 있다. RF 전원(134)이 정합 네트워크(136)를 통해 샤워헤드 어셈블리(128)에 결합된다. RF 전원(134)은 통상적으로, 약 50㎑ 내지 약 200㎒ 범위의 튜닝 가능한 주파수에서 최대 약 3000W를 생성할 수 있다.
[0021] 샤워헤드 어셈블리(128)는 추가로, 광학 계측 신호에 대해 투과성인 영역을 포함한다. 광학적으로 투과성인 영역 또는 통로(138)는 광학 모니터링 시스템(118)이 기판 지지 페디스털 어셈블리(120) 상에 포지셔닝된 기판(W) 및/또는 내부 볼륨(106)을 볼 수 있게 하는 데 적합하다. 통로(138)는, 광학 모니터링 시스템(118)에 의해 생성되고 광학 모니터링 시스템(118)으로 다시 반사되는 에너지의 파장들에 대해 실질적으로 투과성인 샤워헤드 어셈블리(128)에 형성 또는 배치된 재료, 개구 또는 복수의 개구들일 수 있다.
[0022] 일 구현에서, 샤워헤드 어셈블리(128)는 ICP 에칭 챔버(100)의 내부 볼륨(106) 내로 유동하는 가스의 개별적인 제어를 가능하게 하는 복수의 구역들로 구성된다. 도 1에 예시된 예에서, 샤워헤드 어셈블리(128)는 개별 유입구 포트들(124, 126)을 통해 가스 패널(122)에 개별적으로 결합되는 내측 구역(140) 및 외측 구역(142)을 갖는다.
[0023] 기판 지지 페디스털 어셈블리(120)는 ICP 에칭 챔버(100)의 내부 볼륨(106)에서 가스 분배(샤워헤드) 어셈블리(128) 아래에 배치된다. 기판 지지 페디스털 어셈블리(120)는 처리 중에 기판(W)을 유지한다. 기판 지지 페디스털 어셈블리(120)는 일반적으로 기판 지지 페디스털 어셈블리(120)를 관통하여 배치된 (도시되지 않은) 복수의 리프트 핀들을 포함하며, 이러한 리프트 핀들은 기판 지지 페디스털 어셈블리(120)로부터 기판(W)을 리프팅하고 종래의 방식으로 (도시되지 않은) 로봇을 이용한 기판(W)의 교환을 가능하게 하도록 구성된다. 내측 라이너(144)가 기판 지지 페디스털 어셈블리(120)의 주변부를 밀접하게 둘러쌀 수 있다.
[0024] 일 구현에서, 기판 지지 페디스털 어셈블리(120)는 장착 플레이트(146), 베이스(148) 및 정전 척(150)을 포함한다. 장착 플레이트(146)는 챔버 본체(102)의 바닥(110)에 결합되고, 유틸리티들, 이를테면 무엇보다도, 유체들, 전력선들 및 센서 리드(lead)들을 베이스(148) 및 정전 척(150)으로 라우팅하기 위한 통로들을 포함한다. 정전 척(150)은 샤워헤드 어셈블리(128) 아래에 기판(W)을 유지하기 위한 적어도 하나의 클램핑 전극(152)을 포함한다. 정전 척(150)은 종래에 공지된 바와 같이, 기판(W)을 척 표면에 유지하는 정전기력을 발생시키도록 척킹 전원(154)에 의해 구동된다. 대안으로, 기판(W)은 클램핑, 진공 또는 중력에 의해 기판 지지 페디스털 어셈블리(120)에 유지될 수 있다.
[0025] 베이스(148) 또는 정전 척(150) 중 적어도 하나는 기판 지지 페디스털 어셈블리(120)의 횡방향 온도 프로파일을 제어하기 위해 적어도 하나의 선택적인 내장형 히터(156), 적어도 하나의 선택적인 내장형 절연체(158) 및 복수의 도관들(160, 162)을 포함할 수 있다. 도관들(160, 162)은 도관들(160, 162)을 통해 온도 조절 유체를 순환시키는 유체 소스(164)에 유체 결합된다. 히터(156)는 전원(166)에 의해 조절된다. 도관들(160, 162) 및 히터(156)는 베이스(148)의 온도를 제어함으로써, 정전 척(150)을 가열 및/또는 냉각시키고, 궁극적으로는 정전 척(150) 상에 배치된 기판(W)의 온도 프로파일을 제어하는 데 이용된다. 정전 척(150) 및 베이스(148)의 온도는 복수의 온도 센서들(168, 170)을 사용하여 모니터링될 수 있다. 정전 척(150)은, 정전 척(150)의 기판 지지 페디스털 지지 표면에 형성되고 헬륨(He)과 같은 열 전달(또는 배면) 가스의 소스에 유체 결합되는 (도시되지 않은) 복수의 가스 통로들, 이를테면 홈들을 더 가질 수 있다. 작동 중에, 배면 가스는 제어된 압력으로 가스 통로들에 제공되어 정전 척(150)과 기판(W) 사이의 열 전달을 향상시킨다.
[0026] 일 구현에서, 기판 지지 페디스털 어셈블리(120)는 캐소드로서 구성되며, 복수의 RF 바이어스 전원들(172, 174)에 결합되는 전극(152)을 포함한다. RF 바이어스 전원들(172, 174)은 기판 지지 페디스털 어셈블리(120)에 배치된 전극(152)과 다른 전극, 이를테면 챔버 본체(102)의 천장(덮개(104)) 또는 샤워헤드 어셈블리(128) 사이에 결합된다. RF 바이어스 전력은 챔버 본체(102)의 프로세싱 영역에 배치된 가스들로부터 형성된 플라즈마 방전을 여기시키고 유지한다.
[0027] 도 1에 도시된 예에서, 이중 RF 바이어스 전원들(172, 174)은 정합 회로(176)를 통해 기판 지지 페디스털 어셈블리(120)에 배치된 전극(152)에 결합된다. RF 바이어스 전원들(172, 174)에 의해 생성된 신호는 단일 공급을 통해 정합 회로(176)를 거쳐 기판 지지 페디스털 어셈블리(120)에 전달되어, ICP 에칭 챔버(100)에 제공된 가스 혼합물을 이온화함으로써, 증착 또는 다른 플라즈마 강화 프로세스를 수행하는 데 필요한 이온 에너지를 제공한다. RF 바이어스 전원들(172, 174)은 일반적으로, 약 50㎑ 내지 약 200㎒의 주파수 및 약 0와트 내지 약 5000와트의 전력을 갖는 RF 신호를 발생시킬 수 있다. 추가 바이어스 전원(178)이 전극(152)에 결합되어 플라즈마의 특징들을 제어할 수 있다.
[0028] 하나의 동작 모드에서, 기판(W)은 ICP 에칭 챔버(100)에서 기판 지지 페디스털 어셈블리(120) 상에 배치된다. 프로세스 가스 및/또는 가스 혼합물이 가스 패널(122)로부터 샤워헤드 어셈블리(128)를 통해 챔버 본체(102) 내로 유입된다. 진공 펌프 시스템(114)은 증착 부산물들을 제거하면서 챔버 본체(102) 내부의 압력을 유지한다.
[0029] 제어기(180)가 ICP 에칭 챔버(100)에 결합되어 ICP 에칭 챔버(100)의 동작을 제어한다. 제어기(180)는 CPU(central processing unit)(182), 메모리(184), 및 프로세스 시퀀스를 제어하고 가스 패널(122)로부터의 가스 유동들을 조절하는 데 이용되는 지원 회로(186)를 포함한다. CPU(182)는 산업 환경에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서일 수 있다. 소프트웨어 루틴들이 메모리(184), 이를테면 랜덤 액세스 메모리, 판독 전용 메모리, 플로피 또는 하드 디스크 드라이브, 또는 다른 형태의 디지털 저장소에 저장될 수 있다. 지원 회로(186)는 종래 방식으로 CPU(182)에 결합되며, 캐시, 클록 회로들, 입력/출력 시스템들, 전원 공급 장치들 등을 포함할 수 있다. ICP 에칭 챔버(100)의 다양한 컴포넌트들과 제어기(180) 사이의 양방향 통신들은 다수의 신호 케이블들을 통해 처리된다.
[0030] 도 2는 일 실시예에 따라 포토리소그래피 및 에칭 프로세스들에 의해 막 스택(300)을 패터닝하는 방법(200)의 흐름도를 예시한다. 도 3a - 도 3f는 방법(200)의 다양한 스테이지들에서의 막 스택(300)의 일부의 단면도를 예시한다. 방법(200) 및 도 3a - 도 3f는 DRAM(dynamic random-access memory), 플래시 메모리 및 로직 디바이스들에 사용될 수 있는 배리어 금속을 기판 상에 형성된 HAR(high aspect ratio) 금속 피처와 기판 사이에 갖게 이러한 금속 피처를 패터닝하는 것과 관련하여 논의되지만, 이 방법(200)은 다른 타입들의 기판들 상에 형성된 다른 금속 피처들을 에칭하는 데 사용될 수 있다.
[0031] 도 3a를 참조하면, 포토리소그래피 및 에칭 프로세스들을 겪는 막 스택(300)은 기판(302), 배리어 금속 층(304), 금속 층(306) 및 마스크 층(308)을 포함한다. 막 스택(300)은 금속 층(306)과 마스크 층(308) 사이에 추가 층들을 포함할 수 있다. 리소그래피 프로세스들의 진행으로부터 금속 층(306)을 보호하기 위해 금속 층(306) 위에 형성된 캡(cap) 층(310)이 있을 수 있다. DRAM 애플리케이션들에서는, 실리콘 질화물(Si3N4) 층과 같은 유전체 층(312)이 캡 층(310)과 마스크 층(308) 사이에 형성될 수 있다. 일례로, 금속 층(306) 및 유전체 층(312)은 금속 피처 및 유전체 피처를 형성하도록 패터닝될 수 있고, DRAM 디바이스에서 비트 라인들 및 저장 트렌치 커패시터들로서 각각 사용될 수 있다.
[0032] 기판(302)은 도핑된 또는 도핑되지 않은 다결정 실리콘, 실리콘 산화물, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들 및 패터닝된 또는 패터닝되지 않은 웨이퍼들, 결정질 실리콘(예컨대, Si<100> 또는 Si<111>), 변형된 실리콘, 실리콘 게르마늄, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 비화물, 유리 또는 사파이어와 같은 재료를 포함할 수 있다. 기판(302)은 200㎜, 300㎜, 450㎜, 또는 다른 직경의 웨이퍼들과 같은 다양한 치수들뿐만 아니라 직사각형 또는 정사각형 패널들을 가질 수 있다.
[0033] 금속 층(306)은 산소 함유 에칭 가스를 사용하여 에칭될 수 있는 귀금속, 이를테면 루테늄(Ru), 이리듐(Ir), 백금(Pt) 또는 로듐(Rd)을 포함한다.
[0034] 기판(302)과 금속 층(306) 사이에 배리어 금속 층(304)이 배치되어, 금속 층(306)으로부터 기판(302)으로의 루테늄(Ru)과 같은 금속 종의 확산을 방지하며, 이는 루테늄 실리케이트과 같은 금속 실리케이트를 야기할 수 있다. 배리어 금속 층(304)은 티타늄(Ti) 층(304A) 및 티타늄 질화물(TiN) 층(304B)을 포함할 수 있다. 일부 실시예들에서, 배리어 금속 층(304)은 탄탈륨(Ta) 층(304A) 및 탄탈륨 질화물(TaN) 층(304B)을 포함한다.
[0035] 마스크 층(308)은 패드 산화물 층, 비정질 탄소 층(ACL) 또는 실리콘 산질화물(SiON) 층을 포함할 수 있다. 마스크 층(308)은 스핀-온 코팅, CVD(chemical vapor deposition) 등과 같은 임의의 적절한 증착 프로세스를 사용하여 형성될 수 있다.
[0036] 이 방법(200)은 도 3b에 도시된 바와 같이, 리소그래피 프로세스가 수행되는 블록(210)으로 시작된다. 블록(210)의 리소그래피 프로세스에서, 마스크 층(308) 및 마스크 층(308)과 캡 층(310) 사이의 다른 층들, 예컨대 도 3a에 도시된 예에서는 유전체 층(312)이 마스크 층(308) 상에 형성된 (도시되지 않은) 패터닝된 포토레지스트 층을 사용하여 패터닝된다. 7㎚ 미만 노드 반도체 프로세스들에서 종래의 리소그래피에 의해 달성될 수 있는 것보다 더 작은 라인 폭들 및 라인 CD로 피처들을 패터닝하기 위해, 마스크 층(308) 상에 (도시되지 않은) 스페이서 층이 형성되는 이중 패터닝이 수행될 수 있다. 마스크 층(308)은 블록(210)에서의 리소그래피 프로세스 후에 제거될 수 있다.
[0037] 블록(220)에서, 도 3c에 도시된 바와 같이, 라인 CD(316)를 갖는 피처, 이를테면 트렌치(314)를 형성하도록 금속 층(306)을 에칭하기 위해 제1 에칭 프로세스가 수행된다. 오버버든(overburden) 에칭 프로세스는 ICP 에칭 챔버(100)와 같은 ICP 에칭 챔버에서의 건식 플라즈마 에칭 프로세스와 같은 임의의 적절한 에칭 프로세스일 수 있다. 블록(220)에서의 건식 플라즈마 에칭 프로세스는 산소 함유 에칭 가스 및 불활성 가스, 이를테면 아르곤(Ar), 질소(N2) 또는 헬륨(He)을 ICP 에칭 챔버에 동시에 공급함으로써 수행된다. 금속 층(306)의 에칭률을 향상시키기 위해 할로겐 함유 가스가 또한 공급될 수 있다. 산소 함유 에칭 가스의 적절한 예들은 O2, O3, H2O, H2O2, N2O, NO2를 포함한다. 할로겐 함유 가스의 적절한 예들은 Cl2, HCl, HF, F2, Br2, HCl, HBr, SF6 및 NF3를 포함한다. 하나의 특정 예에서, 산소 함유 에칭 가스는 산소(O2)를 포함하고, 불활성 가스는 아르곤(Ar) 및 질소(N2)를 포함하며, 할로겐 함유 가스는 염소(Cl2)를 포함한다.
[0038] 블록(220)의 건식 플라즈마 에칭 프로세스 동안, 여러 프로세스 파라미터들이 조절될 수 있다. 일례로, 산소(O2) 가스는 약 10sccm 내지 약 1000sccm, 예를 들어 약 100sccm의 유량으로 공급될 수 있다. 아르곤(Ar) 가스는 약 0sccm 내지 약 1000sccm, 예를 들어 약 150sccm의 유량으로 공급될 수 있다. 질소(N2) 가스는 약 0sccm 내지 약 100sccm, 예를 들어 약 10sccm의 유량으로 공급될 수 있다. 염소(Cl2) 가스는 약 10sccm 내지 약 500sccm, 예를 들어 약 30sccm의 유량으로 공급될 수 있다. 건식 플라즈마 에칭 프로세스는 약 5초 내지 약 60초, 예를 들어 약 10초의 지속기간 동안 수행된다. 하나의 예시적인 실시예에서, ICP 에칭 챔버 내의 프로세스 압력은 약 3mTorr 내지 약 50mTorr, 예를 들어 약 20mTorr로 조절된다. ICP 에칭 챔버 내에 배치된 기판 지지부, 이를테면 기판 지지 페디스털 어셈블리(120)의 온도는 약 0℃ 내지 약 100℃, 예를 들어 약 50℃로 유지된다.
[0039] 소스 RF 전력은 약 600W 내지 약 2000W, 예를 들어 약 1500W로 유지될 수 있다. 낮은 RF 바이어스 전력이 산소 및 할로겐 함유 가스 혼합물로부터 형성된 이온들에 인가되어, 낮은 에너지로 막 스택(300)에 충격을 가한다. 일례로, 바이어스 RF 전력은 약 50W 내지 약 400W, 예를 들어 약 200W로 유지된다.
[0040] 일부 구현들에서, 블록(220)에서의 제1 에칭 프로세스 후에 퍼지 동작이 수행될 수 있다. 퍼지 동작에서, 비-표면 결합 산소 및 염소 종들이 프로세스 챔버로부터 제거된다. 산소 및 염소계 플라즈마에서 생성된 종들은 선택적으로 챔버의 퍼징 및/또는 진공배기와 조합되어, 플라즈마를 중단시키고 나머지 종들이 붕괴되게 함으로써 제거될 수 있다. 퍼지 동작은 N2, Ar, Ne, He, 또는 이들의 조합과 같은 임의의 불활성 가스를 사용하여 이루어질 수 있다.
[0041] 금속 층(306)을 에칭하기 위한 블록(220)에서의 제1 에칭 프로세스에서 사용되는 산소 함유 에칭 가스에 대한 배리어 금속 층(304)의 에칭 저항성으로 인해, 배리어 금속 층(304)이 손상되지 않은 상태로 유지된다. 그러나 배리어 금속 층(304)의 일부가 산화되고 배리어 금속 층(304)의 최상부 표면 근처의, 금속 층(306)의 에칭되지 않은 부분(318) 상으로 스퍼터링되어, 배리어 금속 층(304)의 산화된 부분(320)을 형성한다. 이러한 산화된 부분(320)은 티타늄(Ti) 층(304A) 및 티타늄 질화물(TiN) 층(304B)의 배리어 금속 층(304)을 갖는 실시예들에서는 티타늄 산화물(TiO2)로, 그리고 탄탈륨(Ta) 층(304A) 및 탄탈륨 질화물(TaN) 층(304B)의 배리어 금속 층(304)을 갖는 실시예에서는 탄탈륨 산화물(TaO2)로 형성된다. 배리어 금속 층(304)의 산화된 부분은, 금속 층(306)을 배리어 금속 층(304)의 최상부 표면까지 더 에칭하는 것을 방지하는 에칭 정지 층으로서 작용하여, 배리어 금속 층(304)의 바닥 표면 근처의 트렌치(314) 내에 ("풋(foot) 구조"로도 또한 지칭되는) 에칭되지 않은 부분(318)이 남는다. 배리어 금속 층(304)의 산화된 부분(320)의 두께는, 금속 산화물(즉, 티타늄 산화물 또는 탄탈륨 산화물)의 약 1개의 단층 내지 약 10개의 단층들에 대응하는, 0.5㎚ 내지 약 5㎚, 예를 들어 약 2㎚일 수 있다. 일례로, 에칭된 금속 층(306) 및 에칭된 유전체 층(312)의 라인 폭은 약 5㎚ 내지 약 12㎚, 예를 들어 약 8㎚이고, 풋 구조(318)는 트렌치(314)의 각각의 면에서 약 2㎚ 내지 약 12㎚, 예를 들어 약 4.5㎚만큼 넓을 수 있고, 따라서 에칭되지 않은 부분(318)은 약 7㎚ 내지 18㎚의 폭을 갖는다.
[0042] 블록(230)에서, 배리어 금속 층(304)의 산화된 부분(320)을 화학적으로 환원시키기 위해(즉, 산화된 부분(320)의 산화를 반전시키기 위해) 수소(H2) 주입 프로세스가 수행된다. 블록(230)에서의 수소 주입 프로세스는 ICP 에칭 챔버(100)와 같은 ICP 에칭 챔버에서 수소 함유 가스를 공급함으로써 수행된다. 일부 실시예들에서, 배리어 금속 층(304)의 산화된 부분(320)은, 수소 함유 가스로부터 생성되어 배리어 금속 층(304)의 산화된 부분(320) 쪽으로 향하게 되는 플라즈마 배출물들(322)로 충격을 받아, 막 스택(300)의 나머지 부분들에 선택적으로, 배리어 금속 층(304)의 산화된 부분(320)의 수소 주입을 가능하게 하기 위한 방향성 에너지 전달을 제공한다. 배리어 금속 층(304)의 산화된 부분(320)은 수소(H2)와 화학적으로 반응하여 물(H2O)을 방출하고, 도 3d에 도시된 바와 같이, 배리어 금속 층(304)의 수소 주입 부분(320')에서 원래의 금속으로 다시 환원된다. 예를 들어, 티타늄 산화물(TiO2)로 형성된 산화된 부분(320)은 다시 티타늄(Ti)으로 환원된다. 탄탈륨 산화물(TaO2)로 형성된 산화된 부분(320)은 다시 탄탈륨(Ta)으로 환원된다. 이러한 화학적 환원 프로세스는, 산화된 부분(320)의 최외측 원자 층에만 영향을 주는 자기 제한적 화학적 개질 프로세스이며, 블록(240)에서의 다음 에칭 단계와 조합되어, 배리어 금속 층(304)의 산화된 부분(320)의 (ALE(atomic layer etching)로 지칭되는) 개별 원자 층들의 제거를 가능하게 한다.
[0043] 블록(230)에서의 수소 주입 프로세스 동안, 여러 프로세스 파라미터들이 조절될 수 있다. 일례로, 수소(H2) 가스는 약 50sccm 내지 약 500sccm, 예를 들어 약 200sccm의 유량으로 공급될 수 있다. 수소 주입 프로세스는 약 5초 내지 약 40초, 예를 들어 약 10초의 지속기간 동안 수행된다. 하나의 예시적인 실시예에서, ICP 에칭 챔버 내의 프로세스 압력은 약 3mTorr 내지 약 50mTorr, 예를 들어 약 10mTorr로 조절된다. ICP 에칭 챔버 내에 배치된 기판 지지부, 이를테면 기판 지지 페디스털 어셈블리(120)의 온도는 약 0℃ 내지 약 80℃, 예를 들어 약 40℃로 유지된다.
[0044] 소스 RF 전력은 약 300W 내지 약 1000W, 예를 들어 약 500W로 유지될 수 있다. 바이어스 RF 전력은 배리어 금속 층(304)의 산화된 부분(320)을 향한 이온 플럭스의 방향성을 제공하도록 약 0W 내지 약 300W, 예를 들어 약 100W로 유지된다.
[0045] 일부 구현들에서, 블록(230)에서의 수소 주입 프로세스 후에 퍼지 동작이 수행되어 비-표면 결합 수소 종 및 물(H2O)을 프로세스 챔버로부터 제거할 수 있다. 퍼지 동작은 N2, Ar, Ne, He, 또는 이들의 조합과 같은 임의의 불활성 가스를 사용하여 이루어질 수 있다.
[0046] 블록(240)에서, 도 3e에 도시된 바와 같이, 화학적으로 환원된 수소 주입 부분(320')을 에칭하기 위해 제2 에칭 프로세스가 수행된다. 블록(230)에서의 수소 주입 프로세스에 후속하는 제2 에칭 프로세스가 ALE 프로세스를 완료한다. 이 에칭 프로세스는 ICP 에칭 챔버(100)와 같은 ICP 에칭 챔버에서의 건식 플라즈마 에칭 프로세스와 같은 임의의 적절한 에칭 프로세스일 수 있다. 수소 주입 부분(320')은 티타늄(Ti) 층(304A) 및 티타늄 질화물(TiN) 층(304B)의 배리어 금속 층(304)을 갖는 실시예들에서는 티타늄(Ti)을 포함한다. 수소 주입 부분(320')은 탄탈륨(Ta) 층(304A) 및 탄탈륨 질화물(TaN) 층(304B)의 배리어 금속 층(304)을 갖는 실시예들에서는 탄탈륨(Ta)을 포함한다. 블록(240)에서의 건식 플라즈마 에칭 프로세스는 염소 함유 가스 및 불활성 가스, 이를테면 아르곤(Ar), 질소(N2) 또는 헬륨(He)을 ICP 에칭 챔버에 동시에 공급함으로써 수행된다. 탄소 함유 가스가 또한, 티타늄(Ti) 층(304A) 및 티타늄 질화물(TiN) 층(304B)의 배리어 금속 층(304)의 에칭을 위한 촉매로서 TiCl4에 공급될 수 있다. 염소 함유 가스의 적절한 예들은 Cl2, HCl, CCl4, CHCl3, CH2Cl2, CH3Cl 등을 포함한다. 탄소 함유 가스의 적절한 예들은 메탄(CH4), 에탄(C2H6) 및 에틸렌(C2H4)을 포함한다. 하나의 특정 예에서, 염소 함유 가스는 Cl2를 포함하고, 불활성 가스는 아르곤(Ar)을 포함하며, 탄소 함유 가스는 CH4를 포함한다.
[0047] 블록(240)의 건식 플라즈마 에칭 프로세스 동안, 여러 프로세스 파라미터들이 조절될 수 있다. 일례로, 염소(Cl2) 가스는 약 30sccm 내지 약 500sccm, 예를 들어 약 420sccm의 유량으로 공급될 수 있다. 아르곤(Ar) 가스는 약 0sccm 내지 약 400sccm, 예를 들어 약 200sccm의 유량으로 공급될 수 있다. 메탄(CH4) 가스는 약 10sccm 내지 약 50sccm, 예를 들어 약 15sccm의 유량으로 공급될 수 있다. 건식 플라즈마 에칭 프로세스는 약 10초 내지 약 60초, 예를 들어 약 30초의 지속기간 동안 수행된다. 하나의 예시적인 실시예에서, ICP 에칭 챔버 내의 프로세스 압력은 약 5mTorr 내지 약 30mTorr, 예를 들어 약 20mTorr로 조절된다. ICP 에칭 챔버 내에 배치된 기판 지지부, 이를테면 기판 지지 페디스털 어셈블리(120)의 온도는 약 0℃ 내지 약 80℃, 예를 들어 약 40℃로 유지된다.
[0048] 소스 RF 전력은 약 300W 내지 약 1500W, 예를 들어 약 500W로 유지될 수 있다. 낮은 RF 바이어스 전력이 염소 및 탄소 함유 가스 혼합물로부터 형성된 이온들에 인가되어, 낮은 에너지로 막 스택(300)에 충격을 가한다. 일례로, 바이어스 RF 전력은 약 0W 내지 약 100W, 예를 들어 약 0W로 유지된다.
[0049] 일부 구현들에서, 블록(240)에서의 제2 에칭 프로세스 후에 퍼지가 수행되어 비-표면 결합 염소 종 및 메탄을 프로세스 챔버로부터 제거할 수 있다. 퍼징은 N2, Ar, Ne, He, 또는 이들의 조합과 같은 임의의 불활성 가스를 사용하여 이루어질 수 있다.
[0050] 블록(250)에서는, 블록(240)에서 수소 주입 부분(320')이 제거된 후에 금속 층(306)의 풋 구조(318)를 제거하기 위해 제3 에칭 프로세스가 수행된다. 블록(250)에서의 제3 프로세스는 블록(220)에서의 제1 에칭 프로세스와 동일하다. 일부 실시예들에서, 블록(250)에서의 제3 에칭 프로세스는 블록(220)에서의 제1 에칭 프로세스와 상이하다. 예를 들어, 블록(250)에서의 제3 에칭 프로세스는 블록(220)에서의 제1 에칭 프로세스보다 더 짧은 지속기간 동안 수행된다.
[0051] 블록들(230-250)에서의 프로세스들은, 금속 층(306)의 풋 구조(318)가 실질적으로 제거될 때까지 반복되어, 트렌치(314)의 바닥에 ("풋 CD"로도 또한 지칭되는) 원하는 개구(324)를 갖는 트렌치(314)를 달성한다. 원하는 풋 CD(324)는 트렌치(314)의 라인 CD(316)보다 약 1㎚ 이하만큼 더 좁을 수 있다. 예를 들어, 블록들(230-250)에서의 프로세스들을 약 5 사이클들 동안 반복함으로써, 풋 CD(324)는 약 3㎚ 내지 약 4㎚만큼 증가될 수 있고, 금속 층(306)의 풋 구조(318)의 폭은 약 0.5㎚ 내지 약 4.5㎚로 감소될 수 있다.
[0052] 본 명세서에서 설명되는 실시예들에서, 반도체 구조에 금속 피처들을 형성하기 위한 방법들이 제공된다. 본 명세서에서 설명되는 방법들은, 산소 함유 에칭 가스에 의해 에칭될 수 있으며, 산소 함유 에칭 가스에 의해 에칭될 수 없는 배리어 금속 층 상에 형성되는 금속 구조를 형성하는 데 사용될 수 있다. 산소 함유 에칭 가스에 의해 산화되는, 배리어 금속 층의 부분은 먼저 수소 주입에 의해 화학적으로 환원되고, 이어서 염소 함유 에칭 가스에 의해 제거된다. 따라서 금속 구조는 배리어 층의 산화된 부분에 의해 차단되지 않으면서 원하는 라인 CD를 갖도록 에칭될 수 있다.
[0053] 전술한 내용은 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 기본 범위를 벗어나지 않으면서 본 개시내용의 다른 실시예들 및 추가 실시예들이 안출될 수 있으며, 본 개시내용의 범위는 하기의 청구항들에 의해 결정된다.

Claims (20)

  1. 선택적 배리어 금속 에칭을 위한 방법으로서,
    배리어 금속 층 상의 금속 층의 피처 내에 형성된, 상기 배리어 금속 층의 산화된 부분을 화학적으로 환원시키기 위해 ICP(inductively coupled plasma) 에칭 챔버에서 수소 주입 프로세스를 수행하는 단계; 및
    상기 배리어 금속 층의 수소 주입 부분을 제거하기 위해 상기 ICP 에칭 챔버에서 에칭 프로세스를 수행하는 단계를 포함하는,
    방법.
  2. 제1 항에 있어서,
    상기 에칭 프로세스는 상기 ICP 에칭 챔버에 염소 함유 가스, 불활성 가스 및 탄소 함유 가스를 공급하는 것을 포함하는,
    방법.
  3. 금속 함유 피처를 형성하기 위한 방법으로서,
    배리어 금속 층 상에 형성된 금속 층에 피처를 형성하기 위해 산소 함유 에칭 가스를 사용하여 ICP(inductively coupled plasma) 에칭 챔버에서 제1 에칭 프로세스를 수행하는 단계;
    상기 금속 층의 피처 내에 형성된, 상기 배리어 금속 층의 산화된 부분을 화학적으로 환원시키기 위해 상기 ICP 에칭 챔버에서 수소 주입 프로세스를 수행하는 단계; 및
    상기 배리어 금속 층의 수소 주입 부분을 제거하기 위해, 염소 함유 에칭 가스를 사용함으로써 상기 ICP 에칭 챔버에서 제2 에칭 프로세스를 수행하는 단계를 포함하는,
    방법.
  4. 제1 항 또는 제3 항에 있어서,
    상기 금속 층은 루테늄을 포함하는,
    방법.
  5. 제1 항 또는 제3 항에 있어서,
    상기 배리어 금속 층은 티타늄을 포함하는 제1 층 및 티타늄 질화물을 포함하는 제2 층을 포함하는,
    방법.
  6. 제1 항 또는 제3 항에 있어서,
    상기 금속 층은 루테늄을 포함하고; 그리고
    상기 배리어 금속 층은 티타늄을 포함하는 제1 층 및 티타늄 질화물을 포함하는 제2 층을 포함하는,
    방법.
  7. 제1 항 또는 제3 항에 있어서,
    상기 배리어 금속 층은 탄탈륨을 포함하는 제1 층 및 탄탈륨 질화물을 포함하는 제2 층을 포함하는,
    방법.
  8. 제1 항 또는 제3 항에 있어서,
    상기 금속 층은 루테늄을 포함하고; 그리고
    상기 배리어 금속 층은 탄탈륨을 포함하는 제1 층 및 탄탈륨 질화물을 포함하는 제2 층을 포함하는,
    방법.
  9. 제1 항 또는 제3 항에 있어서,
    상기 수소 주입 프로세스는 수소 함유 가스로부터 생성된 플라즈마 배출물들을 상기 배리어 금속 층의 산화된 부분 쪽으로 항하게 하는 것을 포함하는,
    방법.
  10. 제1 항 또는 제3 항에 있어서,
    상기 수소 주입 프로세스 및 상기 제2 에칭 프로세스는 상기 배리어 금속 층의 수소 주입 부분의 최외측 원자 층을 제거하는,
    방법.
  11. 제1 항 또는 제3 항에 있어서,
    상기 수소 주입 프로세스는 수소 함유 가스로부터 생성된 플라즈마 배출물들을 상기 배리어 금속 층의 산화된 부분 쪽으로 향하게 하는 것을 포함하고; 그리고
    상기 수소 주입 프로세스 및 상기 제2 에칭 프로세스는 상기 배리어 금속 층의 수소 주입 부분의 최외측 원자 층을 제거하는,
    방법.
  12. 제3 항에 있어서,
    상기 금속 층의 피처 내에 형성된 상기 배리어 금속 층의 산화된 부분은 0.5㎚ 내지 5㎚의 두께를 갖는,
    방법.
  13. 제3 항에 있어서,
    상기 제1 에칭 프로세스 후에, 상기 피처는 상기 피처 내에서 상기 배리어 금속 층의 최상부 표면 근처에 상기 금속 층의 에칭되지 않은 부분을 갖는,
    방법.
  14. 제3 항에 있어서,
    상기 금속 층의 에칭되지 않은 부분을 제거하기 위해 상기 산소 함유 에칭 가스를 사용함으로써 상기 ICP 에칭 챔버에서 제3 에칭 프로세스를 수행하는 단계를 더 포함하며,
    상기 제1 에칭 프로세스와 상기 제3 에칭 프로세스는 동일하거나 상이한,
    방법.
  15. 제11 항에 있어서,
    상기 수소 주입 프로세스, 상기 제2 에칭 프로세스 및 상기 제3 에칭 프로세스는 상기 금속 층의 에칭되지 않은 부분이 실질적으로 제거될 때까지 반복되는,
    방법.
  16. 기판 상에 형성된 배리어 금속 층;
    상기 배리어 금속 층 상에 형성된 금속 피처; 및
    상기 금속 피처 상에 형성된 유전체 피처를 포함하며,
    상기 금속 피처 및 상기 유전체 피처는 5㎚ 내지 12㎚의 라인 폭을 갖는,
    금속 함유 구조.
  17. 제16 항에 있어서,
    상기 금속 피처는 루테늄을 포함하는,
    금속 함유 구조.
  18. 제16 항에 있어서,
    상기 금속 피처는 루테늄을 포함하고, 그리고
    상기 유전체 피처는 실리콘 질화물을 포함하는,
    금속 함유 구조.
  19. 제16 항에 있어서,
    상기 배리어 금속 층은 티타늄을 포함하는 제1 층 및 티타늄 질화물을 포함하는 제2 층을 포함하는,
    금속 함유 구조.
  20. 제16 항에 있어서,
    상기 배리어 금속 층은 탄탈륨을 포함하는 제1 층 및 탄탈륨 질화물을 포함하는 제2 층을 포함하는,
    금속 함유 구조.
KR1020220025441A 2021-03-03 2022-02-25 선택적 배리어 금속 에칭 KR20220124637A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202163155911P 2021-03-03 2021-03-03
US63/155,911 2021-03-03

Publications (1)

Publication Number Publication Date
KR20220124637A true KR20220124637A (ko) 2022-09-14

Family

ID=83116340

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220025441A KR20220124637A (ko) 2021-03-03 2022-02-25 선택적 배리어 금속 에칭

Country Status (4)

Country Link
US (1) US20220285167A1 (ko)
KR (1) KR20220124637A (ko)
TW (1) TW202249058A (ko)
WO (1) WO2022186941A1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100319879B1 (ko) * 1998-05-28 2002-08-24 삼성전자 주식회사 백금족금속막식각방법을이용한커패시터의하부전극형성방법
KR20090022809A (ko) * 2007-08-31 2009-03-04 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7737029B2 (en) * 2008-03-18 2010-06-15 Samsung Electronics Co., Ltd. Methods of forming metal interconnect structures on semiconductor substrates using oxygen-removing plasmas and interconnect structures formed thereby
TWI726951B (zh) * 2015-12-17 2021-05-11 美商應用材料股份有限公司 處理氮化物膜之方法
US10700072B2 (en) * 2018-10-18 2020-06-30 Applied Materials, Inc. Cap layer for bit line resistance reduction

Also Published As

Publication number Publication date
TW202249058A (zh) 2022-12-16
WO2022186941A1 (en) 2022-09-09
US20220285167A1 (en) 2022-09-08

Similar Documents

Publication Publication Date Title
KR102283949B1 (ko) 주기적 에칭 프로세스를 이용하여 에칭 스톱 층을 에칭하기 위한 방법들
US7368394B2 (en) Etch methods to form anisotropic features for high aspect ratio applications
US9269587B2 (en) Methods for etching materials using synchronized RF pulses
US9299580B2 (en) High aspect ratio plasma etch for 3D NAND semiconductor applications
KR102483741B1 (ko) 진보된 패터닝 프로세스에서의 스페이서 퇴적 및 선택적 제거를 위한 장치 및 방법들
US6759286B2 (en) Method of fabricating a gate structure of a field effect transistor using a hard mask
TWI832964B (zh) 用於微影蝕刻應用之膜堆疊
US7368392B2 (en) Method of fabricating a gate structure of a field effect transistor having a metal-containing gate electrode
US20070202700A1 (en) Etch methods to form anisotropic features for high aspect ratio applications
TW201826386A (zh) 用於高深寬比結構之移除方法
US10497578B2 (en) Methods for high temperature etching a material layer using protection coating
JP7270740B2 (ja) ３ｄｎａｎｄ応用のためのメモリセルの製造
US9741566B2 (en) Methods for manufacturing a spacer with desired profile in an advanced patterning process
US20040206724A1 (en) Method of etching metals with high selectivity to hafnium-based dielectric materials
US20190221441A1 (en) Methods for etching a hardmask layer
TW202226378A (zh) 選擇性各向異性金屬蝕刻
US10497567B2 (en) Method of enhanced selectivity of hard mask using plasma treatments
US20140335695A1 (en) External uv light sources to minimize asymmetric resist pattern trimming rate for three dimensional semiconductor chip manufacture
US20220285167A1 (en) Selective barrier metal etching
KR20220022458A (ko) 산소 펄싱을 이용하여 구조들을 에칭하기 위한 방법들
US20230083577A1 (en) Recessed metal etching methods
US20240162043A1 (en) Sidewall Inorganic Passivation for Dielectric Etching Via Surface Modification
TW202301438A (zh) 具有平坦頂部輪廓的間隔物圖案化製程
CN111819669A (zh) 形成气隙的系统及方法