JP2005109514A - エッチングプロセス中に最小寸法を制御する方法 - Google Patents
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Abstract
【課題】 半導体基板処理システムにおいて、エッチングプロセスを用いて基板上に形成された構造物の最小寸法を制御する改善された方法を提供すること。
【解決手段】 エッチングプロセスを用いて基板上に形成された構造物の寸法を制御する方法がパターン化されたエッチングマスクのそれぞれの素子のエッチング前の寸法を測定するステップ204、前記エッチング前の測定結果を用いてエッチングプロセスのプロセスレシピを調整するステップ206及びパターン化されたエッチングマスクを用いてエッチングプロセスを行い、プロセスレシピを調整するステップ208を有する。一つの応用において、本方法は、電界効果トランジスタのゲート構造の最小寸法を制御するために用いられる。
【選択図】 図2
【解決手段】 エッチングプロセスを用いて基板上に形成された構造物の寸法を制御する方法がパターン化されたエッチングマスクのそれぞれの素子のエッチング前の寸法を測定するステップ204、前記エッチング前の測定結果を用いてエッチングプロセスのプロセスレシピを調整するステップ206及びパターン化されたエッチングマスクを用いてエッチングプロセスを行い、プロセスレシピを調整するステップ208を有する。一つの応用において、本方法は、電界効果トランジスタのゲート構造の最小寸法を制御するために用いられる。
【選択図】 図2
Description
本発明は、一般に、半導体基板の処理システムに関し、特に、半導体基板の処理システムにおいてエッチングプロセスを制御する方法に関する。
エレクトロニック半導体デバイスの製造は、1以上の層のデバイスの膜のスタック(積み重ね)がエッチングプロセスを用いて部分的に除去されるプロセスを有する。これらのデバイスを製造する一つの方法は、膜のスタック上にパターン化されたマスク(例えば、ハードマスク又はホトレジストマスク)を形成し、その後、エッチングマスクとしてパターン化されたマスクを用いて下にある層をエッチングするステップを有する。
このパターン化されたマスクは、一般に、下にある層においてエッチングされなければならない構造に相当する形状寸法を有する素子を含む。エッチングマスクをパターン化するプロセスに対する製造変数は、一群の基板(すなわち、バッチ)内でエッチングマスクの素子の大きさに対して、広い統計的分布(すなわち、大きなσ)を生じる。ただし、σは、標準偏差である。
基板上に形成されるべきエッチングされた構造物に対して大きさを制御する一つの方法は、エッチングマスクのそれぞれの素子の最小の幅(すなわち、クリティカルな寸法、又はCDs)ばかりでなく、エッチングされた構造物を測定し、これらの測定値の結果を統計的に処理し、且つその後の基板のバッチについて行われるエッチングプロセスを調整するステップを有する。
具合の悪いことに、この方法は、基板のバッチ内で基板から基板への最小寸法(critical dimension:CDs)の変化を補償しない。エッチングマスクのパターン化したプロセスの変動と組み合わさったエッチングプロセスに固有の変動がエッチングされた構造物の最小寸法に対する分布を広くする。これは、エッチングされた構造物に対する最小寸法のエッチング後の統計的分布がエッチングマスクの素子に対する最小寸法のエッチング前の分布より広いことを意味する。幾らかのエッチングされた構造物は、受け入れ可能な値の所定の範囲外の最小寸法を有する。
したがって、半導体基板の処理システムにおいて、エッチングプロセスを用いて基板上に形成された構造物の最小寸法を制御する改善された方法に対する必要性がある。
本発明は、エッチングプロセスを用いて基板上に形成された構造物の寸法を制御する方法である。一つの実施例において、本方法は、パターン化されたエッチングマスクの素子の大きさ(例えば、最小寸法(CD))を測定し、これらの測定値に基づいてエッチングプロセスのパラメータ(例えば、時間)を調整するステップを有する。一つの応用において、本方法は、光学測定法及び一体化された基板処理システムのエッチングモジュールを用いて電界効果トランジスタのゲート構造のための最小寸法の制御を容易にする。
理解を容易にするために、図面に共通する同一の素子を示すために、可能な限り、同じ参照番号が用いられている。
しかし、添付された図面は、本発明の好適な実施例のみを示し、したがって、本発明は、他の等価で効果的な実施例を許すことができるので、その範囲を限定して考えるべきでないことを留意すべきである。
しかし、添付された図面は、本発明の好適な実施例のみを示し、したがって、本発明は、他の等価で効果的な実施例を許すことができるので、その範囲を限定して考えるべきでないことを留意すべきである。
本発明は、エッチングプロセスを用いて基板(例えば、半導体ウエハなど)の上に形成された構造物の大きさを制御する方法である。この方法は、一般に、超大規模集積(ULSI)半導体デバイス及び回路の製造通に用いられる。一つの実施例において、本方法は、エッチングされた構造ばかりでなくエッチングマスクの素子の形状寸法を測定するために構成された測定モジュールを有する基板処理システムを用いて行なわれる。
図1は、本発明を実施するために用いられる半導体ウエハの処理システムの概略図を示す。本発明を実施するのに適した一つの処理システムは、カルフォルニア州、サンタクララにあるアプライドマテリアルズ社から利用可能なTRNSFORMATM処理システムである。同様の処理システムは、2002年11月26日に発行された米国特許第6,486,492号(特許文献1)ばかりでなく2000年11月21日に発行された米国特許第6,150,665号(特許文献2)(レファレンスによってここに含まれる)に開示されている。システム100の特定の実施例は、説明のために与えられ、本発明の範囲を限定するために用いられるべきではない。
システム100は、一般に、複数のプロセスモジュール110、112、114、116、118及び少なくとも一つのロードロックチャンバ(図1には2つのロードロックチャンバ122として示されている)を取付けるための中央の移送チャンバ、すなわち“メインフレーム”128、例えばCENTRURA処理システムを有する。プロセスモジュール110、112、114、116及び118間で基板を移送するために、移送ロボット130がメインフレーム内に配置される。少なくとも一つの測定モジュール126と入力/出力モジュール102を有するファクトリーインタフェース124がロードロックチャンバ122に結合される。この入力/出力モジュール102は、2つのFOUPs(frond opening unified pod; ウエハ対応の製造装置間のインタフェース機能をもったキャリアボックス)106として図1に示されている少なくとも一つのFOUPを有する。測定モジュール126は、システムコントローラ140に接続され、システム100に入ったり、システム100から出たりするウエハ上に形成される構造物の最小寸法の高速データ収集を行なう。
測定モジュール126は、光学測定ツール104と2つの基板ロボット108、120を有し、これらの基板ロボットは、FOUPs106、光学測定ツール104、ロードロックチャンバ122間で処理前と処理後の基板を移送する。このシステムにおいて使用するのに適した一つの光学測定ツールは、カルフォルニア州、ミルピタスにあるナノメトリック社から利用可能である。
システムコントローラ140は、一体化した処理システム100の各モジュールに結合され、各モジュール制御する。システムコントローラ140は、システム100のモジュール及び装置の直接制御を用いて、またはモジュール及び装置と関連したコンピュータ(すなわちコントローラ)を制御することによって、システム100の動作の全てを制御する。動作において、システムコントローラ140は、基板のスループットを最適化するために、それぞれのモジュール及び装置からのフィードバックを可能にする。
システムコントローラ140は、一般に、中央処理装置(CPU)142、メモリ144、及び支援(サポート)回路146を有する。CPU142は、産業設備に用いられる汎用コンピュータプロセッサのあらゆる形態の1つであればよい。支援回路146は、CPU142に従来どおりに接続され、キャッシュ、クロック回路、入力/出力サブシステム、電源等を有する。CPU142によって実行されると、ソフトウエアルーチンがCPUを特定目的のコンピュータ(コントローラ)に変換する。このソフトウエアルーチンは、システムから離れたところにある第2のコントローラ(図示せず)によって格納され、実行されることもできる。
システム100のプロセスモジュール110、112、114、116、118の少なくとも1つは、本発明の部分を行うために用いられるプラズマエッチングモジュール(例えば、DPS IIエッチングモジュール)である。他の処理モジュールは、他の形式の処理装置を含むことができる。例えば、プロセスモジュール110、112、114、116、118の1つは、他にもあるが、例えば、PRECLEAN IITMプラズマクリーニングモジュール、AXION遠隔プラズマモジュール、RADIANCETM熱処理モジュール(これらのプロセスモジュールは、全てアプライド社から利用可能である)である。
本発明に従ってプロセスを実行するためのシステム100の可能な構成の一例は、2つのロードロックチャンバ122、DPSIIモジュール114,116及び118、AXIONモジュール110、114、光学測定ツール104及びロボット108と120を有する測定モジュール126、及び2つのFOUPs106を有する入力/出力モジュールを含む。
図2は、シーケンス200としてエッチングプロセスを用いて基板上に形成された構造物の寸法を制御するための本発明の方法の1実施例のフローチャートを示す。シーケンス200は、基板上に形成された膜の積み重ね(film stack)上で行われるプロセスを含む。本方法の理解を容易にするために、図1に記載された一体化された半導体ウエハ処理システム100の要素に臨時のレファレンスがなされている。
シーケンス200は、ステップ201で開始し、ステップ202へ進む。ステップ202では、パターン化されたエッチングマスクを有する基板が非破壊測定技術を用いてパターン化されたマスクの素子の形状寸法を測定するように構成された測定ツールに与えられる。パターン化されたエッチングマスクは、一般に、少なくとも一つの材料層を有する下にある膜の積み重ね上に形成される。これらの材料層は、導電性、誘電体及び半導体材料またはそれらの組み合わせから形成することができる。一般に、同じ測定ツールは、膜の積み重ねの層に形成された構造物の形状寸法を測定することができる(ステップ208を参照して以下に説明する)。
光学測定ツール104は、1つ以上の非破壊光学測定技術、例えば、分光測定法、干渉測定法、スキャッタロメトリ(scatterometory)、反射測定法、エリプソメトリ(ellipsometory)などを用いて基板上の薄膜の形状寸法及び厚さを測定するために構成される。一つの好適な実施例においては、光学測定ツール104は、スキャッタロメトリック測定技術を用いるように構成される。
ステップ204において、パターン化されたエッチングマスクの素子に対する最も小さい幅(すなわち、クリティカルディメンション、以下、CDという。)が非破壊測定技術を利用する測定ツールで測定される。パターン化されたマスク素子のCDの測定は、一般に、基板の統計的に意味のある数の領域(例えば、5〜9またはそれ以上の領域)において行なわれる。これらの測定結果(すなわち、エッチング前の測定値)が測定されたエッチングマスクに対して数学的に処理される(例えば、平均化される)。一つの好適な実施例では、この測定は光学測定ツール104を用いて行なわれる。
ステップ206において、エッチングマスクとしてパターン化されたマスクを用いて、基板に構造物をエッチングするために用いられる従来のエッチングプロセスレシピが調節される。パターン化されたエッチングマスクが公称のCDを有する素子を有する場合、従来の(すなわち、未調整の)エッチングプロセスレシピが基板に対して定義する。従来のエッチングプロセスレシピに対する調節は、ステップ204中に行なわれる測定結果を用いて計算される。
より詳細には、ステップ206は、パターン化されたエッチングマスクのそれぞれの素子の実際のCD及びこれらの素子の公称(例えば、平均の)CD間の相違(すなわち、偏差)を補償するエッチングプロセスレシピの調整を定義する。一般に、公称CDは、パターン化の処理が基板のバッチ上で行なわれた後に、エッチングマスクの素子に対する平均(例えば、二乗平均平方根、算術平均など)CDとして定義される。
調整されたエッチングプロセスレシピは、エッチングマスクをパターン化するために用いられたプロセスの製造変数に影響を受けない。このプロセスを用いて基板上にエッチングされた構造物は、CDに対して狭いエッチング後の統計的分布(例えば、小さなσ、ただし、σは標準偏差である)を有する。更に、エッチングされた構造物のCDに対するこれらの分布は、パターン化されたエッチングマスク上のそれぞれの素子のCDに対する統計的な分布より狭い。
一つの実施例において、ステップ206は、横方向の(すなわち、水平の)エッチングプロセスのエッチング速度に関した少なくとも一つのパラメータに対する修正ファクタを有する調整値を計算する。これらのパラメータは、形成される構造物をオーバエッチングするための時間間隔、エッチングプロセスパラメータ(例えば、エッチングガスの流速及び/又は圧力、プラズマソース電力、基板バイアス電力など)、材料の化学的堆積及び構造物の側壁の厚さなどを含む。
一般に、エッチングプロセスは、エッチングされた層がパターン化されたエッチングマスクによって露光された領域において除去される第1の期間(すなわち、エッチング期間)及びエッチングされた層の下に設けられた層が部分的にエッチングされる第2の期間を有する。オーバエッチング中に、エッチングされた層の残っている僅かな材料が下にある層の表面から除去される。一般に、オーバエッチングの持続期間は、エッチングの持続期間の約0〜100%である。
オーバエッチング期間は、エッチンプロセスの第1の期間中にエッチングされた層の残りの部分の側壁に対して、下にある層の除去速度(すなわち、垂直エッチング速度)によってばかりでなく、横方向のエッチング速度(すなわち、水平エッチング速度)によって特徴づけられる。一つの好適な実施例において、CDに対する公称値からパターン化されたエッチングマスクのCDの偏差を補償するために、ステップ206は、オーバエッチング期間の持続期間を変更する調整値を計算する。
ステップ208において、シーケンス200は、膜の積み重ねの層にエッチングされた構造物を形成するために、調整されたエッチングプロセスレシピを用いて、パターン化されたマスクの下にある膜の積み重ねの1以上の材料層をエッチングするエッチングプロセスを行なう。一つの好適な実施例において、エッチングプロセスのオーバエッチングの持続期間は、エッチングマスクをパターン化するためのプロセスの製造変数を補償するために調整される。この調整されたエッチングプロセスは、エッチングされた構造物のCDに対して小さな、エッチング後の標準偏差(すなわち、狭い統計的な分布)を与える。
一般に、この標準偏差ばかりでなく、パターン化されたエッチングマスクのそれぞれの素子のエッチング後のCDの標準偏差は、エッチングマスクの素子のCDのエッチング前の標準偏差より小さい。一つの好適な実施例において、エッチング後の測定は、ステップ204を参照して説明された測定ツール及び測定法を用いて行なわれる。
ステップ210において、他の"in-situ"または"ex-situ"エッチングプロセス(同じ場所で、または他の場所で行われるエッチングプロセス)は、同じパターン化されたエッチングマスクを用いて膜の積み重ね上で行なわれる。
ステップ212において、シーケンス200は終了する。
一つの応用において、電界効果トランジスタ、例えば、CMOS(complementary metal-oxide-semiconductor)電界効果トランジスタのゲート構造のゲート導体層などは、シーケンス200を用いてエッチングされる。
ステップ212において、シーケンス200は終了する。
一つの応用において、電界効果トランジスタ、例えば、CMOS(complementary metal-oxide-semiconductor)電界効果トランジスタのゲート構造のゲート導体層などは、シーケンス200を用いてエッチングされる。
図3(A)及び図3(B)は、製造される電界効果トランジスタのゲート構造を有する基板の、一連の概略断面図を示し、ゲート構造のゲート電極のゲート導体層に対するCDは、処理システム100のモジュールによって行われるシーケンス200のプロセスステップを用いて制御される。図3(A)及び図3(B)の断面図は、大きさを示すものではなく、説明のために簡略化されている。本発明を最も良く理解するために、読者は、図2、図3(A)及び図3(B)を同時に参照すべきである。
図3(A)を参照すると、ステップ202において、基板300(例えば、シリコン(Si)ウエハなど)が処理システム100の測定モジュール126に移送される。基板300は、一般に、ゲート構造の製造が完了した後に、イオン注入プロセスを用いてソース及びドレインが形成される領域332と334(2つの領域は破線を用いて示されている)、製造されるトランジスタのゲート構造を形成するための膜の積み重ね302、及びパターン化されたマスク314を有する。ソース及びドレイン332、334は、製造されるトランジスタの各々におけるチャネル領域336によって離間される。一つの実施例において、膜の積み重ね302は、ゲート誘電体層304、ゲート電極層306、及びゲート導体層308を有する。パターン化されたマスク314は、チャネル領域336上の領域320及び領域332、334の部分を保護し、基板300の隣接領域321、22を露光する。
パターン化されたマスク314は、膜の積み重ね302の層をエッチングするためのエッチングマスクとして用いられる。パターン化したマスク314は、例えば、シリコンオキシニトリド(SiON)、二酸化シリコン(SiO2)、窒化シリコン(Si3N4)、二酸化ハフニウム(HfO2)、カルフォルニア州、サンタクララにあるアプライド社から利用可能なアドバンスドパターニングフィルムTM(Advanced Patterning FilmTM: APF)、ホトレジストなどを有する。このAPFは、一般に、SiONとα-カーボンの膜を有する。このエッチングマスクのプロセスは、良く知られている。好適な実施例において、パターン化されたマスク314は、シリコンオキシニトリドから形成されるハードマスクである。
一つの好適な実施例において、ゲート電極層306は、ドープされたポリシリコン(Si)から形成され、及びゲート誘電体層304は、二酸化シリコン(SiO2)から形成される。一般に、層306と304は、それぞれ約500〜6000Å及び約10〜60Åの厚さを有している。代わりに、ゲート誘電体層304は、約4.0より大きな誘電率を有する高K誘電体材料、例えば、二酸化ハフニウム(HfO2)、二酸化シリコンハフニウム(HfSiO2)などを有する。
ゲート導体層308は、一般に、製造されるトランジスタのゲート電力と半導体デバイスの相互接続ネットワーク(図示せず)の素子間に電気的なインタフェースを与える金属のシリサイドから形成される。一つの好適な実施例において、ゲート導体層308はタングステンシリサイド(WSi)を有し、約300から2000Åの厚さに形成される。
膜の積み重ね302は、異なる厚さを有する他の材料から形成される層を有することもできる。膜の積み重ね302は、あらゆる従来の堆積技術、例えば、原子層堆積(atomic layer deposition: ALD)、物理気層堆積(PVD)、化学気相堆積(CVD)、プラズマ増強CVD(PECVD)などを用いて形成される。電界効果トランジスタの製造は、アプライド社から利用可能なCENTURA,ENDURA及び他の片導体ウエハ処理システムのそれぞれのプロセスモジュールを用いて行なわれる。
ステップ204において、パターン化されたマスク314の幅303(例えば、約30〜180nm)は、光学測定ツール104を用いて基板300上の統計的に意味のある数の領域において測定され、これらの測定結果は、基板300のために平均化される。一般に、基板の300のバッチ内の幅303のエッチング前の統計的分布は、約3nmの標準偏差(すなわち、σ)を有する。
ステップ206において、ゲート導体層308(例えば、WSi)をエッチングするためのプロセスレシピに対する調整は、パターン化されたマスク314に対する測定された幅303の結果を用いて計算される。一つの好適な実施例において、この調整は、オーバエッチングの持続期間に関係した修正ファクタを有する。幅303がパターン化されたマスク314に対する公称幅より大きいならば、この調整は、エッチングプロセスが層308をオーバエッチングする持続時間を増加する。
対応して、幅303が公称幅より小さいならば、この調整は、エッチングプロセスが層308をオーバエッチングする継続時間を減少する。この実施例において、パターン化したマスク314の公称幅は、マスク314をパターン化するプロセスの後に基板のバッチの基板300に対してマスク314の二乗平均平方根幅として説明上定義される。代わりに、この調整は、エッチングプロセスの他のパラメータ、例えば、エッチャントガスの流速及び/又は圧力、プラズマソース電力、基板バイアス電力などに関する修正ファクタを有することができる。
図3(B)を参照すると、ステップ208において、ゲート導体層308(例えば、WSi)は、調節されたエッチングプロセスレシピを用いて領域321と322においてエッチンされ、除去される。エッチングプロセスは、第1の期間(すなわち、エッチング期間)と第2の期間(すなわち、オーバエッチング期間)を有する。第1の期間中に、ゲート導体層308はエッチングされ、ポリシリコンゲート電極層306からほとんど除去される。第2の期間中に、僅かなタングステンシリサイドがゲート電極層306から除去されるばかりでなく、層308の側壁324が横方向にエッチングされ、ゲート電極層306はある深さ307まで同時にエッチングされる。
調整されたエッチングプロセスレシピ(上記ステップ206を参照して説明された)において、オーバエッチングの持続期間は、ゲート導体層308の側壁324があらかじめ規定された幅305までエッチングされるように特に規定される。一般に、オーバエッチン中に、ポリシリコンのゲート電極層306は、約0〜200Åより大きくない深さ307までエッチングされる。
一つの好適な実施例において、ステップ208は、3フッ化窒素(NF3)、塩素(Cl2)、窒素(N2)、及び酸素(O2)を含むガス混合物を用いてそう308(例えば、WSi)をエッチングするために、プラズマエッチングプロセスを行なう。エッチングプロセスは、例えば、CENTURA処理システムの減結合プラズマ源(DPS)IIモジュールを用いて、行なわれる。DPS IIモジュール(以下に、図6を参照して説明される)は、高密度プラズマを生成するために、誘導源(inductive source)(例えば、アンテナ)を使用するプラズマエッチングリアクタである。また、DPS IIモジュールは、約20〜350℃の範囲に基板温度を制御することもできる。エッチングプロセスの終点又はエッチングプロセスの特定の期間を決めるために、DPS IIモジュールは、終点検出システムを用いて、特定波長におけるプラズマ放射、プロセス時間の制御、レーザ干渉測定法などを監視する。
一つの実施例において、第1の期間中に、DPS IIモジュールを用いて、タングステンシリサイドを有するゲート導体層308は、0〜40sccmの流速の3フッ化窒素(NF3)、0〜100sccmの流速の塩素(Cl2)(すなわち、100%のNF3〜100%のCl2の範囲にあるNF3:Cl2の流速比)、0〜200sccmの流速の窒素(N2)、及び0〜40sccmの流速の酸素(O2)を与え、0〜1500ワットの間にある電力を誘導性結合アンテナに加え、0〜200ワットのカソードバイアス電力を加え、且つ20〜80℃のウエハペデスタル温度と0.26〜1.33パスカルのチャンバ圧力を維持することによってエッチングされる。一つの実例プロセスは、10sccmの流速のNF3、40sccmの流速のCl2(すなわち、NF3:Cl2の流速比は約1:4)を与え、750ワットの電力を誘導性結合アンテナに加え、100ワットのカソードバイアス電力を加え、ウエハペデスタル温度を65℃に維持し、且つ、チャンバ圧力を0.53パスカルに維持する。このようなエッチングプロセスは、シリコンオキシニトリド上のタングステンシリサイドに対して、少なくとも4:1のエッチング選択度を与えるばかりでなく、ポリシリコン上のシリコンオキシニトリドに対して約5:1のエッチング選択度を与える。
この実施例において、ステップ208の第2の期間は、第1の期間に連続している。第2の期間中に、タングステンシリサイドを有するゲート導体層308は、第1の期間と同じエッチングパラメータを用いて、オーバエッチングされるだけでなく、ポリシリコンのゲート電極層308も深さ307までエッチングされる。第2の期間の公称持続期間(以下の図5における期間510)は、第1の期間の約50%である。
このようなエッチングプロセスは、約0.5〜2nmの、基板のバッチの基板300上のゲート導体層308の幅305に対してエッチング後の標準偏差を与える。更に、エッチングプロセスは、パターン化されたマスク314の幅309に対するエッチング後の標準偏差を約0.5〜2nmまで減少し、したがって、エッチングマスクとしてパターン化されたマスク314を使用する(例えば、ステップ210)続くエッチングプロセス(例えば、ゲート電極層306をエッチングする)に対する小さな標準偏差を容易にする。幅305と309のエッチング後の測定は、ステップ204を参照して上述される光学測定ツール及び測定法を用いて行なわれる。
図4(A)及び図4(B)は、基板300のバッチ上で行われるエッチング前とエッチング後の測定に対する結果を説明する一連の適例図を示す。この測定は、TRANSFORMATM処理システム100の光学測定ツール104を用いて行なわれる。
図4(A)において、グラフ400は、基板のバッチの基板300に対するパターン化されたマスク314の幅303の好適なエッチン前の統計分布418(y-軸402は、基板の数であり、一方x-軸は、測定されたフィーチャの幅である)を示す。分布418は、分布の中央410がパターン化されたマスク314の幅303の公称値に関する場合、幅416(例えば、6σまたは基板の約99.5%)を有する。分布418に対する境界412と414は、基板300上の幅303に対する最小と最大値に略相当し、分布を中央410の周りの+/-3シグマの範囲にそれぞれ限定する。中央ライン411より上の分布418の一部406は、公称幅416より大きな幅314を有する基板300に関する。したがって、中央ライン411より下の分布418の一部408は、公称幅416より小さな幅314を有する基板300に関する。一つの好適な実施例において、値416、410、412及び414は、それぞれ20、90、80及び100nmであった。
図4(B)は、調整されたエッチングプロセス208の後、基板の同じバッチの基板300のゲート導体層308の幅305の好適なエッチング後の統計分布を示す。y-軸422は、基板の数に相当し、一方x-軸424は測定されたフィーチャの幅に相当する。分布428は、分布の中央430がゲート導体層308の幅305の公称値に関する場合、幅426(例えば、6σまたは基板の約99.5%)を有する。分布428の境界432と434は、基板300に対する幅305の最小と最大値に略相当し、分布を中央430の周りの+/−3σの範囲にそれぞれ限定する。一つの好適な実施例において、値426、430、432及び434は、それぞれ5、90、87.5及び92.5nmであった。
本発明の方法は、パターン化されたエッチングマスク314の各素子の最小寸法(CD)(すなわち、幅303)に対するエッチング前の統計分布よりCD(すなわち、幅305)に対してほぼ4倍狭いエッチング後の統計分布428を有するゲート導体層308にエッチングされた構造物を生成した。更に、パターン化されたエッチングマスク314のエッチング後の幅309に対する統計分布は同様に狭くされている。
図5は、図2の方法の一つの実施例によるステップ208のエッチングプロセスレシピに対する調整を計算するために用いることができる模範的な手続のためのグラフを示す。グラフ500は、一般に、ゲート導体層308上で行われる調整されたエッチングプロセスのための第2の期間(すなわち、オーバエッチング期間)の持続期間(x軸504)対パターン化されたマスク314の幅303の偏差(y軸502)を示す。プロセス時間についての横のエッチング速度の依存性により、グラフ500は、一般に、非直線性のカーブである。
オーバエッチングの持続期間は、公称値410(図4(A)を参照して説明された)からの幅303の偏差に対する単位を用いて表される。より詳細には、第2の期間の公称持続期間510は、公称値410(すなわち、幅303の偏差が0に等しい場合)を有するパターン化されたマスク314に関する。図5において、グラフ500の部分508と506は、グラフ400(図4(A))における部分408と406にそれぞれ関係する。したがって、オーバエッチング期間の持続期間510、512及び514は、幅303に対する値410、412及び414をそれぞれ有するパターン化されたマスク314に相当する。グラフ500を用いて、公称幅410からの偏差518を有するパターン化されたマスク314に相当するオーバエッチング期間の持続期間は、矢印522で示されるように定義される。
図6は、本発明部分を実施するために好適に用いられる減結合プラズマ源(DPS II)エッチングリアクタ600の概略図を示す。このDPS IIリアクタは、一般に、CENTURAの一体化された半導体ウエハ処理システムの処理モジュールとして用いられる。リアクタ600は、導電性チャンバ本体630内のウエハ支持ペデスタル616を有するプロセスチャンバ610及びコントローラ640を有する。
チャンバ610には、実質的に平らな誘電体の天井620が設けられる。チャンバ610の他の変形例は、他の形式の天井、例えば、ドーム形状の天井を有することができる。天井620の上には、少なくとも一つの誘導性コイル素子612(2つの同軸素子612が示されている)が配置されている。この誘導性コイル素子612は、第1の整合回路網619を介して、プラズマ電源618に結合される。プラズマ源618は、一般に、50kHzから13.56MHzの範囲にある同調可能な周波数で3000Wまで生成することができる。
支持ペデスタル(カソード)616は、第2の整合回路網624を介してバイアス電源622に結合される。このバイアス電源622は、一般に、連続した、あるいはパルス化されたいずれかの電力を生成することができる約13.56MHzの周波数で500Wまでの電源である。他の実施例では、電源622は、DC又はパルス化されたDC電源にすることができる。
コントローラ640は、中央処理装置(CPU)644、メモリ643、及びCPU644のための支援回路(サポート回路)646を有し、DPS IIエッチングプロセスチャンバ610の要素、及びいかにさらに詳細に説明されるエッチングプロセスの制御を容易にする。
動作において、半導体ウエハ614がペデスタル616上に配置され、ガス混合物650を形成するためにプロセスガスがガスパネル638から入口ポート626を通して供給される。このガス混合物650は、プラズマ及びバイアス電源618と622からの電力を誘導性コイル素子及び支持ペデスタル616にそれぞれ加えることによって、チャンバ内でプラズマに点弧される。チャンバ610の内部圧力は、スロットルバルブ627と真空ポンプ636を用いて制御される。導電性チャンバ本体630の温度は、導電性チャンバ本体630を通して走る流体を含む導管(図示せず)を用いて制御される。
ウエハ614の温度は、支持ペデスタル616の温度を安定することによって制御される。一つの実施例において、ガス源648からガスの導管649を通してヘリウムガスがウエハ614の下のペデスタル表面に形成されたチャンネル(図示せず)に与えられる。ヘリウムガスは、ペデスタル616とウエハ614の間で熱伝達を容易にするために用いられる。処理中に、ペデスタル616は、ペデスタル内の抵抗性ヒータ(図示せず)によって安定状態の温度に加熱され、その後ヘリウムガスがウエハ614の均一な加熱を容易にする。このような熱制御を用いて、ウエハ614は、約20℃〜350℃の間の温度に維持される。
この分野の当業者は、本発明を実施するために、遠隔プラズマ源を有するチャンバ、電子サイクロトロン共振(electronic cyclotron resonance: ECR)プラズマチャンバなどを含む他の形状のエッチングチャンバを用いることができることを理解するであろう。
上述のようにプロセスチャンバ610の制御を容易にするために、コントローラは、いろいろなチャンバ及びサブプロセッサを制御するための産業設備に用いられることができるあらゆる形態の汎用コンピュータプロセッサの1つであればよい。CPU644のメモリ、すなわちコンピュータ読み取り可能な媒体642は、1つ以上の容易に利用可能なメモリ、例えば、ランダムアクセスメモリ(RAM)、リードオンリーメモリ(ROM)、フレキシブルディスク、ハードディスク、または他のあらゆる形態のローカル又はリモートディジタル記憶装置であれば良い。この支援回路(サポート回路)646は、従来の方法で、プロセッサを支援するためのCPU644に接続される。これらの回路は、キャッシュ、電源、クロック回路、入力/出力回路、及びサブシステムなどを含む。本発明の方法は、一般に、ソフトウエアルーチンとしてメモリ642にストアされる。このソフトウエアルーチンは、CPU644によって制御されるハードウエアから離れて位置される第2のCPU(図示せず)によってストアされ及び/又は実行される。
本発明は、他のエッチングプロセスを用いて実行することができ、パラメータは、本発明の精神から逸脱することなくここに開示された教示を利用することによって当業者により受け入れ可能な特徴を達成するために調整される。上述の説明は、電界効果トランジスタの製造に言及したけれども、集積回路に用いられる他のデバイス及び構造の製造も本発明から役立てることができる。
上述の説明は、本発明の好適な実施例に向けられているけれども、本発明の他の、及び更なる実施例が本発明の基本的な範囲から逸脱することなく考えることができる。したがって、本発明の範囲は、特許請求の範囲によって決められる。
Claims (23)
- エッチングプロセスを用いて基板上に形成される構造物の寸法を制御する方法であって、
前記基板上に形成されたパターン化されたエッチングマスクを有する基板を設けるステップと、
前記基板上に設けられた前記マスクの素子の寸法を測定するステップと、
前記寸法を測定した結果を用いてエッチングプロセスのためのプロセスレシピを調節するステップと、
前記調節されたプロセスレシピを用いるエッチングプロセスを行うことによって前記基板上に構造物を形成するステップと、
を有する方法。 - 前記基板は、半導体ウエハであることを特徴とする請求項1に記載の方法。
- 前記マスクは、パターン化されたハードマスク又はパターン化されたホトレジストマスクであることを特徴とする請求項1に記載の方法。
- 前記構造物は、前記マスクの下に設けられた少なくとも一つの材料層に形成されることを特徴とする請求項1に記載の方法。
- 前記寸法は、前記素子の最も小さい幅であることを特徴とする請求項1に記載の方法。
- 前記寸法は、非破壊測定技術を用いて測定されることを特徴とする請求項1に記載の方法。
- 前記測定技術は、光学測定技術であることを特徴とする請求項6に記載の方法。
- 前記測定するステップ及び前記形成するステップは、単一の基板処理システムの処理モジュールを用いて行われることを特徴とする請求項1に記載の方法。
- 前記調整するステップは、前記エッチングプロセスのプロセスレシピのための調整値を計算するステップを有することを特徴とする請求項1に記載の方法。
- 前記調整値は、前記エッチングプロセス中に前記構造物の側壁から除去される材料の膜の厚さに関する少なくとも一つのパラメータのための調整値であることを特徴とする請求項9に記載の方法。
- 前記少なくとも一つのパラメータは、前記構造物をオーバエッチングするための時間間隔、エッチャントガスの流速及び/又は圧力、プラズマソース電力、基板バイアス電力、前記構造物の材料、及び前記構造物の側壁の厚さから成るグループから選択されることを特徴とする請求項10に記載の方法。
- エッチングプロセスを用いて基板上に形成される電界効果トランジスタのゲート構造の寸法を制御する方法であって、
前記ゲート構造の膜の積み重ね上に形成されるパターン化されたエッチングマスクを有する基板を設けるステップと、
前記基板上に設けられたマスクの素子の寸法を測定するステップと、
前記寸法を測定した結果を用いて前記膜の積み重ねの層をエッチングするエッチングプロセスのためのプロセスレシピを調節するステップと、
前記調整したプロセスステップを用いるエッチングステップを行なうことによって前記層に構造物を形成するステップと、
を有する方法。 - 前記層は、ゲート導体層、ゲート電極層、及びゲート誘電体層から成るグルームから選択されることを特徴とする請求項12に記載の方法。
- 前記ゲート導体層は、WSiを有し、前記ゲート電極層は、ドープされたポリシリコンを有し、前記ゲート誘電体層は、SiO2又はHfO2を有することを特徴とする請求項13に記載の方法。
- 前記マスクは、パターンなKされたハードエッチングマスク又はパターン化されたホトレジストマスクであることを特徴とする請求項12に記載の方法。
- 前記マスクは、SiON、SiO2、Si3N4、HfO2及びα-カーボンから選択された材料を有することを特徴とする請求項12に記載の方法。
- 前記寸法は、素子の最も小さな幅であることを特徴とする請求項12に記載の方法。
- 前記寸法は、非破壊測定技術を用いて測定されることを特徴とする請求項12に記載の方法。
- 前記測定技術は、光学測定技術であることを特徴とする請求項18に記載の方法。
- 前記測定するステップ及び前記形成するステップは、単一の基板処理システムの処理モジュールを用いて行なわれることを特徴とする請求項12に記載の方法。
- 前記調整するステップは、前記層をエッチングするエッチングプロセスのプロセスレシピのための調整を値を計算するステップを有することを特徴とする請求項12に記載の方法。
- 前記調整値は、前記エッチングプロセス中に前記層の側壁から除去される材料の膜の厚さに関する少なくとも一つのパラメータのための調整値であることを特徴とする請求項21に記載の方法。
- 前記少なくとも一つのパラメータは、前記構造物をオーバエッチングするための時間間隔、エッチャントガスの流速及び/又は圧力、プラズマソース電力、基板バイアス電力、前記構造物の材料、及び前記構造物の側壁の厚さから成るグループから選択されることを特徴とする請求項22に記載の方法。
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KR101224747B1 (ko) * | 2005-06-01 | 2013-01-21 | 램 리써치 코포레이션 | 감소된 에칭률 마이크로-로딩을 갖는 텅스텐 실리사이드에칭 공정 |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100524197B1 (ko) * | 2003-04-29 | 2005-10-27 | 삼성전자주식회사 | 매엽식 반도체 소자 제조장치 및 이를 이용한 게이트 전극및 콘택 전극의 연속 형성방법 |
US7094613B2 (en) * | 2003-10-21 | 2006-08-22 | Applied Materials, Inc. | Method for controlling accuracy and repeatability of an etch process |
US7588946B2 (en) * | 2005-07-25 | 2009-09-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Controlling system for gate formation of semiconductor devices |
KR100810417B1 (ko) * | 2005-11-28 | 2008-03-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 형성 방법 |
CN100405556C (zh) * | 2005-12-09 | 2008-07-23 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 一种在晶片刻蚀工艺中控制关键尺寸偏差的方法 |
US7754610B2 (en) * | 2006-06-02 | 2010-07-13 | Applied Materials, Inc. | Process for etching tungsten silicide overlying polysilicon particularly in a flash memory |
US7732340B2 (en) * | 2006-08-08 | 2010-06-08 | Tokyo Electron Limited | Method for adjusting a critical dimension in a high aspect ratio feature |
US8283255B2 (en) * | 2007-05-24 | 2012-10-09 | Lam Research Corporation | In-situ photoresist strip during plasma etching of active hard mask |
CN101329986B (zh) * | 2007-06-21 | 2011-08-17 | 中芯国际集成电路制造(上海)有限公司 | 刻蚀方法 |
CN101599430B (zh) * | 2008-06-03 | 2010-11-10 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件栅极的形成方法和栅极刻蚀的控制系统 |
US8512582B2 (en) * | 2008-09-15 | 2013-08-20 | Micron Technology, Inc. | Methods of patterning a substrate |
US8221635B2 (en) * | 2009-03-03 | 2012-07-17 | Raytheon Company | Process for multiple platings and fine etch accuracy on the same printed wiring board |
CN102148146B (zh) * | 2010-02-10 | 2015-06-17 | 上海华虹宏力半导体制造有限公司 | 栅极结构形成方法 |
CN102236247A (zh) * | 2010-05-06 | 2011-11-09 | 中芯国际集成电路制造(上海)有限公司 | 光掩膜的制作方法 |
CN102263017B (zh) * | 2010-05-24 | 2013-05-01 | 中芯国际集成电路制造(上海)有限公司 | 制作半导体器件栅极的方法 |
CN103943525B (zh) * | 2013-01-22 | 2017-05-10 | 中芯国际集成电路制造(上海)有限公司 | 一种生成离线辅助程式方案的方法 |
CN104576539B (zh) * | 2013-10-23 | 2017-08-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构形成方法 |
JP6806704B2 (ja) | 2015-05-22 | 2021-01-06 | アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated | 方位角方向に調整可能なマルチゾーン静電チャック |
CN111034038B (zh) * | 2017-09-29 | 2024-02-06 | 株式会社村田制作所 | 压电基板的制造装置和压电基板的制造方法 |
US11721525B2 (en) | 2021-11-08 | 2023-08-08 | Applied Materials, Inc. | Sensorless RF impedance matching network |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4767496A (en) * | 1986-12-11 | 1988-08-30 | Siemens Aktiengesellschaft | Method for controlling and supervising etching processes |
US6069090A (en) * | 1994-01-11 | 2000-05-30 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for semiconductor device fabrication |
US5798529A (en) * | 1996-05-28 | 1998-08-25 | International Business Machines Corporation | Focused ion beam metrology |
US5948203A (en) * | 1996-07-29 | 1999-09-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Optical dielectric thickness monitor for chemical-mechanical polishing process monitoring |
US5858847A (en) * | 1997-03-28 | 1999-01-12 | Chartered Semiconductor Manufacturing, Ltd. | Method for a lightly doped drain structure |
US5926690A (en) * | 1997-05-28 | 1999-07-20 | Advanced Micro Devices, Inc. | Run-to-run control process for controlling critical dimensions |
US5965309A (en) * | 1997-08-28 | 1999-10-12 | International Business Machines Corporation | Focus or exposure dose parameter control system using tone reversing patterns |
US5976740A (en) * | 1997-08-28 | 1999-11-02 | International Business Machines Corporation | Process for controlling exposure dose or focus parameters using tone reversing pattern |
US6161054A (en) * | 1997-09-22 | 2000-12-12 | On-Line Technologies, Inc. | Cell control method and apparatus |
IL125338A0 (en) * | 1998-07-14 | 1999-03-12 | Nova Measuring Instr Ltd | Method and apparatus for monitoring and control of photolithography exposure and processing tools |
EP0973068A3 (en) * | 1998-07-14 | 2001-05-30 | Nova Measuring Instruments Limited | Method and system for controlling the photolithography process |
US6004853A (en) * | 1999-05-27 | 1999-12-21 | Vanguard International Semiconductor Corporation | Method to improve uniformity and the critical dimensions of a DRAM gate structure |
JP2001143982A (ja) * | 1999-06-29 | 2001-05-25 | Applied Materials Inc | 半導体デバイス製造のための統合臨界寸法制御 |
US6245581B1 (en) * | 2000-04-19 | 2001-06-12 | Advanced Micro Devices, Inc. | Method and apparatus for control of critical dimension using feedback etch control |
US6620631B1 (en) * | 2000-05-18 | 2003-09-16 | Taiwan Semiconductor Manufacturing Co., Ltd | Plasma etch method for forming patterned layer with enhanced critical dimension (CD) control |
CN1141732C (zh) * | 2000-10-17 | 2004-03-10 | 联华电子股份有限公司 | 改善光致抗蚀剂图案轮廓的方法 |
CN1169672C (zh) * | 2001-03-23 | 2004-10-06 | 明基电通股份有限公司 | 阶段式蚀刻方法 |
US6479200B1 (en) * | 2001-04-19 | 2002-11-12 | Advanced Micro Devices, Inc. | Method of controlling stepper process parameters based upon scatterometric measurements of DICD features |
US7094613B2 (en) * | 2003-10-21 | 2006-08-22 | Applied Materials, Inc. | Method for controlling accuracy and repeatability of an etch process |
-
2003
- 2003-09-19 US US10/666,317 patent/US20050064714A1/en not_active Abandoned
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2004
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101224747B1 (ko) * | 2005-06-01 | 2013-01-21 | 램 리써치 코포레이션 | 감소된 에칭률 마이크로-로딩을 갖는 텅스텐 실리사이드에칭 공정 |
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---|---|
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CN1604272A (zh) | 2005-04-06 |
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