JP2023106406A - ３ｄｎａｎｄ応用のためのメモリセルの製造 - Google Patents

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substrate
film stack
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memory cell
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English (en)
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チャンソク カン，
Chang Seok Kang
知彦 北島
Tomohiko Kitajima
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Applied Materials Inc
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Applied Materials Inc
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Abstract

【課題】三次元（３Ｄ）積層されたメモリセル半導体デバイスを製造するために正確なプロファイル及び寸法制御を伴って階段状構造物を形成する装置及び方法を提供する。【解決手段】メモリセルデバイスは、基材上に水平に形成された、交互になった金属誘電体層９０２と導電性構造物９１２との複数の対を備える、膜積層体の酸化ケイ素層の第２層６０４ｂと、膜積層体内に形成され、中心充填層９０６が開口内に形成され開口と、を含み、開口は、金属誘電体層９０２、多層構造物９０４及び中心充填層９０６で充填され、開口内の金属誘電体層９０２は、導電性構造物９１２と界面接続される。【選択図】図１４Ｃ

Description

技術分野
本開示の実施形態は、概して垂直型メモリセル半導体デバイスを製造する方法に関し、より詳細には、半導体製造応用のための階段状構造物を有する垂直型メモリセル半導体デバイスを製造する方法に関する。
関連技術の説明
ハーフミクロンに満たないフィーチャ（特徴部）を高い信頼性を伴って製造することは、半導体デバイスの次世代型の超大規模集積（ＶＬＳＩ）及び極大規模集積（ＵＬＳＩ）のための鍵となる技術課題の１つである。しかし、回路技術の限界が拡張されるにつれて、寸法が縮小しつつあるＶＬＳＩ及びＵＬＳＩを相互接続する技術により、処理能力に対して更なる要求が突きつけられてきた。高い信頼性を伴って基板上にゲート構造物を形成することは、ＶＬＳＩ及びＵＬＳＩの成功にとって、かつ個々の基板及びダイの回路密度と品質を高めるための継続的な取り組みにとって、重要なことである。
一般的に、エッチングプロセスによって基板上に構造物（例えばゲート構造物、シャロートレンチアイソレーション（ＳＴＩ）、バイトライン（ｂｉｔｅ ｌｉｎｅ）など）を形成する際には、パターニングされたマスク（フォトレジスト層など）が使用される。パターニングされたマスクは、従来的には、リソグラフィプロセスを使用して、望ましい限界寸法を有するパターンをフォトレジストの層に光学転写することによって製造される。フォトレジスト層は次いで現像されて、フォトレジストの不要部分が除去される。これによって、残存フォトレジストに開口が作り出される。
次世代型のデバイス及び構造物の製造を可能にするためには、多くの場合、トランジスタの性能を改善するために、半導体メモリチップの三次元（３Ｄ）積層が利用される。
トランジスタを従来的な二次元の代わりに三次元に配置することにより、複数のトランジスタが、互いに非常に近接して、集積回路（ＩＣ）内に配置されうる。半導体チップの三次元（３Ｄ）積層により、ワイヤ長が低減され、配線遅延が低く保たれる。半導体チップの三次元（３Ｄ）積層の製造においては、階段状構造物が利用されることが多い。これにより、多重相互接続構造物が階段状構造物上に配置され、高密度の垂直トランジスタデバイスを形成することが可能になる。
基板上に配置された膜積層体に階段状構造物を形成する場合、順次トリミングされるフォトレジスト層をエッチングマスクとして用いて膜積層体をエッチングするために、フォトレジストトリミングプロセスを伴うエッチングプロセスが反復的に実施される。図１Ａに示している例示的な実施形態では、トリミングされたフォトレジスト層（図示せず）が、半導体デバイス１００を形成するために、基板１０４上に配置された膜積層体１２０上に構造物を転写して、基板１０４上に階段状構造物１１０を形成するための、エッチングマスク層としての役割を果たしうる。膜積層体１２０は、典型的には、図１Ｂに示しているように、導電層と絶縁層のいずれかである層１２０ａ、１２０ｂ（１２０ａ１、１２０ｂ１、１２０ａ２、１２０ｂ２、……、１２０ａ５、１２０ｂ５と図示している）が交互になった層を含む。エッチング中、フォトレジスト層は、エッチングマスクとして機能しつつ種々の寸法に順次トリミングされて、種々の幅を有する階段状構造物１１０を形成する。
図１Ａ及び図１Ｂに示しているように、基板１０４上への階段状構造物１１０の製造中に、階段状構造物１１０中に形成される各段は、そこにチャネル１２５（例えば開口）が形成されることを可能にするための、意図された幅を有する。より高いデバイス性能が求められる一部の実施形態では、交互になった層１２０ａ、１２０ｂに異なる材料が利用されうる。
例えば、より高い電気移動度というデバイス性能が求められる場合には、階段状構造物１１０に金属導電性材料が利用されることが多い。一例では、デバイス１００の電気的性能を向上させるために、交互になった層１２０ａ、１２０ｂの第２層１２０ｂ（図１Ｂでは１２０ｂ１，……，１２０ｂ５と示している）が、階段状構造物１１０から除去され、図１Ｃに示しているように金属含有層１５０に置き換えられうる。しかし、階段状構造物１１０から元々の第２層１２０ｂ（図１Ｂでは１２０ｂ１，……，１２０ｂ５と示している）を除去して、図１Ｃに示しているように金属含有層１５０に置き換える又は金属含有層１５０を挿入する時に、金属含有層１５０との間の界面１３０には、この界面において選択的なエッチングのせいで、残留物及び／又は表面粗さ１５２が見出されることが多い。これにより、界面１３０における電気的接触が不十分になり、最終的には、デバイス障害又は電気的性能の劣化が引き起こされる。
ゆえに、半導体デバイスを三次元（３Ｄ）積層するために正確なプロファイル及び寸法制御を伴って階段状構造物を形成するための、改良型の方法及び装置が必要とされている。
本開示の実施形態は、三次元（３Ｄ）積層されたメモリセル半導体デバイスを製造するために正確なプロファイル及び寸法制御を伴って階段状構造物を形成するための、装置及び方法を提供する。一実施形態では、メモリセルデバイスは、基板上に水平方向に形成された、交互になった誘電体層と導電性構造物との複数の対を備える膜積層体と、膜積層体内に形成された開口と、を含み、開口は、金属誘電体層、多層構造物、及び中心充填層で充填され、
開口内の金属誘電体層は、導電性構造物と界面接続される。
別の実施形態では、基板上のメモリデバイスの形成方法は、第１層と第２層とを含む膜積層体内に開口を形成することと、第１層を選択的に酸化させて、第１層の側壁に酸化層を形成することと、金属誘電体層を含む一又は複数の層で、開口を充填することと、膜積層体から第１層を選択的に除去して、酸化層を露出させることと、膜積層体から酸化層を選択的に除去して、膜積層体内にスペースを画定することと、導電性構造物でスペースを充填することと、を含む。
更に別の実施形態では、基板上に階段状構造物を形成する方法は、第１層と第２層とを備える膜積層体中の第１層を選択的に酸化させることと、酸化層と接触するように金属誘電体層を形成することと、第１層を選択的に除去して、酸化層を露出させることと、膜積層体から酸化層を除去することと、金属誘電体層と接触するように導電性構造物を形成することと、を含む。
上述した本開示の特徴を詳しく理解しうるように、上記で簡単に要約している本開示のより詳細な説明が、実施形態を参照することによって得られ、実施形態の一部は付随する図面に示されている。しかし、本開示は他の等しく有効な実施形態も許容しうることから、付随する図面はこの開示の典型的な実施形態のみを示しており、したがって、本開示の範囲を限定すると見なすべきではないことに、留意されたい。
基板上に形成された従来型の階段状構造物の概略断面図を示す。 図１Ａの基板上に形成された従来型の階段状構造物の概略部分断面図を示す。 本開示の一実施形態による、基板上の階段状構造物内に金属含有層を形成するために利用される装置を示す。 本開示の一実施形態による、基板上に階段状構造物を形成するために利用される装置を示す。 図２及び図３の装置を含むクラスタ処理システムの概略図を示す。 本開示の一実施形態による、基板上に形成されたメモリセル構造物のための方法のフロー図を示す。 図５に示している実施形態による、基板上に形成されたメモリセル構造物を製造するためのシーケンスの一部を示す。 図５に示している実施形態による、基板上に形成されたメモリセル構造物を製造するためのシーケンスの一部を示す。 図５に示している実施形態による、基板上に形成されたメモリセル構造物を製造するためのシーケンスの一部を示す。 図５に示している実施形態による、基板上に形成されたメモリセル構造物を製造するためのシーケンスの一部を示す。 図５に示している実施形態による、基板上に形成されたメモリセル構造物を製造するためのシーケンスの一部を示す。 図５に示している実施形態による、基板上に形成されたメモリセル構造物を製造するためのシーケンスの一部を示す。 図５に示している実施形態による、基板上に形成されたメモリセル構造物を製造するためのシーケンスの一部を示す。 図５に示している実施形態による、基板上に形成されたメモリセル構造物を製造するためのシーケンスの一部を示す。 図５に示している実施形態による、基板上に形成されたメモリセル構造物を製造するためのシーケンスの一部を示す。 図５に示している実施形態による、基板上に形成されたメモリセル構造物を製造するためのシーケンスの一部を示す。 図５に示している実施形態による、基板上に形成されたメモリセル構造物を製造するためのシーケンスの一部を示す。 図５に示している実施形態による、基板上に形成されたメモリセル構造物を製造するためのシーケンスの一部を示す。 図５に示している実施形態による、基板上に形成されたメモリセル構造物を製造するためのシーケンスの一部を示す。
理解を容易にするために、可能な場合には、複数の図に共通する同一の要素を指し示すのに同一の参照番号を使用した。一実施形態の要素及び特徴は、更なる記述がなくとも、他の実施形態に有益に援用されうると、想定されている。
しかし、本開示は他の等しく有効な実施形態も許容しうることから、付随する図面はこの開示の例示的な実施形態のみを示しており、したがって、本開示の範囲を限定すると見なすべきではないことに、留意されたい。
本開示は、半導体デバイスの三次元（３Ｄ）メモリセルのために基板上の階段状構造物を形成するための、方法を提供する。一例では、選択的堆積と選択的パターニング／エッチングのプロセスと共に、界面における保護酸化層（例えば犠牲酸化層）を利用することによって、良好な界面管理、優れた電気的性能、及び製造中の良好なプロセス制御を得ることができる。一例では、三次元（３Ｄ）積層された半導体デバイスのためのメモリセルを形成する方法は、階段状構造物を形成するために膜積層体からある種の材料を除去する時に、保護／犠牲酸化層を利用しうる。ゆえに、界面は、除去プロセス中に保護されて無傷のままであることが可能であり、ひいては、界面プロファイル及びトポグラフィ（ｔｏｐｏｇｒａｐｈｙ）の良好な制御が提供されうる。その結果として、その後導電性構造物が内部に形成されると、界面における良好な電気的接触が得られ、ゆえに、メモリセルに望ましい電気的性能が提供されうる。
図２は、半導体デバイス製造のための半導体相互接続構造物として利用されうる、プラズマプロセス（プラズマＣＶＤ又は有機金属ＣＶＤなど）を実施するのに適したプラズマ処理チャンバ２３２の断面図である。処理システム２３２は、カリフォルニア州Ｓａｎｔａ Ｃｌａｒａの Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ， Ｉｎｃ．から入手可能な、好適に適合したＣＥＮＴＵＲＡ（登録商標）、Ｐｒｏｄｕｃｅｒ（登録商標）ＳＥ若しくはＰｒｏｄｕｃｅｒ（登録商標）ＧＴ、又はＰｒｏｄｕｃｅｒ（登録商標）ＸＰという処理システムでありうる。他の製造業者によって製造されたものを含む他の処理システムも本書に記載の実施形態から恩恵を受けうると、想定されている。
処理チャンバ２３２はチャンバ本体２５１を含む。チャンバ本体２５１は、内部空間２２６を画定するリッド２２５、側壁２０１、及び底壁２２２を含む。
基板支持ペデスタル２５０が、チャンバ本体２５１の内部空間１２６に設けられる。ペデスタル２５０は、アルミニウム、セラミック、窒化アルミニウム、及び他の好適な材料から製造されうる。一実施形態では、ペデスタル２５０は、セラミック材料（窒化アルミニウムなど）であって、ペデスタル２５０に熱的損傷を引き起こすことのない、高温環境（プラズマプロセス環境など）での使用に適した材料である、セラミック材料によって製造される。ペデスタル２５０は、リフト機構（図示せず）を使用して、チャンバ本体２５１の内部で垂直方向に動かされうる。
ペデスタル２５０は、ペデスタル２５０上に支持される基板２９０の温度を制御するのに適した、埋め込み型ヒータ素子２７０を含みうる。一実施形態では、ペデスタル２５０は、電力供給源２０６からヒータ素子２７０に電流を印加することによって抵抗加熱されうる。一実施形態では、ヒータ素子２７０は、ニッケル－鉄－クロム合金（ＩＮＣＯＬＯＹ（登録商標）など）のシースチューブ内に封入されたニッケル－クロムワイヤで作製されうる。電力供給源２０６から供給される電流は、ヒータ素子２７０によって生成される熱を制御し、ゆえに、基板２９０及びペデスタル２５０を、膜堆積中に、任意の好適な温度範囲において実質的に一定の温度に維持するよう、コントローラ２１０によって調節される。別の実施形態では、ペデスタルは、必要に応じて室温に維持されることもある。更に別の実施形態では、ペデスタル２５０は、必要に応じて室温よりも低い範囲でペデスタル２５０を冷却するために、必要に応じて冷却装置（図示せず）も含みうる。供給される電流は、ペデスタル２５０の温度を摂氏約１００度と摂氏約７００度との間で選択的に制御するよう調整されうる。
温度センサ２７２（熱電対など）が、ペデスタル２５０の温度を従来的な様態でモニタするために、基板支持ペデスタル２５０に埋め込まれうる。測定された温度は、ヒータ素子２７０に供給される電力を制御して基板を望ましい温度に維持するために、コントローラ２１０によって使用される。
ペデスタル２５０は一般に、ペデスタル２５０を通るように配置された複数のリフトピン（図示せず）であって、ペデスタル２５０から基板２９０を上昇させ、従来的な様態でのロボット（図示せず）による基板２９０の交換を容易にするよう構成されている、複数のリフトピンを含む。
ペデスタル２５０は、ペデスタル２５０上に基板２９０を保持するための、少なくとも１つの電極２９２を備える。電極２９２は、従来的に既知であるように、チャック電源２０８によって駆動されて、基板２９０をペデスタルの表面に保持する静電力を発生させる。あるいは、基板２９０は、クランプ、真空、又は重力によって、ペデスタル２５０に保持されうる。
一実施形態では、ペデスタル２５０は、少なくとも１つのＲＦバイアス電源（図２では２つのＲＦバイアス電源２８４、２８６として示されている）に連結された電極２９２が埋め込まれている、カソードとして構成される。図２に示している例は２つのＲＦバイアス電源２８４、２８６を示しているが、ＲＦバイアス電源の数は、必要に応じて任意の数でありうることが認識されている。ＲＦバイアス電源２８４、２８６は、ペデスタル２５０内に配置された電極２９２と別の電極（例えば、処理チャンバ２３２のガス分配プレート２４２又はリッド２２５）との間に連結される。ＲＦバイアス電源２８４、２８６は、処理チャンバ２３２の処理領域内に配置されるガスから形成される、プラズマ放電を励起し、保持する。
図２に示している実施形態では、デュアルＲＦバイアス電源２８４、２８６が、整合回路２０４を通じて、ペデスタル２５０内に配置された電極２９２に連結されている。プラズマ処理チャンバ２３２内に提供された混合ガスをイオン化し、それによって堆積又は他のプラズマプロセスを実施するために必要なイオンエネルギーを提供するために、ＲＦバイアス電源２８４、２８６によって生成された信号が、単一のフィードにより、整合回路２０４を通じてペデスタル２５０に供給される。ＲＦバイアス電源２８４、２８６は一般に、約５０ｋＨｚから約２００ＭＨｚの周波数、及び約０ワットと約５０００ワットとの間の電力を有するＲＦ信号を生成することが可能である。
真空ポンプ２０２は、チャンバ本体２５１の底部２２２に形成されたポートに連結される。真空ポンプ２０２は、チャンバ本体２５１内の望ましいガス圧を維持するために使用される。真空ポンプ２０２は、後処理ガス及びプロセスの副生成物のチャンバ本体２５１からの排出も行う。
処理チャンバ２３２は、処理チャンバ２３２のリッド２２５を通って連結された、一又は複数のガス供給通路２４４を含む。ガス供給通路２４４と真空ポンプ２０２は、内部空間２２６内に層流を引き起こして微粒子汚染を最小化するために、処理チャンバ２３２の両端に配置される。
ガス供給通路２４４は、内部空間２２６内に混合ガスを提供するために、遠隔プラズマ源（ＲＰＳ）２４８を通じてガスパネル２９３に連結される。一実施形態では、ガス供給通路２４４を通じて供給される混合ガスは、ガス供給通路２４４の下方に配置されたガス分配プレート２４２を通って更に供給されうる。一例では、複数の開孔２４３を有するガス分配プレート２４２が、ペデスタル２５０の上方のチャンバ本体２５１のリッド２２５に連結される。ガス分配プレート２４２の開孔２４３は、プロセスガスをガスパネル２９３からチャンバ本体２５１内に導入するために利用される。開孔２４３は、異なるプロセス要件のための様々なプロセスガスの流れを容易にするために、異なるサイズ、数、分布、形状、設計、及び直径を有しうる。プロセスガスの熱分解を促進することで、基板２９０の表面２９１上に材料を堆積させるために、ガス分配プレート２４２を出るプロセス混合ガスからプラズマが形成される。
ガス分配プレート２４２及び基板支持ペデスタル２５０は、内部空間２２６に一対の離間した電極を形成しうる。一又は複数のＲＦ源２４７は、ガス分配プレート２４２とペデスタル２５０との間でのプラズマ発生を容易にするために、整合ネットワーク２４５を通じて、ガス分配プレート２４２にバイアス電位を提供する。あるいは、ＲＦ源２４７及び整合ネットワーク２４５は、ガス分配プレート２４２、基板支持ペデスタル２５０に連結されうるか、又はガス分配プレート２４２と基板支持ペデスタル２５０の両方に連結されうるか、又はチャンバ本体２５１の外部に配置されたアンテナ（図示せず）に連結されうる。一実施形態では、ＲＦ源２４７は、約３０ｋＨｚから約１３．６ＭＨｚの周波数の、約１０ワットと約３０００ワットとの間の電力を提供しうる。あるいは、ＲＦ源２４７は、内部空間２２６内でのプラズマの生成を支援するマイクロ波電力をガス分配プレート２４２に提供する、マイクロ波発振器でありうる。
ガスパネル２９３から供給されうるガスの例は、ケイ素含有ガス、フッ素含有ガス、酸素含有ガス、水素含有ガス、不活性ガス、及びキャリアガスを含みうる。反応性ガスの好適な例は、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＦ４、ＳｉＨ２Ｃｌ２、Ｓｉ４Ｈ１０、Ｓｉ５Ｈ１２、ＴＥＯＳなどのケイ素含有ガスを含む。好適なキャリアガスは、窒素（Ｎ２）、アルゴン（Ａｒ）、水素（Ｈ２）、アルカン、アルケン、ヘリウム（Ｈｅ）、酸素（Ｏ２）、オゾン（Ｏ３）、水蒸気（Ｈ２Ｏ）などを含む。
一実施形態では、遠隔プラズマ源（ＲＰＳ）２４８は、ガスパネル２９３から内部空間２２６内に供給されるガスからのプラズマの形成を支援するために、代替的にガス供給通路２４４に連結されうる。遠隔プラズマ源２４８は、ガスパネル２９３によって提供されたガス混合物から形成されたプラズマを、処理チャンバ２３２に提供する。
コントローラ２１０は、プロセスシーケンスを制御し、ガスパネル２９３からのガス流を調節するために利用される、中央処理装置（ＣＰＵ）２１２と、メモリ２１６と、サポート回路２１４とを含む。ＣＰＵ２１２は、産業用設定で使用されうる任意の形態の汎用コンピュータプロセッサのものでありうる。ソフトウェアルーチンが、メモリ２１６（ランダムアクセスメモリ、読出専用メモリ、フロッピー、若しくはハードディスクドライブ、又はその他の形態のデジタルストレージなど）に記憶されうる。サポート回路２１４は、従来的に、ＣＰＵ２１２に連結され、キャッシュ、クロック回路、入／出力システム、電力供給源などを含みうる。多数の信号ケーブル（信号バス２１８と総称され、その一部を図２に例示している）を通じて、コントローラ２１０と処理チャンバ２３２の様々な構成要素との間の双方向通信が処理される。
図３は、金属層をエッチングするための例示的な処理チャンバ３００の、簡略化された切取り図である。例示的な処理チャンバ３００は、基板２９０から一又は複数の膜層を除去するのに適している。本発明から恩恵を受けるよう適合しうるプロセスチャンバの一例は、カリフォルニア州Ｓａｎｔａ ＣｌａｒａのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ， Ｉｎｃ．から入手可能なＡｄｖａｎｔＥｄｇｅ Ｍｅｓａ Ｅｔｃｈ処理チャンバである。他の製造業者から入手可能なものを含む他の処理チャンバも、本発明の実施形態を実践するよう適合しうると想定されている。
処理チャンバ３００は、チャンバ空間３０１が内部に画定されたチャンバ本体３０５を含む。チャンバ本体３０５は、接地３２６に連結されている側壁３１２及び底部３１８を有する。側壁３１２は、側壁３１２を保護し、処理チャンバ３００の保守サイクル間の時間を延長するための、ライナ３１５を有する。処理チャンバ３００のチャンバ本体３０５及び関連構成要素の寸法は限定されるものではなく、一般に、チャンバ内で処理される基板２９０のサイズよりも比例的に大きくなる。基板サイズの例は、直径２００ｍｍ、直径２５０ｍｍ、直径３００ｍｍ、及び直径４５０ｍｍを含むが、これらに限らない。
チャンバ本体３０５は、チャンバリッドアセンブリ３１０を支持して、チャンバ空間３０１を封入する。チャンバ本体３０５は、アルミニウム又は他の好適な材料から製造されうる。
基板アクセスポート３１３は、チャンバ本体１０５の側壁３１２を通るように形成され、処理チャンバ３００を出入りする基板２９０の移送を容易にする。アクセスポート３１３は、基板処理システムの移送チャンバ及び／又はその他のチャンバ（図示せず）に連結されうる。
ポンピングポート３４５が、チャンバ本体３０５の側壁３１２を通るように形成され、チャンバ空間３０１に接続される。チャンバ空間の内部を排気し、圧力制御するために、ポンピングデバイス（図示せず）が、ポンピングポート３４５を通じてチャンバ空間３０１に連結される。ポンピングデバイスは、一又は複数のポンプ及びスロットルバルブを含みうる。
プロセスガスをチャンバ空間３０１に供給するために、ガスパネル３６０が、ガスライン３６７によってチャンバ本体３０５に連結される。ガスパネル３６０は一又は複数のプロセスガスソース３６１、３６２、３６３、３６４を含んでよく、不活性ガス、非反応性ガス、及び反応性ガスを（それが望ましければ）追加的に含みうる。ガスパネル３６０によって提供されうるプロセスガスの例は、メタン（ＣＨ４）、六フッ化硫黄（ＳＦ６）、四フッ化炭素（ＣＦ４）、臭化水素（ＨＢｒ）、炭化水素含有ガス、アルゴンガス（Ａｒ）、塩素（Ｃｌ２）、窒素（Ｎ２）、及び酸素ガス（Ｏ２）を含む炭化水素含有ガスを含むが、これに限定されるわけではない。加えて、プロセスガスは、塩素、フッ素、酸素、及び水素を含有するガス（例えばＢＣｌ３、Ｃ４Ｆ８、Ｃ４Ｆ６、ＣＨＦ３、ＣＨ２Ｆ２、ＣＨ３Ｆ、ＮＦ３、ＣＯ２、ＳＯ２、ＣＯ、及びＨ２であるが、これらに限らない）を含みうる。
バルブ３６６は、ガスパネル３６０のソース３６１、３６２、３６３、３６４からのプロセスガスの流れを制御し、かつ、コントローラ３６５によって管理される。ガスパネル３６０からチャンバ本体３０５に供給されるガスの流れは、ガスの組み合わせを含みうる。
リッドアセンブリ３１０は、ノズル３１４を含みうる。ノズル３１４は、ガスパネル３６０のソース３６１、３６２、３６４、３６３からのプロセスガスをチャンバ空間３０１に導入するための、一又は複数のポートを有する。プロセスガスが処理チャンバ３００内に導入された後、ガスは通電されて（ｅｎｅｒｇｉｚｅｄ）プラズマを形成する。アンテナ３４８（一又は複数のインダクタコイルなど）が、処理チャンバ３００に隣接して設けられうる。アンテナ電力供給源３４２は、エネルギー（ＲＦエネルギーなど）をプロセスガスに誘導結合して、処理チャンバ３００のチャンバ空間３０１内のプロセスガスから形成されるプラズマを維持するために、整合回路３４１を通じてアンテナ３４８に電力供給しうる。ＲＦ電力をプロセスガスに容量結合してチャンバ空間３０１内でプラズマを維持するために、アンテナ電力供給源３４２の代わりに、又はアンテナ電力供給源３４２に加えて、基板２９０の下方及び／又は基板２９０の上方のプロセス電極が使用されることもある。アンテナ電力供給源３４２の動作は、コントローラ（コントローラ３６５など）によって制御されてよく、このコントローラは、処理チャンバ３００内の他の構成要素の動作も制御する。
処理中に基板２９０を支持するために、チャンバ空間３０１内に基板支持ペデスタル３３５が配置される。基板支持ペデスタル３３５は、処理中に基板２９０を保持するための静電チャック３２２を含みうる。静電チャック（ＥＳＣ）３２２は、静電引力を利用して基板２９０を基板支持ペデスタル３３５に保持する。ＥＳＣ３２２は、整合回路３２４と一体化したＲＦ電力供給源３２５によって電力供給される。ＥＳＣ３２２は、誘電体本体内に埋め込まれた電極３２１を備える。ＲＦ電力供給源３２５は、電極３２１に約２００ボルト～約２０００ボルトのＲＦチャック電圧を供給しうる。ＲＦ電力供給源３２５は、基板２９０をチャックし、チャック解除するためにＤＣ電流を電極３２１へと導くことによって電極３２１の動作を制御するための、システムコントローラも含みうる。
ＥＳＣ３２２は、内部に配置された電極３５１も含みうる。電極３５１は、電源３５０に連結され、かつ、チャンバ空間３０１内のプロセスガスによって形成されたプラズマイオンをＥＳＣ３２２及びＥＳＣ３２２上に配置された基板２９０に誘引するバイアスを提供する。電源３５０は、基板２９０の処理中にオンとオフを繰り返すか、又はパルスを発しうる。ＥＳＣ３２２は、ＥＳＣ３２２の保守寿命を延長するよう、ＥＳＣ３２２の側壁がプラズマを誘引しにくくするための絶縁部３２８を有する。加えて、基板支持ペデスタル３３５は、基板支持ペデスタル３３５の側壁をプラズマガスから保護し、処理チャンバ３００の保守間の期間を延長するために、カソードライナ３３６を有しうる。
ＥＳＣ３２２が、ＥＳＣ３２２内に配置され、かつ電源（図示せず）に接続された、基板を加熱するためのヒータを含みうる一方、ＥＳＣ３２２を支持する冷却ベース３２９は、ＥＳＣ３２２及びその上に配置された基板２９０の温度を維持するために、熱伝達流体を循環させるための導管を含みうる。ＥＳＣ３２２は、基板２９０上に製造されているデバイスの熱収支によって求められる温度範囲内で稼働するよう構成される。例えば、ＥＳＣ３２２は、ある種の実施形態では、基板２９０を摂氏約マイナス２５度～摂氏約５００度の温度に維持するよう構成されうる。
冷却ベース３２９は、基板２９０の温度の制御を支援するために設けられる。プロセスドリフト及びプロセス時間を短縮するために、基板２９０の温度は、基板２９０が処理チャンバ３００内にある間ずっと、冷却ベース３２９によって実質的に一定に維持されうる。一実施形態では、基板２９０の温度は、その後のエッチングプロセスの間ずっと、摂氏約７０度～摂氏約９０度に維持される。
ＥＳＣ３２２上に、基板支持ペデスタル３３５の周縁に沿ってカバーリング３３０が配置される。カバーリング３３０は、基板支持ペデスタル３３５の上面を処理チャンバ３００内部のプラズマ環境からシールドしつつ、エッチングガスを基板２９０の露出した上面の所望の部分から出さないよう構成される。基板２９０を基板支持ペデスタル３３５の上方に上昇させて、移送ロボット（図示せず）又はその他の好適な移送機構による基板２９０へのアクセスを容易にするために、リフトピン（図示せず）は、基板支持ペデスタル３３５を通るように選択的に動かされる。
コントローラ３６５は、処理シーケンスを制御し、ガスパネル３６０から処理チャンバ３００内へのガス流、及びその他の処理パラメータを調節するために利用されうる。ソフトウェアルーチンは、ＣＰＵによって実行されると、ＣＰＵを処理チャンバ３００を制御する特定目的コンピュータ（コントローラ）へと転換し、これにより、本書の発明にしたがってプロセスが実施される。ソフトウェアルーチンは、処理チャンバ３００に併設された第２コントローラ（図示せず）によって記憶され、かつ／又は実行されることもある。
基板２９０は、基板２９０の上に配置された様々な膜層を有し、かかる膜層は少なくとも１つの金属層を含みうる。かかる様々な膜層は、エッチングレシピであって、基板２９０の他の膜層の種々の組成に固有のエッチングレシピを必要としうる。ＶＬＳＩ及びＵＬＳＩの技術の中心を占めるマルチレベル相互接続には、高アスペクト比のフィーチャ（例えばビア及びその他の相互接続）製造が必要となりうる。かかる相互接続の構築には、様々な膜層内にパターンを形成するための一又は複数のエッチングレシピが必要となりうる。かかるレシピは、単一のエッチング処理チャンバ内で、又はいくつかのエッチング処理チャンバにわたって、実施されうる。各エッチング処理チャンバは、エッチングレシピのうちの一又は複数を用いてエッチングを行うよう構成されうる。一実施形態では、処理チャンバ３００は、導電性構造物を形成するために、金属層を少なくともエッチングするよう構成される。本書で提供している処理パラメータに関しては、処理チャンバ３００は、３００ｍｍ直径の基板（すなわち、約０．０７０７ｍ２の平面面積を有する基板）を処理するよう構成される。フロー及び電力といったプロセスパラメータは、一般に、チャンバ容積又は基板平面面積の変化に比例して拡大縮小されうる。
図４は、本書に記載の方法を実践しうる半導体処理システム４００の平面図を示している。本書の発明から恩恵を受けるよう適合しうる処理システムの１つは、カリフォルニア州Ｓａｎｔａ ＣｌａｒａのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ， Ｉｎｃ．から市販されている３００ｍｍ又は４５０ｍｍのＰＲＯＤＵＣＥＲ（登録商標）処理システムである。処理システム４００は、一般に、前面プラットフォームであって、そこでＦＯＵＰ４１４に含まれる基板カセット４１８が支持され、基板がロードロックチャンバ４０９にローディングされ、ロードロックチャンバ４０９からアンローディングされる前面プラットフォーム４０２と、基板ハンドラ４１３を収納する移送チャンバ４１１と、移送チャンバ４１１に装着された一連のタンデム処理チャンバ４０６とを、含む。
タンデム処理チャンバ４０６の各々は、基板を処理するための２つのプロセス領域を含む。２つのプロセス領域は、同じガス供給装置、同じ圧力制御装置、及び同じプロセスガス排気／ポンピングシステムを共有している。システムのモジュール設計は、１つの構成から任意の他の構成への迅速な変換を可能にする。チャンバの構成及び組み合わせは、特定のプロセスステップを実施するという目的のために変更されうる。タンデム処理チャンバ４０６のいずれも、、後述する本書の発明の態様であって、図２及び／又は図３に示している処理チャンバ２３２、３００を参照して上述した一又は複数のチャンバ構成を含む態様による、リッドを含みうる。処理システム４００は、必要に応じて、堆積プロセス、エッチングプロセス、硬化プロセス、又は加熱／アニーリングプロセスを実施するように構成されうることが認識されている。一実施形態では、図２及び図３の設計で単一チャンバとして図示されている処理チャンバ２３２、３００が、半導体処理システム４００に組み込まれうる。
一実行形態では、処理システム４００は、サポートチャンバハードウェアであって、様々な他の既知のプロセス（例えば化学気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、エッチング、硬化、又は加熱／アニーリングなど）に適応することが既知である、サポートチャンバハードウェアを有する、タンデム処理チャンバのうちの一又は複数に適合しうる。例えば、システム４００は、例えば金属膜の堆積のためのプラズマ堆積チャンバとして、図２の処理チャンバ２３２のうちの１つを有するか、又は基板上に形成された材料層をエッチングするためのプラズマエッチングチャンバとして、図３に示している処理チャンバ３００のうちの１つを有するよう、構成されうる。かかる構成により、製造利用の研究開発を最大化すること、及び、エッチングされた膜の外気への曝露を（それが望ましければ）なくすことが可能になる。
中央処理装置（ＣＰＵ）４４４、メモリ４４２、及びサポート回路４４６を含むコントローラ４４０は、半導体処理システム４００の様々な構成要素に連結されて、本書の発明のプロセスの制御を容易にする。メモリ４４２は、半導体処理システム４００又はＣＰＵ４４４に対してローカル若しくはリモートの、任意のコンピュータ可読媒体（例えばランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、フロッピーディスク、ハードディスク、又は、他の任意の形態のデジタルストレージ）でありうる。サポート回路４４６は、従来的な様態でＣＰＵをサポートするために、ＣＰＵ４４４に連結される。かかる回路は、キャッシュ、電力供給源、クロック回路、入出力回路網、及びサブシステムなどを含む。メモリ４４２に記憶されているソフトウェアルーチン又は一連のプログラム命令は、ＣＰＵ４４４によって実行されると、タンデム処理チャンバ４０６を作動させる。
図５は、基板上に配置された膜積層体にメモリセル構造物を形成するための方法５００であって、必要に応じて、処理チャンバ（例えば、システム４００に組み込まれた、図２に示している処理チャンバ２３２、及び図３に示している処理チャンバ３００、又は他の好適な処理チャンバ）並びにシステムにおいて実施されうる方法５００の、一実施形態のフロー図である。図６Ａ～図６Ｂ、図７、図８Ａ～図８Ｂ、図９Ａ～図９Ｂ、図１０Ａ～図１０Ｂ、図１１Ａ～図１１Ｂ、図１２Ａ～図１２Ｂ、図１３Ａ～図１３Ｂ、及び図１４Ａ～図１４Ｂは、方法５００により基板上に配置された膜積層体にメモリセル構造物を形成するためのシーケンスを示す、概略断面図である。方法５００について、三次元半導体デバイスのための膜積層体にメモリセル構造物を製造するために利用される基板を参照しつつ後述するが、方法５００は、他のデバイス製造応用においても、有利に使用されうる。
方法５００は、図６Ａに示しているように膜積層体６０４が上に形成された基板（基板６０２など）を提供することによって、工程５０２で始まる。基板６０２は、必要に応じて、ケイ素ベースの材料、又は任意の好適な絶縁材料若しくは導電性材料であってよく、膜積層体６０４にメモリセル構造物を形成するために利用されうる、基板６０２上に配置された膜積層体６０４を有していることがある。
図６Ａに描かれている例示的な実施形態に示しているように、基板６０２は、実質的に平坦な表面、平坦ではない表面、又は実質的に平坦な表面であって、その上に構造物が形成された表面を有しうる。膜積層体６０４は基板６０２上に形成される。一実施形態では、膜積層体６０４は、フロントエンドプロセス又はバックエンドプロセスでゲート構造物、コンタクト構造物、又は相互接続構造物を形成するために利用されうる。方法５００は、メモリセル構造物（ＶＮＡＮＤ構造物など）で使用される階段状構造物を膜積層体６０４で形成するために、膜積層体６０４に対して実施されうる。一実施形態では、基板６０２は、結晶シリコン（例えばＳｉ＜１００＞又はＳｉ＜１１１＞）、酸化ケイ素、ストレインドシリコン、シリコンゲルマニウム、ドープされた又はドープされていないポリシリコン、ドープされた又はドープされていないシリコンウエハとパターニングされた又はパターニングされていないウエハ、シリコンオンインシュレータ（ＳＯＩ）、炭素がドープされた酸化ケイ素、窒化ケイ素、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアといった、材料でありうる。基板６０２は、様々な寸法（例えば２００ｍｍ、３００ｍｍ、４５０ｍｍ、又はその他の直径を有してよく、長方形又は正方形のパネルであることもありうる。別途明記されない限り、本書に記載の実施形態及び例は、２００ｍｍ直径、３００ｍｍ直径、４５０ｍｍ直径を有する基板上で実行される。基板６０２でＳＯＩ構造が利用される実施形態では、基板６０２は、ケイ素結晶性基板に配置された埋め込み型誘電体層を含みうる。本書に記載の実施形態では、基板６０２は結晶シリコン基板でありうる。
一実施形態では、基板６００上に配置された膜積層体６０４は、垂直方向に積層されたいくつかの層を有する、膜積層体６０４を有しうる。膜積層体６０４は、膜積層体６０４中に反復的に形成された第１層６０４ａ及び第２層６０４ｂを含む複数の対を備えうる。かかる対は、第１層６０４ａと第２層６０４ｂとの対が望ましい数に到達するまで反復的に形成された、交互になった第１層と第２層とを含む。
膜積層体６０４は、メモリセルデバイス（三次元（３Ｄ）メモリデバイスなど）の一部となる。第１層６０４ａと第２層６０４ｂとが１１回反復している層を図６Ａに示しているが、任意の望ましい数だけ反復している第１層と第２層との複数の対が必要に応じて利用されうることが、認識されている。
一実施形態では、膜積層体６０４は、三次元（３Ｄ）メモリデバイスのための多重ゲート構造物を形成するために利用されうる。膜積層体６０４中に形成される第１層６０４ａは、第１誘電体層であってよく、第２層６０４ｂは第２誘電体層でありうる。第１層６０４ａ及び第２層６０４ｂを形成するためには好適な誘電体層が利用されてよく、かかる好適な誘電体層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、酸炭化ケイ素、窒化チタン、酸化物と窒化物との複合物、窒化物層を挟持している少なくとも一又は複数の酸化物層、及びこれらの組み合わせを含みうるが、これらに限らない。
特定の一例では、第１層６０４ａは窒化ケイ素層である一方、第２層６０４ｂは酸化ケイ素層又はポリシリコン層である。一実施形態では、第１層６０４ａの厚さは、約５０Åと約１０００Åとの間（約５００Åなど）に制御されてよく、第２層６０４ｂの各々の厚さは、約５０Åと約１０００Åとの間（約５００Åなど）に制御されうる。膜積層体６０４の総厚は約３ミクロン～１０ミクロンであるが、技術の進歩につれて変化するであろう。
窒化ケイ素層の第１層６０４ａと酸化ケイ素層の第２層６０４ｂとの膜積層体６０４は、基板６０２上に形成される。膜積層体６０４は、絶縁構造物６１０によって取り囲まれている階段状構造物になるように形成され、パターニングされる。膜積層体６０４における開口６０６（例えば、トレンチ、ビア、開孔、又は穴とも称される）の形成を容易にするために、膜積層体６０４上にハードマスク層６０８が形成されうる。開口６０６は、製造プロセス完了時にデバイス構造物内のチャネルとして形成するために利用されうる。開口６０６が膜積層体６０４内に形成された後に、開口６０６の底部分にシリコン材料又はＳｉＧｅ材料といったケイ素含有ポスト６１２を成長させるために、エピタキシャル堆積プロセスが実施される。デバイス構造物及び構成は、種々のデバイス性能要件に対する必要に応じて変更されうることが認識されている。
図６Ｂは、第１層６０４ａ及び第２層６０６ｂによって取り囲まれた開口６０６を示す、膜積層体６０４の一部分（円で示した部分）の拡大図を示している。膜積層体６０４のこの拡大図は、以下の説明において、説明を簡単にするために、図６Ａに示している膜積層体６０４の全体的な断面図の代わりに利用されることになる。
工程５０３において、図７に示しているように、制御層又はエッチング停止層７０２が開口６０６内にオプションで形成されうる。制御層／エッチング停止層７０２は、第１層６０４ａを膜積層体６０４から除去する時の後続のエッチングプロセス又は除去プロセスにおいて、界面管理を支援しうる。制御層／エッチング停止層７０２は、開口６０６によって側壁７０４ａ、７０４ｂが露出していることにより、第１層６０４ａ及び第２層６０４ｂと直接接触する。制御層／エッチング停止層７０２は、後続のエッチングプロセスで浸食性（ａｇｇｒｅｓｓｉｖｅ）エッチャントが開口６０６内に入り込むことを防止し、ゆえに、開口６０６内に後に形成される構造物又は膜層に対する好ましくない浸食を防止しうる。一実施形態では、制御層／エッチング停止層７０２は、絶縁材料（ＳｉＮ、ＳｉＯＮ又はその他の好適な材料など）によって形成されうる。制御層７０２は、１０Å未満の薄い厚さを有しうる。制御層７０２が存在しない実施形態では、後述する工程で説明するその後の層は、側壁７０４ａと７０４ｂ、第１層１０６ａ、及び第２層１０６ｂにそれぞれ直接接触して、開口６０６内に直接形成されうる。
工程５０４において、図８Ａ及び図８Ｂに示しているように、開口６０６内の側壁７０４ａから第１層６０４ａを選択的に酸化し、酸化層８０２を形成するために、選択的酸化プロセスが実施される。図８Ａに示している例は、制御層７０２が開口６０６内に存在していることを示す一方、図８Ｂに示している例は、制御層７０２が開口６０６内に存在しないことを示している。以下の図のうち「Ａ」の表示で終わるものは、開口６０６内制御層７０２が存在している様々な処理事例における断面図を示し、以下の図のうち「Ｂ」の表示で終わるものは、開口６０６内に制御層７０２が存在していない様々な処理事例における断面図を示している。一部の図では、図示している構成要素又はフィーチャの参照番号の一部が、他の構成要素又はフィーチャを不明瞭にすることを避けるよう、省略されることがある。これは、図の描写を簡潔にするためである。
次いで、（特にエッチング停止層が形成される場合には）制御層／エッチング停止層７０２が形成されることが認識されている。エッチング停止層自体が、浸食性エッチャントが開口６０６内に入り込んで開口６０６内の層を浸食するのを防止するような高いエッチング選択性を提供する、ブロッキング層としての役割を果たしうるので、酸化層８０２をなくすことが可能になる。
第１層６０４ａは、ＳｉＮ層といったケイ素含有材料であるので、選択的酸化プロセス中に供給される酸素元素は、第１層６０４ａのケイ素元素と反応し、第１層６０４ａの側壁７０４ａに酸化層８０２を形成する。第２層６０４ｂからのシリコン源により、比較的少量の酸化層が第２層６０４ｂにも形成されうることが、認識されている。
一例では、選択的酸化プロセスは、第１層６０４ａの側壁７０４ａを酸化するために利用される、ラジカルプラズマ酸化プロセスである。選択的酸化プロセスは、第１層６０４ａの側壁７０４ａに酸化層８０２を形成する。一例では、選択的酸化（ラジカルプラズマ酸化プロセスなど）は、個別の酸化チャンバ内で実施されうる。ある種の実施形態では、酸化チャンバは、一体型の処理ツール（図４に示しているクラスタシステム４００など）に連結されてよく、又はかかる一体型の処理ツールの一部でありうる。本書に記載の方法は、他の処理チャンバ及びクラスタツール（それに連結された好適な処理チャンバを有する）を使用して実施されうることが想定されている。
一例では、本書に記載の選択的酸化プロセスは、ラジカル酸化（インシトゥ（その場）蒸気生成（ＩＳＳＧ）としても既知である）などのために構成された、任意の好適なチャンバ内で実施されうる。好適な酸化チャンバは、ＲＡＤＩＡＮＣＥ（登録商標）、Ｐｌａｓｍａ Ｉｍｍｅｒｓｉｏｎ Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ（Ｐ３Ｉ）、ＶＡＮＴＡＧＥ（登録商標）ＲＡＤＯＸ（商標）、ＶＡＮＴＡＧＥ（登録商標）ＲＡＤＩＡＮＣＥ（登録商標）Ｐｌｕｓ、ＣＥＮＴＵＲＡ（登録商標）ＲＡＤＯＸ（商標）という、カリフォルニア州Ｓａｎｔａ ＣｌａｒａのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ， Ｉｎｃ．から入手可能なチャンバを含みうるが、これらに限定されるわけではない。例示的な表面酸化プロセス（又は、ラジカルプラズマ酸化プロセスと称される）は、酸素（Ｏ２）、一酸化窒素（ＮＯ）、酸化二窒素（Ｎ２Ｏ）などのうちの一又は複数といった酸化ガスを含む酸化混合ガス中の還元ガスの還元ガス濃度を変動させることを含む、様々な酸化化学現象を用いて実施されうる。かかる還元ガスは、水素（Ｈ２）、アンモニア（ＮＨ３）などのうちの一又は複数であり、前記酸化混合ガスは、オプションで、窒素ガス（Ｎ２）、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、ネオン（Ｎｅ）、及びキセノン（Ｘｅ）のうちの一又は複数といった、非反応性ガスを含む。ラジカルプラズマ酸化の一形態は、Ｈ２及びＯ２だけを使用して実施される。
工程５０４における選択的酸化プロセスは、ラジカルプラズマ酸化プロセス又は「インシトゥ蒸気生成」（ＩＳＳＧ）プロセスである。この選択的酸化プロセスは、酸素処理された（ｏｘｙｇｅｎａｔｅｄ）環境において熱的に制御された第１層６０４ａ上での酸化物成長を提供しうる。インシトゥ蒸気生成（ＩＳＳＧ）プロセスは、酸化される基板が配置されているのと同じチャンバ内で蒸気（Ｈ２Ｏ）を形成することを含む（すなわち、蒸気は基板と共にインシトゥで形成される）。水素含有ガス（Ｈ２及びＮＨ３などであるが、これらに限定されるわけではない）と、酸素含有ガス（Ｏ２及びＮ２Ｏなどであるが、これらに限定されるわけではない）とを含む反応性混合ガスが、内部に基板が配置されている反応チャンバ内に供給される。酸素含有ガスと水素含有ガスとは、反応して反応チャンバ内に湿気又は蒸気（Ｈ２Ｏ）を形成するために供給される。水素含有ガスと酸素含有ガスとの反応は、蒸気反応を引き起こすのに十分な温度まで基板６０２を加熱することによって、点火される（ｉｇｎｉｔｅｄ）か、又は触媒される。加熱された基板６０２が反応のための点火源として使用されるので、蒸気生成反応は、基板６０２から露出した反応性表面に近接して発生する。
一例では、表面酸化は、約２Ｔｏｒｒと約３０Ｔｏｒｒとの間（例えば約１４Ｔｏｒｒ）の圧力で、９００℃を上回る温度（例えば約１０００℃と約１２００℃との間の温度、例としては約１０５０℃）で、約３０秒と約３００秒との間の時間（例えば約１３０秒間）にわたって、実施される。選択的酸化プロセス中、体積流量で３３％の水素と６７％の酸素を有する全ガス流が使用される。選択的に形成される酸化層８０２は、約２ｎｍと約１００ｎｍとの間の厚さを有しうる。
形成された酸化層８０２は、後続のエッチングプロセス中に犠牲層及び／又は保護層として利用されることにより、開口６０６内に形成された膜層を保護することが可能であり、ゆえに、エッチングプロセス中のエッチング選択性を向上させ、強化しうる。
工程５０６において、金属誘電体層９０２が、図９Ａに示しているように制御層／エッチング停止層７０２をライニングするように、又は図９Ｂに示しているように酸化層８０２及び第２層６０４ｂと直接接触するように、開口６０６内に垂直方向に形成される。図９Ａに示している例では、金属誘電体層９０２は、制御層／エッチング停止層７０２と直接接触している。図９Ｂに示している例では、金属誘電体層９０２は、酸化層８０２と同様に第２層６０４ｂの側壁７０４ｂとも接触して、開口６０６内に垂直方向に形成されている。
金属誘電体層９０２は、４を上回る誘電率を有する高誘電率材料でありうる。高誘電率材料の好適な例は、二酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）、ハフニウムシリコン酸化物（ＨｆＳｉＯ２）、ハフニウムアルミニウム酸化物（ＨｆＡｌＯ）、ジルコニウムシリコン酸化物（ＺｒＳｉＯ２）、五酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、アルミニウムがドープされた二酸化ハフニウム、ビスマスストロンチウムチタン（ＢＳＴ）、及びプラチナジルコニウムチタン（ＰＺＴ）を含むが、これらに限らない。図９Ａ及び図９Ｂに示している例では、金属誘電体層９０２は酸化アルミニウム層（Ａｌ２Ｏ３）でありうる。
一例では、金属誘電体層９０２は、好適な堆積プロセス（ＣＶＤプロセス、ＡＬＤプロセス、スパッタプロセス、又は他の好適な堆積プロセスなど）によって形成される。特定の一例では、金属誘電体層９０２は、ＡＬＤプロセスによって形成される。膜積層体６０４の開口６０６内に垂直方向に形成された金属誘電体層９０２は、ＮＡＮＤ又はＶＮＡＮＤの三次元半導体メモリデバイス内のゲート構造物として利用される場合、膜積層体６０４における電気的性能を有効に改善しうる（保持要件の強化及びバックトンネリング電流の抑制など）と考えられている。隣り合った第２層同士の間の第１層を高誘電率材料が取り囲んでいる従来型の構造物とは異なり、金属誘電体層９０２の開口６０６内へのリロケーションによって、各ユニットセル内の余剰スペース（例えば、第１層が隣り合った第２層同士の間の導電性構造物として置き換えられることを可能にするスペース）を有することが可能になり、ゆえに、第１層を金属層に置き換えるプロセスのための堆積プロセス、エッチングプロセス、又はその他の関連プロセスのプロセスウィンドウが広くなりうる。
金属誘電体層９０２が形成された後に、次いで工程５０８において、図１０Ａ及び図１０Ｂに示しているように、多層構造物９０４が、金属誘電体層９０２をライニングするように、開口６０６内に形成されうる。多層構造物９０４は、一又は複数の誘電体材料を含みうる。図１０Ａから図１０Ｂに示している一例では、多層構造物９０４は、第１酸化物層９０４ａと、第１窒化物層９０４ｂと、第２酸化物層９０４ｃと、ポリシリコン層９０４ｄとを含む。第１酸化物層９０４ａ及び第２酸化物層９０４ｃは、酸化ケイ素層であり、第１窒化物層９０４ｂは窒化ケイ素又は酸窒化ケイ素（ＳｉＯＮ）の層である。
工程５１０において、図１１Ａから図１１Ｂに示しているように、中心充填層９０６が開口６０６内に形成され、多層構造物９０４以外の残存スペースを充填する。中心充填層９０６は、誘電体層（例えばＳｉＯ２、ＳｉＮ、ＳｉＯＮ、又はその他の好適な誘電体材料）であってもよい。多層構造物９０４及び中心充填層９０６は、好適な堆積プロセス（ＣＶＤプロセス、ＡＬＤプロセス、スパッタリングプロセス、コーティングプロセス、又はその他の好適なプロセスなど）によって形成されうることが認識されている。一例では、中心充填層９０６及び多層構造物９０４は、図２に示している処理チャンバ２３２内で形成されうる。
開口６０６が金属誘電体層９０２、多層構造物９０４、及び中心充填層９０６で充填された後、工程５１２において、図１２Ａ及び１２Ｂに示しているように、膜積層体６０４から第１層６０４ａを選択的に除去するために、横方向選択的エッチングプロセスが実施される。膜積層体６０４から第１層６０４ａを除去することにより、膜積層体６０４内の第１層６０４ａがあったところにスペース９１０ａが形成され、ゆえに、基板６０２上に酸化ケイ素層の第２層６０４ｂのみが残存している、サスペンド膜積層体（ｓｕｓｐｅｎｄｅｄ ｆｉｌｍ ｓｔａｃｋ）が形成される。スペース９１０ａは酸化層８０２を露出させる。第１層６０４ａと金属誘電体層９０２との間の界面に位置付けられた酸化層８０２は、横方向選択的エッチングプロセスにおいて、金属誘電体層９０２を有効に保護しうる。酸化層８０２による遮断によって、横方向選択的エッチングプロセスによる浸食性エッチャントは、横方向選択的エッチングプロセスにおいて有効に遮断され、金属誘電体層９０２から離れたままに留められうる。これにより、エッチング選択性が強化され、界面制御及び界面管理が向上する。制御層／エッチング停止層７０２が利用される例では、制御層／エッチング停止層７０２と酸化層８０２との組み合わせにより、開口６０６内に形成された金属誘電体層９０２への損傷を防止するための強固な界面保護が提供されうる。エッチング停止層７０２が形成される場合の一部の例では、エッチング停止層自体が、界面でのエッチング制御を有効に提供するための高いエッチング選択性を提供しうるので、酸化層８０２をなくすことが可能になる。
第２層６０４ｂ同士の間にスペース９１０ａが画定された後、次いで工程５１４において、図１３Ａ及び図１３Ｂに示しているように、酸化層８０２が基板６０２から除去されうる。酸化層８０２は、工程５１２の横方向選択的エッチングプロセスにおいて金属誘電体層９０２を保護するための保護犠牲層としての役割を果たす。第１層６０４ａが除去され、スペース９１０ａが有効に画定された後、その時点で酸化層８０２の機能は果たされているので、次いで工程５１４において、酸化層８０２は除去される。酸化層８０２は図３に示している処理チャンバ３００内で除去されうることが認識されている。酸化層８０２は必要に応じた好適なエッチングプロセスによって除去されうることが認識されている。
一例では、酸化層８０２を除去する時に、図１３Ｃに示しているように、制御層／エッチング停止層７０２の酸化層８０２と接触している部分も除去され、余剰スペース９５２ａが創出されて、金属誘電体層９０２の側壁表面９５２ａを露出させうる。制御層／エッチング停止層７０２の一部分が除去されても、制御層／エッチング停止層７０２の別の部分は、依然として開口内に残存し、第２層６０４ｂの側壁７０４ｂと接触している。
酸化層８０２が除去された後、次いで工程５１６において、図１４Ａ、図１４Ｂ、及び図１４Ｃに示しているように、導電性構造物９１２が形成され、膜積層体６０４内のスペース９１０ａに充填される。導電性構造物９１２は、隣り合った第２層６０４ｂ同士の間に画定されたスペース９１０ａ内に充填され、比較的大きな接触面積及び大きな量を有する。従来的な実践においては、スペース９１０ａは導電性構造物９１２のみで充填されるわけではなく、金属誘電体層によっても充填される（例えば、本開示では、金属誘電体層９０２はここで開口６０６内にリロケートされている）。スペース９１０ａを金属誘電体層が占有することで、多くの場合、界面におけるエッチング選択性が悪くなると共に、スペース９１０ａ内に形成されうる導電性構造物９１２の接触面積及び量が低減する。ゆえに、金属誘電体層９０２が、第２層６０４ｂ同士の間のスペース９１０ａの代わりに開口６０６内にリロケートされることによって、スペース９１０ａの寸法を大きくすることができ、これにより、スペース９１０ａの中に形成される導電性構造物９１２の量が大きくなることが可能になる。更に、スペース９１０ａの寸法が大きくなることで、スペース９１０ａにおいて第１層６０４ａを導電性構造物９１２で置き換える時に、製造上の制限及び複雑度が低減されうるということもある。更に、スペース９１０ａの寸法が大きくなることで、その中でより多くの量の導電性構造物９１２の置き換えが可能になり、これにより、金属伝導率の増大及び抵抗の減少が得られ、ゆえに、デバイス構造物の完成時の電気的性能が向上しうる。
膜積層体６０４で利用される導電性構造物９１２内の金属材料は、後にＮＡＮＤ又はＶＮＡＮＤの三次元半導体メモリデバイスにおけるゲート構造物として利用される時に、膜積層体６０４における電気的性能（例えば導電性や移動度など）を有効に向上させうると考えられている。堆積プロセスは、必要に応じて、有機金属化学気相堆積（ＭＯＣＶＤ）プロセス若しくはスパッタリング物理的気相堆積プロセス、又は他の好適なプロセスでありうる。堆積プロセスは、図２に示している処理チャンバ２３２内で実施されうる。図１４Ａ、１４Ｂ、及び１４Ｃに示している例では、導電性構造物９１２は、バリア層９１６上に形成された金属材料９１４を含む。バリア層９１６は、金属誘電体層９０２とは異なる材料から製造される。酸化層８０２及び／又は制御層／エッチング停止層７０２の一部分が（存在している場合に）除去されると、バリア層９１６は、電気的性能を向上させるように、必要に応じて、金属誘電体層９０２と直接接触しうるか、又は界面接続されうる。
金属材料９１４の好適な例は、タングステン（Ｗ）、ケイ化タングステン（ＷＳｉ）、タングステンポリシリコン（Ｗ／ｐｏｌｙ）、タングステン合金、タンタル（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｕ）、白金（Ｐｔ）、これらの合金、又はこれらの組み合わせ、からなる群から選択されうる。バリア層９１６の好適な例は、金属窒化物層又は金属窒化ケイ素層（窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ＴａＳｉＮ、ＴｉＳｉＮ、及びこれらの組み合わせなどであるが、これらに限らない）でありうる。
特定の一例において、金属材料９１４はタングステン（Ｗ）含有層であってよく、バリア層９１６は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ＴａＳｉＮ、又はＴｉＳｉＮでありうる。導電性構造物９１２は、必要に応じて、バリア層９１６なしで金属材料９１４だけを有することもあると認識されている。
ゆえに、半導体デバイスのメモリセルの三次元（３Ｄ）積層体を製造するために階段状構造物を形成するための、方法及び装置が提供される。膜積層体における誘電体層を導電性構造物で置き換えるために、選択的堆積と選択的エッチングとのプロセスと共に、界面における保護酸化層（例えば犠牲酸化層）が利用される。半導体デバイスのメモリセルを三次元（３Ｄ）積層するために、膜積層体の開口（例えばチャネル）内に、金属誘電体材料が形成される。この保護／犠牲酸化層は、除去プロセスにおいて、界面及び金属誘電体層を保護し、ゆえに、界面プロファイル及びトポグラフィの良好な制御を提供しうる。その結果として、その後導電性構造物が内部に形成される時、界面における良好な電気的接触が得られ、ゆえに、メモリセルに望ましい電気的性能が提供されうる。
以上の記述は本開示の実施形態を対象としているが、本開示の基本的な範囲から逸脱することなく、本開示の他の実施形態及びさらなる実施形態が考案されうる。本開示の範囲は、以下の特許請求の範囲によって決まる。

Claims (15)

  1. メモリセルデバイスであって、
    基材上に水平に形成された、交互になった誘電体層と導電性構造物との複数の対を備える膜積層体と、
    前記膜積層体内に形成された開口と、を備え、前記開口が、金属誘電体層、多層構造物、及び中心充填層で充填され、前記開口内の前記金属誘電体層は、前記導電性構造物と界面接続される、
    メモリセルデバイス。
  2. 前記導電性構造物が、
    金属材料と、
    前記金属材料を覆うバリア層と、を更に備える、請求項１に記載のメモリセルデバイス。
  3. 前記開口内の前記金属誘電体層が高誘電率材料である、請求項１に記載のメモリセルデバイス。
  4. 前記金属誘電体層、前記多層構造物、及び前記中心充填層が、前記開口内に垂直方向に配置される、請求項１に記載のメモリセルデバイス。
  5. 前記金属含有材料が、タングステン（Ｗ）、ケイ化タングステン（ＷＳｉ）、タングステンポリシリコン（Ｗ／ｐｏｌｙ）、タングステン合金、タンタル（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｕ）、白金（Ｐｔ）、これらの合金、又はこれらの組み合わせ、からなる群から選択される、請求項２に記載のメモリデバイス。
  6. 前記バリア層が、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ＴａＳｉＮ、又はＴｉＳｉＮである、請求項２に記載のメモリデバイス。
  7. 前記高誘電率材料が、二酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウムケイ素（ＨｆＳｉＯ２）、酸化ハフニウムアルミニウム（ＨｆＡｌＯ）、酸化ジルコニウムケイ素（ＺｒＳｉＯ２）、五酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、アルミニウムがドープされた二酸化ハフニウム、ビスマスストロンチウムチタン（ＢＳＴ）、及びプラチナジルコニウムチタン（ＰＺＴ）、からなる群から選択される、請求項３に記載のメモリデバイス。
  8. 前記誘電体層が酸化ケイ素層である、請求項１に記載のメモリデバイス。
  9. 前記膜積層体中の前記誘電体層に選択的に接触するように、前記開口内に形成されたエッチング停止層を更に含む、請求項１に記載のメモリデバイス。
  10. 前記中心充填層が酸化ケイ素材料である、請求項１に記載のメモリデバイス。
  11. 基板上のメモリデバイスの形成方法であって、
    第１層と第２層とを含む膜積層体内に開口を形成することと、
    前記第１層を選択的に酸化させて、前記第１層の側壁に酸化層を形成することと、
    金属誘電体層を含む一又は複数の層で、前記開口を充填することと、
    前記膜積層体から前記第１層を選択的に除去して、前記酸化層を露出させることと、
    前記膜積層体から前記酸化層を選択的に除去して、前記膜積層体内にスペースを画定することと、
    導電性構造物で前記スペースを充填することと、を含む、
    方法。
  12. 前記第１層は窒化ケイ素層であり、前記第２層は酸化ケイ素層である、請求項１１に記載の方法。
  13. 前記第１層を選択的に酸化させることが、
    前記第１層を酸化させるためにラジカルプラズマ酸化を実施することを更に含む、請求項１１に記載の方法。
  14. 前記金属誘電体層が、二酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウムケイ素（ＨｆＳｉＯ２）、酸化ハフニウムアルミニウム（ＨｆＡｌＯ）、酸化ジルコニウムケイ素（ＺｒＳｉＯ２）、五酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、アルミニウムがドープされた二酸化ハフニウム、ビスマスストロンチウムチタン（ＢＳＴ）、及びプラチナジルコニウムチタン（ＰＺＴ）、からなる群から選択された高誘電率材料である、請求項１１に記載の方法。
  15. 前記導電性構造物が金属材料及びバリア層を備える、請求項１１に記載の方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189635B2 (en) 2019-04-01 2021-11-30 Applied Materials, Inc. 3D-NAND mold
US11638377B2 (en) 2019-09-13 2023-04-25 Applied Materials, Inc. Self-aligned select gate cut for 3D NAND
US11587796B2 (en) 2020-01-23 2023-02-21 Applied Materials, Inc. 3D-NAND memory cell structure
US11930637B2 (en) 2020-06-19 2024-03-12 Applied Materials, Inc. Confined charge trap layer
US20220049160A1 (en) * 2020-08-13 2022-02-17 Entegris, Inc. Nitride etchant composition and method

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6964928B2 (en) 2002-08-29 2005-11-15 Chentsau Ying Method for removing residue from a magneto-resistive random access memory (MRAM) film stack using a dual mask
US6841395B2 (en) 2002-11-25 2005-01-11 International Business Machines Corporation Method of forming a barrier layer of a tunneling magnetoresistive sensor
US7241654B2 (en) * 2003-12-17 2007-07-10 Micron Technology, Inc. Vertical NROM NAND flash memory array
KR100650846B1 (ko) 2004-10-06 2006-11-27 에스티마이크로일렉트로닉스 엔.브이. 플래시 메모리 소자의 소자 분리막 형성방법
KR100674952B1 (ko) * 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
KR100682537B1 (ko) * 2005-11-30 2007-02-15 삼성전자주식회사 반도체 소자 및 그 형성 방법
US7750421B2 (en) 2007-07-23 2010-07-06 Magic Technologies, Inc. High performance MTJ element for STT-RAM and method for making the same
KR100881825B1 (ko) * 2007-07-27 2009-02-03 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101226685B1 (ko) * 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP5259242B2 (ja) * 2008-04-23 2013-08-07 株式会社東芝 三次元積層不揮発性半導体メモリ
KR101527195B1 (ko) * 2009-02-02 2015-06-10 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
TWI408458B (zh) 2009-07-24 2013-09-11 Wistron Corp 側光式背光模組
KR101164954B1 (ko) 2009-09-14 2012-07-12 에스케이하이닉스 주식회사 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법
US8553466B2 (en) * 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
KR101682666B1 (ko) * 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
US9028910B2 (en) 2010-12-10 2015-05-12 Avalanche Technology, Inc. MTJ manufacturing method utilizing in-situ annealing and etch back
US8866242B2 (en) 2011-11-10 2014-10-21 Qualcomm Incorporated MTJ structure and integration scheme
US8823118B2 (en) 2012-01-05 2014-09-02 Headway Technologies, Inc. Spin torque transfer magnetic tunnel junction fabricated with a composite tunneling barrier layer
US9076879B2 (en) 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
KR20150102302A (ko) 2014-02-28 2015-09-07 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102183713B1 (ko) * 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
US9564582B2 (en) 2014-03-07 2017-02-07 Applied Materials, Inc. Method of forming magnetic tunneling junctions
KR102240024B1 (ko) 2014-08-22 2021-04-15 삼성전자주식회사 반도체 장치, 반도체 장치의 제조방법 및 에피택시얼층의 형성방법
US9230979B1 (en) * 2014-10-31 2016-01-05 Sandisk Technologies Inc. High dielectric constant etch stop layer for a memory structure
KR101943553B1 (ko) 2014-11-25 2019-04-18 삼성전자주식회사 좌우 대칭의 이온 빔을 이용한 패턴 형성 방법, 이를 이용한 자기 기억 소자의 제조방법, 및 좌우 대칭의 이온 빔을 발생시키는 이온 빔 장비
US9634097B2 (en) 2014-11-25 2017-04-25 Sandisk Technologies Llc 3D NAND with oxide semiconductor channel
US9601508B2 (en) 2015-04-27 2017-03-21 Sandisk Technologies Llc Blocking oxide in memory opening integration scheme for three-dimensional memory structure
US20160351799A1 (en) 2015-05-30 2016-12-01 Applied Materials, Inc. Hard mask for patterning magnetic tunnel junctions
US9613977B2 (en) * 2015-06-24 2017-04-04 Sandisk Technologies Llc Differential etch of metal oxide blocking dielectric layer for three-dimensional memory devices
KR102413766B1 (ko) * 2015-09-08 2022-06-27 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조 방법
JP6581012B2 (ja) 2016-02-17 2019-09-25 東芝メモリ株式会社 半導体記憶装置及びその製造方法
EP3427312A4 (en) 2016-03-07 2019-10-30 INTEL Corporation APPROACHES FOR INTEGRATING STT-MRAM STORAGE ARRAYS IN A LOGIC PROCESSOR AND RESULTING STRUCTURES
US10096649B2 (en) 2016-08-04 2018-10-09 Qualcomm Incorporated Reducing or avoiding metal deposition from etching magnetic tunnel junction (MTJ) devices, including magnetic random access memory (MRAM) devices
KR102650994B1 (ko) * 2016-10-14 2024-03-26 삼성전자주식회사 메모리 장치
JP2018137299A (ja) 2017-02-21 2018-08-30 東芝メモリ株式会社 半導体装置
JP2018173608A (ja) 2017-03-31 2018-11-08 大日本印刷株式会社 熱線遮蔽部材
US10355012B2 (en) * 2017-06-26 2019-07-16 Sandisk Technologies Llc Multi-tier three-dimensional memory device with stress compensation structures and method of making thereof
US10069064B1 (en) 2017-07-18 2018-09-04 Headway Technologies, Inc. Memory structure having a magnetic tunnel junction (MTJ) self-aligned to a T-shaped bottom electrode, and method of manufacturing the same
US10700087B2 (en) * 2017-10-12 2020-06-30 Applied Materials, Inc. Multi-layer stacks for 3D NAND extendibility
US10903230B2 (en) * 2018-02-15 2021-01-26 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures and method of making the same
JP2019161162A (ja) * 2018-03-16 2019-09-19 東芝メモリ株式会社 半導体装置およびその製造方法
US10629611B2 (en) * 2018-04-24 2020-04-21 Sandisk Technologies Llc Three-dimensional memory device and methods of making the same using replacement drain select gate electrodes
US10553492B2 (en) * 2018-04-30 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Selective NFET/PFET recess of source/drain regions
US10741576B2 (en) * 2018-08-20 2020-08-11 Sandisk Technologies Llc Three-dimensional memory device containing drain-select-level air gap and methods of making the same
JP2020047706A (ja) 2018-09-18 2020-03-26 キオクシア株式会社 半導体装置およびその製造方法

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