KR20220126757A - 서브트랙티브 자기-정렬을 위한 방법들 및 디바이스들 - Google Patents

서브트랙티브 자기-정렬을 위한 방법들 및 디바이스들 Download PDF

Info

Publication number
KR20220126757A
KR20220126757A KR1020227027872A KR20227027872A KR20220126757A KR 20220126757 A KR20220126757 A KR 20220126757A KR 1020227027872 A KR1020227027872 A KR 1020227027872A KR 20227027872 A KR20227027872 A KR 20227027872A KR 20220126757 A KR20220126757 A KR 20220126757A
Authority
KR
South Korea
Prior art keywords
etch stop
metal
stop layer
layer
interconnect
Prior art date
Application number
KR1020227027872A
Other languages
English (en)
Inventor
헤 렌
하오 지앙
메훌 나익
웬팅 호우
지안신 레이
첸 공
용 카오
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20220126757A publication Critical patent/KR20220126757A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/0641—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14—Metallic material, boron or silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/24—Vacuum evaporation
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/56—Apparatus specially adapted for continuous coating; Arrangements for maintaining the vacuum, e.g. vacuum locks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/56—Apparatus specially adapted for continuous coating; Arrangements for maintaining the vacuum, e.g. vacuum locks
    • C23C14/568—Transferring the substrates through a series of coating stations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67184—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the presence of more than one transfer chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Macromolecular Compounds Obtained By Forming Nitrogen-Containing Linkages In General (AREA)

Abstract

반도체 디바이스들을 위한 인터커넥트(interconnect) 구조를 형성하는 방법이 설명된다. 이 방법은 물리 기상 증착에 의해 기판 상에 에칭 정지 층(etch stop layer)을 증착하는 단계, 그 후 에칭 정지 층 상에 금속 층을 인-시튜(in situ) 증착하는 단계를 포함한다. 인-시튜 증착하는 단계는 플라즈마 프로세싱 가스를 챔버 내로 유동시키고 플라즈마 프로세싱 가스를 플라즈마로 여기시켜서 기판 상의 에칭 정지 층 상에 금속 층을 증착하는 단계를 포함한다. 기판은 증착 프로세스들 동안 지속적으로 진공 하에 있고, 주변 공기에 노출되지 않는다.

Description

서브트랙티브 자기-정렬을 위한 방법들 및 디바이스들
[0001] 본 개시내용의 실시예들은 인터커넥트(interconnect) 구조들 및 인터커넥트 구조 제조 분야에 관한 것이다. 보다 구체적으로, 본 개시내용의 실시예들은 서브트랙티브 프로세스(subtractive process)를 사용하여 정렬된 비아들(vias) 및/또는 콘택(contact)들을 갖는 인터커넥트 구조들을 생성하기 위한 방법들을 제공한다.
[0002] 개인용 컴퓨터들, 워크스테이션들(workstations), 컴퓨터 서버들(servers), 메인프레임들(mainframes), 및 프린터들(printers), 스캐너들(scanners) 및 하드 디스크 드라이브들(hard disk drives)과 같은 다른 컴퓨터 관련 장비와 같은 인터커넥트 구조들은, 낮은 전력 소비를 발생시키면서, 상당한 데이터 저장 능력 및 용량을 제공하는 논리 및 메모리 디바이스들을 사용한다. 피처들(features)의 스케일링(scaling)은 끊임없이 성장하는 반도체 산업의 원동력이 되었다. 점점 더 작은 피처들로 스케일링하면 반도체 칩들(chips)의 제한된 영역에서 기능 유닛들의 밀도들을 높일 수 있다. 예를 들어, 트랜지스터(transistor) 크기를 수축시키면 칩에 더 많은 수의 메모리 또는 논리 디바이스들을 통합시킬 수 있으므로, 용량이 증가된 제품들을 제조할 수 있게 한다. 그러나, 더 많은 용량을 위한 드라이브가 문제가 없는 것은 아니다. 각 디바이스의 성능을 최적화해야 할 필요성이 점점 더 중요해지고 있다.
[0003] 온-칩(on-chip) 전기적 인터커넥션들(interconnections)은 이전에는, 디바이스 구조의 다양한 층들을 통해 구멍들이 생성되고 구멍들이 전도성 재료로 채워져 층들 사이 및 개별 층들 상에 위치된 디바이스 피처들 사이에 인터커넥트들을 형성하는 "이중 다마신(dual-damascene)" 제조 기술들을 사용하여 생성되었다. 이중 다마신은 위의 금속 라인(Mx)과 자기-정렬(self-align)되는 비아들(Vx)의 형성을 허용할 수 있다. 그러나, 50 nm 피치(pitch)(25 nm 하프-피치(half-pitch) 치수) 및 더 작은 피처 크기들을 기초로 하는 칩들의 경우, 이전에 의존했던 "이중 다마신" 제조 기술들을 사용하는 것을 비실용적이게 하는 갭 충전(gap fill) 및 비저항(resistivity) 제한들이 존재한다.
[0004] 따라서, 라인 저항(line resistance) 및 비아 저항을 향상시키는 프로세싱 방법에 대한 필요성이 존재한다.
[0005] 본 개시내용의 하나 이상의 실시예들은 인터커넥트 구조를 형성하는 방법에 관한 것이다. 하나 이상의 실시예들에서, 이 방법은: 기판 상에 에칭 정지 층(etch stop layer)을 증착하는 단계 ― 증착은 물리 기상 증착을 포함함 ― ; 및 에칭 정지 층 상에 금속 층을 인-시튜(in situ) 증착하는 단계를 포함하고, 인-시튜 증착하는 단계는, 플라즈마 프로세싱 가스를 챔버 내로 유동시키고 플라즈마 프로세싱 가스를 플라즈마로 여기시켜서 기판 상의 에칭 정지 층 상에 금속 층을 증착하는 단계를 포함하고, 기판은 지속적으로 진공 하에 있고, 주변 공기에 노출되지 않는다.
[0006] 본 개시내용의 추가 실시예들은 프로세싱 툴에 관한 것이다. 하나 이상의 실시예에서, 이 프로세싱 툴은: 웨이퍼를 이동시키도록 구성된 로봇(robot)을 포함하는 중앙 이송 스테이션; 및 복수의 프로세스 스테이션들(process stations)을 포함하고, 각각의 프로세스 스테이션은 중앙 이송 스테이션에 연결되고, 인접한 프로세스 스테이션들의 프로세싱 영역들과 분리된 프로세싱 영역을 제공하고, 복수의 프로세스 스테이션들은 제1 물리 기상 증착 챔버 및 제2 물리 기상 증착 챔버를 포함한다.
[0007] 본 개시내용의 추가 실시예들은 명령들을 포함하는 비-일시적인 컴퓨터 판독가능한 매체에 관한 것이다. 하나 이상의 실시예들에서, 이러한 비-일시적인 컴퓨터 판독가능한 매체는 명령들을 포함하고, 명령들은, 프로세싱 챔버의 제어기에 의해 실행될 때, 프로세싱 챔버로 하여금: 기판 상에 에칭 정지 층을 증착하는 동작; 에칭 정지 층 상에 금속 층을 인-시튜 증착하는 동작; 및 기판을 지속적으로 진공 하에 유지하는 동작을 수행하게 한다.
[0008] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들만을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0009] 도 1은 본 개시내용의 하나 이상의 실시예들에 따른 물리 기상 증착 챔버의 개략적인 단면도를 예시한다.
[0010] 도 2는 본 개시내용의 하나 이상의 실시예들에 따른 기판의 단면도를 예시한다.
[0011] 도 3은 본 개시내용의 하나 이상의 실시예들에 따른 기판의 단면도를 예시한다.
[0012] 도 4는 본 개시내용의 하나 이상의 실시예들에 따른 기판의 단면도를 예시한다.
[0013] 도 5는 본 개시내용의 하나 이상의 실시예에 따른 인터커넥트 구조의 등각도를 예시한다.
[0014] 도 5a는 하나 이상의 실시예들에 따른 도 5의 인터커넥트 구조의 단면도를 예시한다.
[0015] 도 5b는 하나 이상의 실시예들에 따른 도 5의 인터커넥트 구조의 평면도를 예시한다.
[0016] 도 6은 본 개시내용의 하나 이상의 실시예들에 따른 인터커넥트 구조의 등각도를 예시한다.
[0017] 도 6a는 하나 이상의 실시예들에 따른 도 6의 인터커넥트 구조의 단면도를 예시한다.
[0018] 도 6b는 하나 이상의 실시예들에 따른 도 6의 인터커넥트 구조의 평면도를 예시한다.
[0019] 도 7은 본 개시내용의 하나 이상의 실시예에 따른 인터커넥트 구조의 등각도를 예시한다.
[0020] 도 7a는 하나 이상의 실시예들에 따른 도 7의 인터커넥트 구조의 단면도를 예시한다.
[0021] 도 7b는 하나 이상의 실시예들에 따른 도 7의 인터커넥트 구조의 평면도를 예시한다.
[0022] 도 8은 하나 이상의 실시예들에 따른 인터커넥트 구조의 단면도를 도시한다.
[0023] 도 9는 하나 이상의 실시예들에 따른 인터커넥트 구조의 단면도를 예시한다.
[0024] 도 10은 본 개시내용의 하나 이상의 실시예에 따른 인터커넥트 구조의 등각도를 예시한다.
[0025] 도 10a는 하나 이상의 실시예들에 따른 도 10의 인터커넥트 구조의 단면도를 예시한다.
[0026] 도 10b는 하나 이상의 실시예들에 따른 도 10의 인터커넥트 구조의 평면도를 예시한다.
[0027] 도 11은 본 개시내용의 하나 이상의 실시예에 따른 인터커넥트 구조의 등각도를 예시한다.
[0028] 도 11a는 하나 이상의 실시예들에 따른 도 11의 인터커넥트 구조의 단면도를 예시한다.
[0029] 도 11b는 하나 이상의 실시예들에 따른 도 7의 인터커넥트 구조의 평면도를 도시한다.
[0030] 도 12는 본 개시내용의 하나 이상의 실시예에 따른 인터커넥트 구조의 등각도를 예시한다.
[0031] 도 12a는 하나 이상의 실시예들에 따른 도 12의 인터커넥트 구조의 단면도를 예시한다.
[0032] 도 12b는 하나 이상의 실시예들에 따른 도 12의 인터커넥트 구조의 평면도를 예시한다.
[0033] 도 13은 본 개시내용의 하나 이상의 실시예에 따른 인터커넥트 구조의 등각도를 예시한다.
[0034] 도 13a는 하나 이상의 실시예들에 따른 도 13의 인터커넥트 구조의 단면도를 예시한다.
[0035] 도 13b는 하나 이상의 실시예들에 따른 도 13의 인터커넥트 구조의 평면도를 예시한다.
[0036] 도 14는 본 개시내용의 하나 이상의 실시예에 따른 인터커넥트 구조의 등각도를 예시한다.
[0037] 도 14a는 하나 이상의 실시예들에 따른 도 14의 인터커넥트 구조의 단면도를 예시한다.
[0038] 도 14b는 하나 이상의 실시예들에 따른 도 14의 인터커넥트 구조의 평면도를 예시한다.
[0039] 도 15는 본 개시내용의 하나 이상의 실시예들에 따른 방법의 흐름도를 도시한다.
[0040] 도 16은 하나 이상의 실시예들에 따른 클러스터 툴을 예시한다.
[0041] 본 개시내용의 몇몇 예시적인 실시예들을 설명하기 전에, 본 개시내용은 다음의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것을 이해해야 한다. 본 개시내용은 다른 실시예들이 가능하고, 다양한 방식들로 실시되거나 또는 수행될 수 있다.
[0042] 본 명세서 및 첨부된 청구항들에 사용된 바와 같이, "전구체(precursor)", "반응물(reactant)", "반응 가스(reactive gas)" 등의 용어들은 기판 표면과 반응할 수 있는 임의의 기체 종을 지칭하기 위해 상호 교환적으로 사용된다.
[0043] 본 명세서에 사용된 바와 같은 "기판(substrate)"은, 제조 프로세스 동안 막 프로세싱이 수행되는 임의의 기판 또는 기판 상에 형성된 재료 표면을 지칭한다. 예를 들어, 프로세싱이 수행될 수 있는 기판 표면은, 적용 분야에 따라, 실리콘, 실리콘 산화물, 변형 실리콘, 절연체 상의 실리콘(SOI), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, 금속 합금들, 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판은 반도체 웨이퍼들을 포함한다(그러나 이에 제한되지 않음). 기판들은 기판 표면을 연마하고, 에칭하고, 환원시키고, 산화시키고, 하이드록실화시키고(hydroxylate), 어닐링하고(anneal) 및/또는 베이킹(bake)하기 위한 전처리 프로세스에 노출될 수 있다. 기판 표면 자체 상에 직접 막 프로세싱하는 것 외에도, 본 개시내용에서는, 개시된 막 처리 단계들 중 임의의 것이 또한 아래에 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하층에 대해 수행될 수 있으며, 용어 "기판 표면"은 문맥이 지시하는 바와 같은 이러한 하층을 포함하도록 의도된다. 따라서, 예를 들어, 막/층 또는 부분 막/층이 기판 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0044] 하나 이상의 실시예들은 유리하게는 인터커넥트를 형성하는 통합된 프로세스를 제공한다. 하나 이상의 실시예들에서, 코어(core) 금속 증착 및 금속 에칭 정지 증착은 모두 자체 프로세스 능력에서 저-비저항 막들로 최적화된다. 증착 챔버들은 바람직하지 않은 금속 산화를 방지하기 위해 높은 진공 수준에서 동일한 프로세싱 플랫폼(platform)에 통합된다.
[0045] 본 개시내용의 하나 이상의 실시예들은 서브트랙티브 방식에 기초하여 비아들이 (바닥 라인에 대해) 정렬될 수 있게 하는 방법들을 유리하게 제공한다. 자기-정렬된 서브트랙티브 방식의 실시예들은 에칭 정지 층/라이너(liner)를 갖는 인터커넥트 구조의 형성을 허용한다. 일부 실시예들은 유리하게는 비아의 자기-정렬을 제공한다.
[0046] 본 개시내용의 하나 이상의 실시예들은 유리하게는 칩 인터커넥트 저항 스케일링을 개선시킨다. 저항 스케일링은 2 개의 부분들: 라인 저항 및 비아 저항을 포함한다. 하나 이상의 실시예들에서, 라인 저항은 저-비저항 금속 증착을 구현함으로써 개선된다. 하나 이상의 실시예들에서, 비아 저항은 초박형 및 저-비저항 금속 에칭 정지 층을 통합함으로써(진공 파괴 없음) 개선된다.
[0047] 하나 이상의 실시예들에서, 종래의 이중 다마신 인터커넥트 제조와 비교하여, 하나 이상의 실시예들의 프로세스들은 유리하게는 15 내지 50 % 이상의 라인 저항 감소, 및 20 내지 30 % 이상의 비아 저항 감소를 달성한다. 금속들을 증착하는 종래의 이중 다마신 방법들과 비교할 때, 하나 이상의 실시예들의 프로세스들은 코어 금속 및 금속 에칭 정지 막들 모두에 대해 50 % 이상의 막 비저항을 달성한다. 추가적으로, 하나 이상의 실시예들에서, 통합 플랫폼은 유효 비저항을 약 20 %만큼 추가로 감소시킨다.
[0048] 하나 이상의 실시예들의 에칭 정지 층 및 금속 층을 증착하는데 유용한 물리 기상 증착 챔버(50)의 일 예가 도 1에 개략적으로 도시되어 있다. 물리 기상 증착 챔버(50)는 중심 축(54)을 중심으로 배열된 진공 챔버(52)를 포함하고, 타겟(target)(56)이 절연체(58)를 통해 진공 챔버(52) 상에 지지되며, 이 절연체는 타겟(56)을 진공 챔버(52)에 진공 밀봉하고 타겟(56)을 전기적으로 접지된 진공 챔버(52)로부터 전기적으로 절연시킨다. 진공 펌프 시스템(pump system)(도시되지 않음)은 진공 챔버(52)의 내부를 낮은 밀리토르(milliTorr) 범위의 압력으로 펌핑한다.
[0049] 하나 이상의 실시예들에서, 타겟(56)의 전면의 형상은 평면형이거나 또는 일반적으로 내경 부분들보다 더 두꺼운 외주 에지들(edges)을 갖는 오목형일 수 있다. 타겟(56)은, 전형적으로 스퍼터링되는 금속의 소스(source)를 제공하기 위해 증착될 금속 이외의 원소들을 5 원자% 이하로 함유하며 진공 챔버(52)의 내부를 향하는 금속의 층을 포함한다.
[0050] DC 전력 소스(60)는, 플라즈마 프로세싱 가스를 플라즈마로 여기시키기 위해, 접지된 진공 챔버(52) 또는 접지된 측벽 차폐물(도시되지 않음)에 대해 타겟을 음으로 바이어싱(bias)한다.
[0051] 하나 이상의 실시예들에서, 플라즈마 프로세싱 가스는 네온(Ne), 아르곤(Ar), 크립톤(Kr), 및 크세논(Xe) 중 하나 이상을 포함하고, 가스 소스로부터 질량 유동 제어기(mass flow controller)를 통해 진공 챔버(52) 내로 공급된다. 특정 실시예들에서, 플라즈마 프로세싱 가스는 크립톤(Kr)을 포함한다. 이론에 얽매이도록 의도되지 않고, 플라즈마 프로세싱 가스로서 크립톤(Kr)을 포함하는 가스 소스(62)를 사용하는 것은 크립톤 원자들의 매립을 발생시키지 않는 것으로 생각된다. 따라서, 하나 이상의 실시예들에서, 플라즈마 프로세싱 가스는 크립톤(Kr)을 포함하거나, 크립톤(Kr)을 필수적 요소로 하여 구성되거나(consist essentially of), 또는 크립톤(Kr)으로 구성된다. 일부 실시예들에서, 플라즈마 프로세싱 가스는 실질적으로 오직 크립톤 원자들만을 포함한다. 하나 이상의 실시예들에서, 가스 소스(62)는 질량 유동 제어기(64)를 통해 진공 챔버(52)에 연결된다.
[0052] 하나 이상의 실시예들에서, 타겟 전력은 플라즈마 프로세싱 가스를 플라즈마로 여기시키고, 플라즈마의 양으로 하전된 이온들은 타겟(54)을 향해 가속되고, 타겟(54)으로부터 금속 원자들을 스퍼터링한다. 플라즈마의 밀도는, 하나의 자기 극성의 내부 자극(68)이 반대 자기 극성의 외부 자극(70)에 의해 둘러싸여 있는 마그네트론(magnetron)(66)을 타겟(56)의 후방에 배치시킴으로써 증가된다. 극들(68, 70)은, 전자들을 포획하여 이에 따라 플라즈마 밀도 및 결과적인 스퍼터링 속도를 증가시키기 위해 타겟(56)의 면에 평행하게 진공 챔버(52) 내로 자기장을 투사한다. 스퍼터링 균일성 및 타겟 활용성을 개선하기 위해, 자극들(68, 70)은 중심 축(54)을 중심으로 비대칭이지만, 중심 축(54)을 따라 연장되는 샤프트(shaft)(74)에 연결된 암(arm)(72) 상에 지지된다. 모터(motor)(76)는 적어도 방위각 균일성을 제공하기 위해 중심 축(54)을 중심으로 샤프트(74) 및 이에 따라 마그네트론(66)을 회전시킨다.
[0053] 진공 챔버(52) 내의 페디스털(pedestal)(80)은 타겟(56)으로부터 스퍼터링된 금속으로 코팅되도록 타겟(56)에 대향하여 기판(82)을 지지한다. 선택적으로, RF 전력 소스(84)는 용량성 결합 회로(86)를 통해 페디스털(80)을 바이어싱한다. 페디스털(80)은 전극으로서 작용하도록 전도성이다. 진공 챔버(52) 내에서 플라즈마 존재 시 RF 바이어스는 음의 DC 셀프-바이어스(self-bias)가 페디스털(80) 상에서 발생하게 하여, 스퍼터링된 금속 이온들이 기판(82)을 향해 가속되고, 이들의 궤적들이 기판(82)에 형성된 임의의 높은 종횡비 홀들(holes) 내로 깊숙이 들어간다.
[0054] 하나 이상의 실시예들에서, 에칭 정지 층의 증착을 위해 사용되는 물리 기상 증착 프로세싱 챔버는 스퍼터 플라즈마 소스의 관점에서 금속 층 증착을 위해 사용되는 물리 기상 증착 프로세싱 챔버와 상이하다. 하나 이상의 실시예들에서, 벌크 금속(bulk metal)의 증착을 위해 사용되는 물리 기상 증착 프로세싱 챔버는 DC 또는 RF 소스를 갖는 반면, 에칭 정지 층의 증착을 위해 사용되는 물리 기상 증착 프로세싱 챔버는 RF 소스를 갖는다. 추가적으로, 벌크 금속의 증착을 위해 사용되는 물리 기상 증착 프로세싱 챔버는 250 ℃ 초과의 고온에서 작동하는 페디스털/웨이퍼 온도를 갖는 반면, 에칭 정지 층 증착은 약 20 ℃ 내지 약 400 ℃의 저온에서 발생한다. 또한, 벌크 금속의 증착을 위해 사용되는 물리 기상 증착 프로세싱 챔버는 스퍼터 가스로서 크립톤(Kr)을 사용하는 반면, 에칭 정지 층의 증착은 티타늄(Ti) 타겟에 대해 N2(질화) 또는 티타늄 질화물(TiN) 타겟에 대해 아르곤(Ar)을 사용한다.
[0055] 본 개시내용의 실시예들은 재료들의 다수의 층들의 증착, 이어서 건식 에칭 기술들 또는 원자층 에칭(Atomic Layer Etch)(ALE)과 같은 서브트랙티브 기술들의 사용을 포함하는 인터커넥트 구조를 생성한다. 하나 이상의 실시예들에서, 형성된 전도성 인터커넥트 구조들은 필요에 따라 유전체 재료들에 의해 둘러싸여 있다.
[0056] 도 2를 참조하면, 하나 이상의 실시예들에서, 제1 에칭 정지 층(110)이 기판(102) 상에 형성된다. 기판(102)은 본 명세서에 설명된 바와 같은 임의의 적합한 재료일 수 있다. 오직 설명의 목적들을 위해, 기판(102)은 실리콘 기판으로서 논의될 것이다. 하나 이상의 실시예들에서, 기판(102)은 밑에 있는 반도체 디바이스와 인터커넥트 구조를 연결하기 위해 밑에 있는 반도체 구조와 접촉되는 구조를 나타낸다. 기판(102)은 예를 들어 트랜지스터, 커패시터 또는 저항기와 같은 FEOL(front end of line) 디바이스에 연결되는 경우 텅스텐 플러그일 수 있고; 또는, 인터커넥트가 필요한 경우 기판(102)은 구리 또는 다른 전도성 플러그 재료일 수 있다.
[0057] 예시된 실시예는 선택적인 배리어 층(barrier layer)(106)을 포함한다. 하나 이상의 실시예들에서, 배리어 층(106)은 라이너를 포함한다. 하나 이상의 실시예들에서, 배리어 층(106)은 또한 스택(stack)으로부터 생략될 수 있다. 예를 들어, 제1 금속 층(108)이 기판(102)에 대한 우수한 접착력을 갖는다면, 선택적인 배리어 층(106)은 불필요할 수 있다. 선택적인 배리어 층(106)은 기판(102)에 대한 제1 금속 층(108)의 접착력을 증가시킬 수 있는 임의의 적합한 재료일 수 있다. 하나 이상의 실시예들에서, 배리어 층(106)은 탄탈륨(Ta), 티타늄(Ti), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 탄탈륨/탄탈륨 질화물(Ta/TaN) 중 하나 이상을 포함한다. 선택적 배리어 층(106)은 원자층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 증발 또는 도금을 포함하는(그러나 이에 제한되지 않음) 당업자에게 공지된 임의의 적합한 기술에 의해 증착될 수 있다.
[0058] 하나 이상의 실시예들에서, 제1 금속 (전도성) 층(108)은 선택적인 배리어 층(106) 상에 있고; 또는 선택적 배리어 층(106)이 생략된 경우 기판(102) 상에 있다. 하나 이상의 실시예들에서, 배리어 층(106)은 라이너를 포함한다. 제1 금속 층(108)은 당업자에게 공지된 임의의 적절한 기술에 의해 증착된 임의의 적절한 층일 수 있다. 하나 이상의 실시예들에서, 제1 금속 층(108)은 물리 기상 증착을 사용하여 증착된다.
[0059] 하나 이상의 실시예들에서, 전도체 층이기도 한 제1 에칭 정지 층(110)은 제1 금속 층(108) 위에 놓인다. 하나 이상의 실시예들에서, 제1 에칭 정지 층(110)은 에칭 정지 재료를 포함한다. 에칭 정지 재료는 당업자에게 공지된 임의의 적합한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 에칭 정지 재료는 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 몰리브덴(Mo), 텅스텐(W), 또는 루테늄(Ru) 중 하나 이상을 포함한다. 특정 실시예들에서, 에칭 정지 재료는 티타늄 질화물(TiN)을 포함한다.
[0060] 하나 이상의 실시예들에서, 제1 에칭 정지 층(110)은 도 1에 예시된 것과 같은 프로세싱 챔버를 사용하는 물리 기상 증착(PVD)에 의해 형성된다. 하나 이상의 실시예들에서, 고주파 RF 소스는 고농도의 금속 이온들을 갖는 고도로 이온화된 플라즈마를 생성하기 위해 사용된다. 이론에 얽매이도록 의도되지 않고, 고도로 이온화된 플라즈마는 제1 에칭 정지 층(110)의 결정 배향을 수정하는 것을 용이하게 하여, 인장 응력 및 고밀도의 포지티브한(positive) 조합을 유도하여, 우수한 에칭 선택성을 발생시키는 것으로 생각된다.
[0061] 하나 이상의 실시예들에서, 에칭 정지 재료를 포함하는 타겟(54)이 도 1에 예시된 프로세싱 챔버(50)에 제공된다. 페디스털(80)은 약 200 ℃ 내지 약 300 ℃ 범위를 포함하여, 약 20 ℃ 내지 약 400 ℃ 범위의 온도에서 고-전류 정전 척(chuck)을 포함한다. 하나 이상의 실시예들에서, 프로세싱 챔버(50) 내의 페디스털(80)은 타겟(54)으로부터 스퍼터링된 제1 에칭 정지 층(110)으로 코팅되도록 타겟(54)에 대향하여 기판(102)을 지지한다. 하나 이상의 실시예들에서, RF 전력 소스는 용량성 결합 회로를 통해 기판(102)을 지지하는 페디스털을 바이어싱한다. 페디스털은 전극으로서 작용하도록 전도성이다. 프로세싱 챔버 내에서 플라즈마 존재시 RF 바이어스는 음의 DC 셀프-바이어스가 페디스털(80) 상에서 발생하게 하여, 스퍼터링된 에칭 정지 재료 이온들이 기판(102)을 향해 가속되고, 이들의 궤적이 기판(102)에 형성된 임의의 높은 종횡비 홀들 내로 깊숙이 들어간다. 하나 이상의 실시예들에서, RF 전력 소스는 약 2 kW 내지 약 3 kW의 범위를 포함하여, 약 1 kW 내지 약 10 kW의 범위에 있다.
[0062] 하나 이상의 실시예들에서, 기판(102) 상에 증착되는 제1 에칭 정지 층(110)은 약 0.5 nm 내지 5.0 nm 범위의 두께를 갖는다.
[0063] 도 3을 참조하면, 하나 이상의 실시예들에서, 제1 에칭 정지 층(110)이 증착된 후, 금속 층(112)이 제1 에칭 정지 층(110) 상에 증착된다. 하나 이상의 실시예들에서, 금속 층(112)은 저-비저항 코어 금속들을 포함한다. 하나 이상의 실시예들에서, 더 낮은 비저항 코어 금속들은 고온 바이어스 가능 정전 척(ESC)을 사용하여 증착된다. 하나 이상의 실시예들에서, 금속 층(112)은 물리 기상 증착 프로세스에 의해 증착된다. 하나 이상의 실시예들에서, 금속 층(112)은 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 코발트(Co), 이리듐(Ir), 금속 실리사이드들(metal silicides), 금속 합금들 등 중 하나 이상을 포함할 수 있다. 하나 이상의 실시예들에서, 금속 층(112)은 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 코발트(Co), 및 이리듐(Ir) 중 하나 이상을 포함한다. 특정 실시예들에서, 금속 층(112)은 루테늄(Ru)을 포함한다. 다른 특정 실시예들에서, 금속 층(112)은 몰리브덴(Mo)을 포함한다. 다른 특정 실시예들에서, 금속 층(112)은 텅스텐(W)을 포함한다.
[0064] 하나 이상의 실시예들에서, 금속 층(112)을 증착하기 위해 스퍼터링되는 금속을 포함하는 타겟(54)이 도 1에 예시된 챔버(50)와 같은 프로세싱 챔버에 제공된다. 프로세싱 챔버는 또한 기판(102)을 지지하는 페디스털을 포함할 수 있다. 페디스털(80)은 약 500 ℃ 미만의 온도에서 고-전류 정전 척을 포함한다. 하나 이상의 실시예들에서, 온도는 약 200 ℃ 내지 약 450 ℃ 범위이다. 하나 이상의 실시예들에서, 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe) 및 이들의 조합들로부터 선택된 종이 챔버 내로 유동되고 플라즈마로 여기되어, 기판(102) 상의 제1 에칭 정지 층(110) 상에 금속 층(112)을 증착한다.
[0065] 하나 이상의 실시예들에서, DC 전력 소스는, 플라즈마 프로세싱 가스, 예를 들어 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe)을 플라즈마로 여기시키기 위해, 접지된 프로세싱 챔버(50) 또는 접지된 측벽 차폐물에 대해 약 900 W 내지 약 8 kW, 및 약 900 W 내지 약 2 kW를 포함하여, 약 500 W 내지 약 10 kW로 타겟을 음으로 바이어싱한다.
[0066] 하나 이상의 실시예들에서, AC 전력 소스는 약 200 W 내지 약 400 W를 포함하는, 약 0 W 내지 약 500 W 범위의 전력을 제공한다.
[0067] 하나 이상의 실시예들에서, 프로세싱 챔버의 압력은 약 5 mTorr 내지 약 50 mTorr를 포함하여, 약 5 mTorr 내지 약 100 mTorr의 범위에 있다.
[0068] 도 4를 참조하면, 하나 이상의 실시예들에서, 시드 금속(seed metal)(105)이 먼저 증착되고, 이어서 벌크 금속 층(112)이 시드 금속(105) 상에 증착된다. 이론에 얽매이도록 의도되지 않고, 먼저 시드 금속(105)을 증착하고, 이어서 벌크 금속 층(112)을 증착하면 금속 입자가 개선되는 것으로 생각된다. 따라서, 도 4를 참조하면, 하나 이상의 실시예들에서, 금속 층(112)의 금속을 포함하는 타겟(54)이 프로세싱 챔버에 제공된다. 프로세싱 챔버는 또한 기판을 지지하는 페디스털(80)을 포함할 수 있다. 페디스털(80)은 약 500 ℃ 미만의 온도에서 고-전류 정전 척을 포함한다. 하나 이상의 실시예들에서, 온도는 약 200 ℃ 내지 약 450 ℃ 범위이다. 하나 이상의 실시예들에서, 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe), 및 이들의 조합들로부터 선택된 종이 챔버 내로 유동되고 플라즈마로 여기되어, 기판(102) 상의 제1 에칭 정지 층(110) 상에 금속 시드(105)를 증착한다.
[0069] 하나 이상의 실시예들에서, 금속 시드(105)는 금속 층(112)과 동일한 재료를 포함한다. 하나 이상의 실시예들에서, 금속 시드(105)는 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 코발트(Co), 이리듐(Ir), 금속 실리사이드들, 및 금속 합금들 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 금속 시드(105)는 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 코발트(Co), 및 이리듐(Ir) 중 하나 이상을 포함한다. 하나 이상의 특정 실시예들에서, 금속 시드(105)는 루테늄(Ru)을 포함한다. 다른 특정 실시예들에서, 금속 시드(105)는 몰리브덴(Mo)을 포함한다.
[0070] 하나 이상의 실시예들에서, DC 전력 소스는 플라즈마 프로세싱 가스, 예를 들어, 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe)을 플라즈마로 여기시키기 위해, 접지된 프로세싱 챔버(50) 또는 접지된 측벽 차폐물에 대해 타겟(54)을 약 500 W 내지 약 10 kW로 음으로 바이어싱한다.
[0071] 하나 이상의 실시예들에서, AC 전력 소스는 약 0 W 내지 약 500 W 범위의 전력을 제공한다.
[0072] 후속적으로, 하나 이상의 실시예들에서, 금속 층(112)은 그 후 시드 금속(105) 상에 증착된다. 하나 이상의 실시예들에서, 금속 층(112)의 금속을 포함하는 타겟(54)이 프로세싱 챔버에 제공된다. 프로세싱 챔버는 또한 기판을 지지하는 페디스털(80)을 포함할 수 있다. 페디스털(80)은 약 500 ℃ 미만의 온도에서 고-전류 정전 척을 포함한다. 하나 이상의 실시예들에서, 온도는 약 200 ℃ 내지 약 450 ℃ 범위이다. 하나 이상의 실시예들에서, 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe), 및 이들의 조합들로부터 선택된 종이 챔버 내로 유동되고 플라즈마로 여기되어, 기판(102) 상의 제1 에칭 정지 층(110) 상의 금속 시드(105) 상에 금속 층(112)을 증착한다.
[0073] 하나 이상의 실시예들에서, DC 전력 소스는, 플라즈마 프로세싱 가스, 예를 들어, 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe)을 플라즈마로 여기시키기 위해, 접지된 프로세싱 챔버(50) 또는 접지된 측벽 차폐물에 대해 약 900 W 내지 약 8 kW로, 그리고 약 900 W 내지 약 2 kW로 타겟(54)을 음으로 바이어싱한다.
[0074] 하나 이상의 실시예들에서, AC 전력 소스는 약 200 W 내지 약 400 W 범위의 전력을 제공한다.
[0075] 도 5를 참조하면, 이러한 방식으로 제1 에칭 정지 층(110) 및 금속 층(112)(및 선택적으로 금속 시드(105))을 증착하는 것은 실패한 에칭 정지 층을 갖지 않는 인터커넥트 구조를 제공한다.
[0076] 도 5는 인터커넥트 구조를 형성하기 위해 사용되는 층들의 예시적인 시작 "스택"(101)의 3 차원 등각도(100)를 도시한다. 도 5a는 도 5에 예시된 디바이스의 단면도(100A)를 예시한다. 도 5b는 도 5에 예시된 인터커넥트 구조의 평면도(100B)이다. 당업자는 예시된 "스택"(101)이 단지 하나의 가능한 구성일 뿐이며, 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다는 것을 인식할 것이다.
[0077] 하나 이상의 실시예들에서, 제1 금속 (전도성) 층(108)은 선택적인 배리어 층(106) 상에 있고; 또는, 선택적 배리어 층(106)이 생략된 경우 기판(102) 상에 있다. 하나 이상의 실시예들에서, 배리어 층(106)은 라이너를 포함한다. 제1 금속 층(108)은 당업자에게 공지된 임의의 적절한 기술에 의해 증착된 임의의 적절한 층일 수 있다. 하나 이상의 실시예들에서, 제1 금속 층(108)은 금속 층(112)과 관련하여 위에서 논의된 바와 같이 물리 기상 증착을 사용하여 증착된다. 일부 실시예들에서, 제1 금속 층(108)은 예를 들어 비-제한적으로 텅스텐(W), 코발트(Co), 루테늄(Ru), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 실리사이드, 그래핀(graphene), 또는 이들의 조합들과 같은 금속들로부터 선택된 재료의 컨포멀(conformal) 층이다. 하나 이상의 실시예들에서, 제1 금속 층은 루테늄(Ru)을 포함한다.
[0078] 하나 이상의 실시예들에서, 전도체 층이기도 한 제1 에칭 정지 층(110)은 제1 금속 층(108) 위에 놓인다. 하나 이상의 실시예들에서, 제2 금속 층(112)은 제1 에칭 정지 층(110) 상에 형성된다. 제2 금속 층(112)은 위에서 설명한 제1 금속 층(108)과 동일할 수 있다(그러나 반드시 그럴 필요는 없음). 하나 이상의 실시예들에서, 제2 금속 층(112)은 기둥 형성 금속을 포함한다. 일부 실시예들에서, 기둥-형성 금속은 예를 들어 비-제한적으로 텅스텐(W), 코발트(Co), 루테늄(Ru), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 실리사이드, 그래핀, 또는 이들의 조합들 중 하나 이상으로부터 선택된다. 하나 이상의 실시예들에서, 제2 금속 층(112)은 루테늄(Ru)을 포함한다.
[0079] 하나 이상의 실시예들에서, 제1 에칭 정지 층(110)은 제2 금속 층(112)의 에칭 정지를 위한 것이다. 하나 이상의 실시예들에서, 제2 금속 층(112)은 루테늄(Ru)을 포함하고, 제1 에칭 정지 층(110)은 티타늄, 탄탈륨, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐(W), 몰리브덴(Mo) 등 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 제1 금속 층(108) 및 제2 금속 층(112)이 상이한 재료들이고 다른 것을 에칭하기 위한 높은 에칭 선택성을 가질 때, 제1 에칭 정지 층(110)은 생략된다.
[0080] 하나 이상의 실시예들에서, 제2 에칭 정지 층(114)은 제2 금속 층(112) 위에 놓인다. 하나 이상의 실시예들에서, 제2 에칭 정지 층(114) 조성은 제1 에칭 정지 층(110)과 동일할 수 있다(그러나 반드시 그럴 필요는 없음). 하나 이상의 실시예들에서, 제1 에칭 정지 층(110) 및 제2 에칭 정지 층(114)을 동일한 재료로 갖는 것은 프로세싱을 단순화시킨다. 하나 이상의 실시예들에서, 제2 에칭 정지 층(114)은 CVD, PVD, ALD, 증발된 금속 소스로부터의 증착, 금속 도금으로부터 선택되는 기술을 사용하여 증착되는, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), W, Co, Ru, 니오븀(Nb), 니오븀 질화물(NbN), 및 이들의 조합들의 컨포멀 층을 포함하는(그러나 이에 제한되지 않음) 임의의 적합한 재료일 수 있거나, 또는 실리사이드와 같은 도펀트(dopant)로 도핑된 티타늄(Ti)의 산화물일 수 있다.
[0081] 하나 이상의 실시예들에서, 제2 에칭 정지 층(114)은 하드 마스크 층(hard mask layer)(116)의 에칭 정지를 위한 것이다. 하나 이상의 실시예들에서, 하드 마스크 층(116)은 실리콘 산화물을 포함하고, 제2 에칭 정지 층(114)은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 실리콘 질화물(SiN), 실리콘 탄질화물(silicon carbonitride)(SiCN), 실리콘 산질화물(silicon oxynitide)(SiON) 등 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 제2 에칭 정지 층(114)은 생략되고, 존재하지 않는다. 일부 실시예들에서, 예를 들어, 하드 마스크 층(116)이 실리콘 산화물(SiO)을 포함하고 제2 금속 층(112)이 루테늄을 포함하는 경우와 같이, 하드 마스크 층(116)을 위한 에칭 화학물질들이 제2 금속 층(112)에 영향을 미치지 않을 때, 제2 에칭 정지 층(114)은 존재하지 않는다.
[0082] 하나 이상의 실시예들에서, 하드 마스크 층(116)은 제2 에칭 정지 층(114) 위에 놓인다. 하나 이상의 실시예들에서, 하드 마스크 층은 위에 설명된 하부 층들(114, 112, 110, 108)을 통해 디바이스 패턴을 전사하기 위해 상부 "리소그래피 스택(lithography stack)"과 조합하여 사용된다. 하나 이상의 실시예들에서, 하드 마스크 층(116)은 단일 층이다. 다른 실시예들에서, 하드 마스크 층(116)은 층들의 조합이다. 하드 마스크 층(116)은 여기에서 설명되지 않지만, 그러나 하나 이상의 실시예들에서, 10 nm 노드(node)(16 nm HPCD) 이하에서 패턴을 제공할 수 있는 것으로 당업계에 공지된 재료들 및 패터닝 기술들을 사용하여 제조된다. 일부 실시예들에서, 하드 마스크 층(116)은 금속성 또는 유전체 마스크 재료를 포함한다. 적합한 유전체 재료들은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 알루미늄 산화물(AlOx), 알루미늄 질화물(AlN) 및 이들의 조합들을 포함한다(그러나 이에 제한되지 않음). 당업자는 실리콘 산화물을 나타내기 위해 SiO와 같은 화학식들을 사용하는 것이 원소들 사이의 임의의 특정 화학량론적 관계를 의미하지 않는다는 것을 인식할 것이다. 화학식은 단순히 막의 주요 원소들을 식별할 뿐이다.
[0083] 하나 이상의 실시예들에서, 바닥 반사 방지 코팅(bottom anti-reflective coating)(BARC)(118) 및 포토레지스트(photoresist)(120)가 그 위에 형성된다. 예시된 포토레지스트(120)는 트렌치들(trenches)(122)로 패터닝된다; 그러나, 패턴은 임의의 적절한 형상 또는 형상들의 조합일 수 있다.
[0084] 하나 이상의 실시예들에서, 하드 마스크 층(116), 바닥 반사 방지 코팅(BARC)(118), 및 포토레지스트(120)의 조합은 여기에서 제1 "리소그래피 패터닝 구조"로 지칭된다.
[0085] 도 6은 도 5에 예시된 시작 스택(101)으로부터 형성된 부분적으로 패터닝된 구조의 등각도(200)를 예시한다. 도 6a는 도 6에 도시된 구조의 단면도(200A)를 도시한다. 도 6b는 도 6에 도시된 구조의 평면도(200B)이다. 하나 이상의 실시예들에서, 제2 금속 층(112)은 제1 에칭 정지 층(110)의 상단 표면에 대해 제1 방향으로 에칭되어, 제1 에칭 정지 층(110) 위에 상향 연장되는 제1 전도성 라인들(202)을 생성한다. 하나 이상의 실시예들에서, 제1 전도성 라인들(202)을 형성하는 단계는 패터닝된 인터커넥트 스택(101)을 에칭 가스에 노출시키는 단계 및 높은 에칭 속도로 패터닝된 인터커넥트 스택을 에칭하는 단계를 포함한다. 하나 이상의 실시예들에서, 제2 금속 층(112)은 약 10 초 내지 약 80 초, 약 20 초 내지 약 90 초, 또는 약 10 초 내지 약 60 초를 포함하여, 약 10 초 내지 약 100 초 범위의 시간 기간 동안, 약 1 nm/s, 약 1.5 nm/s, 약 2 nm/s, 약 2.5 nm/s, 약 3 nm/s, 약 3.5 nm/s, 약 4 nm/s, 약 4.5 nm/s, 또는 약 5 nm/s를 포함하여, 약 0.5 nm/s 내지 약 5 nm/s 범위의 높은 속도로 에칭된다. 이론에 얽매이도록 의도되지 않고, 짧은 시간 기간 동안의 높은 에칭 속도의 조합은 하드 마스크 층(116)의 스퍼터링을 최소화시키는 것으로 생각된다. 하나 이상의 실시예들에서, 제2 금속 층(112)은 루테늄(Ru)을 포함하고, 캘리포니아, 산타클라라 소재의 Applied Materials, Inc.의 SYM3® 에칭 챔버, SCLA 등에서 에칭된다. 하나 이상의 실시예들에서, 소스 전력은 약 500 와트(W) 내지 약 1800 W의 범위에 있고, 바이어스 전력은 약 50 W 내지 약 300 W 범위이고, 바이어스 전력 펄싱 듀티 사이클(pulsing duty cycle)은 약 15 % 내지 약 90 % 범위이고, 압력은 약 5 mTorr 내지 약 50 mTorr 범위이고, 정전 척 온도는 약 30 ℃ 내지 약 90 ℃ 범위이고, 산소의 가스 유동은 약 100 sccm 내지 약 700 sccm 범위이고, 염소의 가스 유동은 약 20 sccm 내지 100 sccm 범위에 있다.
[0086] 하나 이상의 실시예들에서, 제2 금속 층(112)으로부터 형성된 전도성 라인들(202) 위에 놓이는 것은 제2 에칭 정지 층(114)의 라인들(204), 및 하드 마스크 층(116)의 라인들(206)이다. 하나 이상의 실시예들에서, 전도성 라인들(202)은 금속으로 형성되고, 해당 금속은 반도체 구조의 노드 크기에 의해 결정되는 유효 비저항을 제공하는 것이다. 하나 이상의 실시예들에서, 트렌치들(208)은 제2 금속 층(112)의 행들을 분리하고, 이는 전도성 인터커넥트 콘택들이 되도록 추가로 프로세싱될 것이다.
[0087] 도 7은 패터닝 스택의 제거 후 도 6에 도시된 부분적으로 패터닝된 구조의 3 차원 등각도(300)를 도시한다. 도 7a는 도 7에 도시된 구조의 단면도(300A)를 도시한다. 도 7b는 도 7에 도시된 구조의 평면도(300B)이다. 하나 이상의 실시예들에서, 제1 에칭 정지 층(110)은 제1 금속 층(108)의 상단 표면까지 에칭되고, 이어서 제1 금속 층(108)은 기판(102) 상의 선택적 배리어 층(106) 위의 제2 전도성 라인들(212)로부터 에칭된다. 하나 이상의 실시예들에서, 배리어 층(106)은 라이너를 포함한다. 하나 이상의 실시예들에서, 제1 에칭 정지 층(110)은 티타늄 질화물(TiN)이고, 캘리포니아, 산타클라라 소재의 Applied Materials, Inc.의 SYM3® 에칭 챔버에서 에칭된다. 하나 이상의 실시예들에서, 소스 전력은 약 300 W 내지 약 1000 W 범위이고, 바이어스 전력은 약 50 W 내지 약 300 W 범위이고, 압력은 약 4 내지 약 15 mTorr 범위이고, 정전 척 온도는 약 30 ℃ 내지 약 70 ℃ 범위이고, 염소의 가스 유동은 약 30 sccm 내지 약 250 sccm 범위이고, 메탄의 가스 유동은 약 10 sccm 내지 약 100 sccm 범위이고, 질소의 가스 유동은 약 30 내지 약 500 sccm 범위이다. 하나 이상의 실시예들에서, 티타늄 질화물(TiN) 에칭 프로세스는 약 1000 Hz 내지 약 10000 Hz의 주파수 범위 및 약 15 % 내지 약 90 %의 듀티 사이클 범위에서 바이어스 및 소스 전력을 펄싱함으로써 에칭된다.
[0088] 도 8은 하나 이상의 실시예들에 따른 구조의 단면도를 예시한다. 도 8을 참조하면, 하나 이상의 실시예들에서, 제1 전도성 라인(202)의 제2 금속 층(112)은 제1 금속 층(108)의 에칭 프로세스에서 패시베이션된다(passivated). 패시베이션을 포함하는 에칭은 활성 종(예를 들어, 라디칼들(radicals) 또는 에너지 이온들)이 제1 전도성 라인들(202)과 반응하는 것을 방지함으로써 제1 전도성 라인들(202)의 측벽들의 침식/넥킹(necking)을 감소시킨다. 하나 이상의 실시예들에서, 제1 전도성 라인들(202)의 측벽들(203)은, 제1 전도성 라인들(202)의 측벽(203)에 하드 마스크 재료(214)를 스퍼터링하도록 하드 마스크 스퍼터링 효과를 이용하여 패시베이션된다. 하나 이상의 실시예들에서, 스퍼터링된 하드 마스크 재료(214)는 산화물, 예를 들어, 실리콘 산화물이고, 제1 금속 층(108)은 루테늄(Ru)이다. 하나 이상의 실시예들에서, 하드 마스크 스퍼터링 효과는 희석 가스(예를 들어, Ar, H2, He, N2)를 에칭 가스와 혼합함으로써 달성된다. 하나 이상의 실시예들에서, 하드 마스크 스퍼터링 효과는 희석 가스(예를 들어, Ar, H2, He, N2)를 루테늄(Ru) 에칭을 위한 에칭 가스와 혼합함으로써 달성된다. 하나 이상의 실시예들에서, 루테늄(Ru) 에칭은 캘리포니아, 산타클라라 소재의 Applied Materials, Inc.의 SYM3® 에칭 챔버에서 수행된다. 하나 이상의 실시예들에서, 소스 전력은 약 300 W 내지 약 1800 W의 범위이고, 바이어스 전력은 약 50 W 내지 약 300 W 범위이고, 바이어스 전력 펄싱 듀티 사이클은 약 15 % 내지 약 90 % 범위이고, 압력은 약 4 mTorr 내지 약 30 mTorr 범위이고, 정전 척 온도는 약 30 ℃ 내지 약 90 ℃ 범위이고, 산소의 가스 유동은 약 100 내지 약 700 sccm 범위이고, 염소의 가스 유동은 약 20 내지 약 100 sccm 범위에 있다. 하나 이상의 실시예들에서, 희석 기체는 질소(N2)이고, 10 내지 100 sccm의 유량으로 제공된다.
[0089] 도 9는 하나 이상의 실시예들에 따른 구조의 단면도를 예시한다. 도 9를 참조하면, 하나 이상의 실시예들에서, 제1 전도성 라인들(202)의 측벽들(203) 상의 스퍼터링된 하드 마스크(214)는 이 경우 습식 또는 건식 에칭 프로세스에 의해 제거된다. 일부 실시예들에서, 스퍼터링된 하드 마스크(214)는 금속성 또는 유전체 마스크 재료를 포함한다. 적합한 유전체 재료들은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 알루미늄 산화물(AlOx), 알루미늄 질화물(AlN) 및 이들의 조합들을 포함한다(그러나 이에 제한되지 않음). 하나 이상의 실시예들에서, 스퍼터링된 하드마스크(214)는 실리콘 산화물을 포함하고, 희석 불화수소산(DHF) 세정에 의해 제거된다. 하나 이상의 실시예들에서, DHF 세정은 약 10 초 내지 약 10 분의 시간 범위 동안 약 100:1 내지 약 2000:1의 희석 범위에서 수행된다. 하나 이상의 실시예들에서, 스퍼터링된 하드 마스크(214)를 스퍼터링하는 것은 에칭 가스에 희석 가스를 추가하는 것을 포함한다. 하나 이상의 특정 실시예들에서, 스퍼터링된 하드 마스크(214)는 실리콘 산화물을 포함하고, 제2 전도성 라인들(212)은 루테늄(Ru)을 포함하고, 희석 가스는 질소(N2)를 포함한다.
[0090] 하나 이상의 실시예들에서, 제1 금속 층(108)으로부터 형성된 제2 전도성 라인들(212) 위에는 제1 에칭 정지 층(110)의 라인들(210), 제1 전도성 라인들(202), 제2 에칭 정지 층(114)의 라인들(204), 하드 마스크 층(116)의 라인들(206)이 놓인다. 하나 이상의 실시예들에서, 제2 전도성 라인들(212)은 금속으로 형성되고, 해당 금속은 반도체 구조의 노드 크기에 의해 결정되는 유효 비저항을 제공하는 것이다. 하나 이상의 실시예들에서, 트렌치들(208)은 상향 연장되는 전도성 라인들(202, 212)의 행들을 분리하며, 이는 전도성 인터커넥트 콘택들이 되도록 추가로 프로세싱될 것이다.
[0091] 도 10은 후속적으로 도포되는 포토레지스트(126)를 지지하기 위해 사용되는 제2 BARC 또는 스핀-온(spin-on) 유전체 재료(124)로 이전에 에칭된 트렌치들(208)을 채운 후 도 7에 도시된 부분적으로 패터닝된 구조의 3 차원 등각도(400)를 도시한다. 하나 이상의 실시예들에서, BARC(바닥 반사 방지 코팅) 또는 스핀-온 유전체 재료(124)는 적어도 하나의 중합체 성분, 가교 성분, 및 산 발생제로부터 형성된다. 하나 이상의 실시예들에서, BARC 또는 스핀-온 유전체 재료(124)는 기판 표면들에 도포된 후에 경화되어, 전구체 재료들은 최소 임계 치수를 갖는 공간들 내로 침투할 수 있다. 도 10a는 도 10에 도시된 구조의 단면도(600A)를 도시한다. 도 10b는 전도성 인터커넥트들이 되도록 추가로 프로세싱되는 재료의 행들을 분리하는 BARC 또는 스핀-온 유전체(124)로 채워진 트렌치들을 포함하는, 도 10에 예시된 구조의 평면도(600B)를 예시한다.
[0092] 하나 이상의 실시예들에서, 바닥 반사 방지 코팅(BARC) 또는 스핀-온 유전체 재료(124), 및 포토레지스트(126)의 조합은 여기에서 제2 "리소그래피 패터닝 구조"로 지칭된다.
[0093] 도 11은 일련의 공간들(트렌치들)(130)을 이전에 에칭된 트렌치들(128)(이것들은 BARC 또는 스핀-온 유전체(124)로 채워지기 때문에, 도시되지 않음)에 대해 각도를 이루도록 에칭한 후, 도 10에 도시된 부분적으로 패터닝된 구조의 3 차원 등각도(700)를 도시한다. 하나 이상의 실시예들에서, BARC 또는 스핀-온 유전체 층(124), 및 하드 마스크 층(116)은 제1 전도성 라인들(202)의 상부 표면까지 에칭되었다. 도 11a는 도 11에 도시된 구조의 단면도(700A)를 도시한다. 도 11b는 도 11에 도시된 구조의 평면도(700B)를 도시한다.
[0094] 도 12는 일련의 공간들(트렌치들)(130)을 이전에 에칭된 트렌치들(128)(이것들은 BARC 또는 스핀-온 유전체(124)로 채워지기 때문에, 도시되지 않음)에 대해 각도를 이루도록 에칭한 후, 도 11에 도시된 부분적으로 패터닝된 구조의 3 차원 등각도(800)를 도시한다. 하나 이상의 실시예들에서, BARC 또는 스핀-온 유전체 층(124), 및 전도성 라인들(202)은 제1 에칭 정지 층(210)의 라인들의 상부 표면까지 에칭되었다. 도 12a는 도 12에 도시된 구조의 단면도(800A)를 도시한다. 도 12b는 도 12에 도시된 구조의 평면도(800B)를 도시한다.
[0095] 도 13은 전형적으로 층들(206, 202, 210, 212, 106, 102)에 영향을 미치지 않는 에칭제 플라즈마를 사용하는 건식 에칭 프로세스에 의해 BARC 또는 스핀-온 유전체 층(124)을 제거한 후, 도 12에 도시된 부분적으로 패터닝된 구조의 3 차원 등각도(900)를 도시한다. 하나 이상의 실시예들에서, 플라즈마 에칭 프로세스는 H2/N2 또는 H2/O2의 혼합을 이용하고, 임의의 희석 가스(예를 들어, Ar, He)가 있거나 또는 없는 상태로 이용한다. 도 13a는 도 13에 도시된 구조의 단면도(900A)를 도시한다. 도 13b는 도 13에 도시된 구조의 평면도(900B)를 도시한다.
[0096] 도 14는 전형적으로 층들(202, 210, 212, 106, 102)에 영향을 미치지 않는 에칭제 플라즈마를 사용하는 건식 에칭 프로세스에 의해 제1 에칭 정지 층(210) 및 배리어 층(106)을 제거한 후, 도 13에 도시된 부분적으로 패터닝된 구조의 3 차원 등각도(1000)를 도시한다. 하나 이상의 실시예들에서, 플라즈마 에칭 프로세스는 H2/N2 또는 H2/O2의 혼합을 이용하고, 임의의 희석 가스(예를 들어, Ar, He)가 있거나 또는 없는 상태로 이용한다. 이론에 얽매이도록 의도되지 않고, 제1 에칭 정지 층(210) 및 배리어 층(106)은 전도성 층들이기 때문에, 이것들은 임의의 라인 단락을 방지하기 위해 제1 금속 층(108)과 동일한 패턴으로 에칭되어야 한다고 생각된다. 하나 이상의 실시예들에서, 배리어 층(106)은 에칭되어야 하는 라이너를 포함한다. 도 14a는 도 14에 도시된 구조의 단면도(1000A)를 도시한다. 도 14b는 도 14에 도시된 구조의 평면도(1000B)를 도시한다.
[0097] 도 15는 본 개시내용의 하나 이상의 실시예들에 따른 방법(1100)의 프로세스 흐름도를 예시한다. 동작(1106)에서, 에칭 정지 층이 기판 상에 형성된다. 위에서 논의한 바와 같이, 에칭 정지 층은 박막을 증착하기 위해 물리 기상 증착(PVD)에 의해 형성될 수 있다. 동작(1108)에서, 금속 층이 에칭 정지 층 상에 물리 기상 증착에 의해 증착된다. 동작(1110)에서, 인터커넥트 스택이 형성된다. 동작(1120)에서, (예를 들어, 서브트랙티브 에칭 프로세스에 의해) 제1 전도성 라인들이 형성된다. 동작(1130)에서, (예를 들어, 서브트랙티브 에칭 프로세스에 의해) 제2 전도성 라인들이 형성된다. 동작(1140)에서, 유전체 재료(예를 들어, BARC 또는 스핀-온 유전체)가 증착된다. 동작(1150)에서, 인터커넥트 디바이스는 자기-정렬된 비아들을 형성하도록 에칭된다. 동작(1160)에서, 유전체 재료가 제거된다. 동작(1170)에서, 제1 에칭 정지 층(210) 및 배리어 층(106)이 에칭된다. 하나 이상의 실시예들에서, 배리어 층(106)은 에칭되는 라이너를 포함한다.
[0098] 일부 실시예들에서, 제1 에칭 정지 층(110) 및 제2 금속 층(112)의 증착은 통합 시스템에서 수행된다. 하나 이상의 실시예들에서, 통합 시스템은 제1 에칭 정지 층(110)의 산화를 방지하고, 이는 제1 에칭 정지 층(110)의 비저항을 증가시킬 수 있다. 일부 실시예들에서, 배리어 층(106) 및 제1 금속 층(108)의 증착은 통합 시스템에서 수행된다. 하나 이상의 실시예들에서, 통합 시스템은 배리어 층(106)의 산화를 방지하고, 이는 배리어 층(106)의 비저항을 증가시킬 수 있다. 하나 이상의 실시예들에서, 배리어 층(106)은 라이너를 포함하고, 통합 시스템은 라이너의 산화를 방지하고, 이는 라이너의 비저항을 증가시킬 수 있다.
[0099] 라인 금속; (금속 또는 도핑된 세라믹 또는 중합체 재료의 형태로) 비교적 높은 전도도 성분을 갖는 에칭 정지 재료 층들; 및 리소그래피 스택(전형적으로 하드 마스킹 재료를 포함함)을 구성하는 패턴 전사 층들;을 포함하는 다양한 층들의 스택을 사용함으로써; 그리고 스택 내에서 원하는 구조들을 형성하기 위해 서브트랙티브 기술들을 적용함으로써, 예를 들어, 유체 전도성 재료로 작은 모세관을 채울 필요 없이, 기둥들의 형태로 인터커넥트 도관들을 형성하는 것이 가능하다. 위에서 설명한 인터커넥트 구조를 형성하는 방법은 50 nm 이하의 피치 크기의 디바이스들로 진행하는 것을 가능하게 한다.
[00100] 하나 이상의 실시예들에서, 기판은, 제1 에칭 정지 층(110)이 증착되는 제1 물리 기상 증착 챔버로부터, 금속 층(108)이 증착되는 별도의 제2 물리 기상 증착 챔버로 이동된다. 하나 이상의 실시예들에서, 제1 챔버로부터 제2 챔버로의 기판의 이동은 에어 브레이크(air break)가 없는 진공 하에 수행되는 통합 프로세스이다.
[00101] 하나 이상의 실시예들에서, 기판은 그 후 추가 프로세싱을 위해 다른 프로세싱 챔버로 이동된다. 기판은 물리 기상 증착 챔버들로부터 별도의 프로세싱 챔버로 직접 이동될 수 있거나, 또는 물리 기상 증착 챔버들로부터 하나 이상의 이송 챔버들로 이동되고, 그 후 별도의 프로세싱 챔버로 이동될 수 있다. 따라서, 프로세싱 장치는 이송 스테이션과 연통하는 다중 챔버들을 포함할 수 있다. 이러한 종류의 장치는 "클러스터 툴(cluster tool)" 또는 "클러스터식 시스템" 등으로 지칭될 수 있다.
[00102] 일반적으로, 클러스터 툴은 기판 중심 찾기 및 배향, 탈기, 어닐링, 증착 및/또는 에칭을 포함하는 다양한 기능들을 수행하는 다중 챔버들을 포함하는 모듈식(modular) 시스템이다. 하나 이상의 실시예들에 따르면, 클러스터 툴은 적어도 제1 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는 프로세싱 챔버들과 로드록(load lock) 챔버들 간에 그리고 이들 사이에서 기판들을 셔틀(shuttle)할 수 있는 로봇을 수용할 수 있다. 이송 챔버는 전형적으로 진공 조건에 유지되며, 기판들을 하나의 챔버로부터 다른 챔버로 및/또는 클러스터 툴의 전방 단부에 포지셔닝된 로드록 챔버로 셔틀하기 위한 중간 스테이지를 제공한다. 본 발명에 구성될 수 있는 2 개의 잘 알려진 클러스터 툴들은 Centura® 및 Endura®이며, 이들 둘 모두는 캘리포니아, 산타클라라 소재의 Applied Materials, Inc.로부터 입수할 수 있다. 그러나, 챔버들의 정확한 배열 및 조합은 여기에 설명된 프로세스의 특정 단계들을 수행할 목적들을 위해 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은 순환 층 증착(CLD), 원자층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 에칭, 사전 세정, 화학 세정, RTP와 같은 열처리, 플라즈마 질화, 탈기, 배향, 수산화 및 다른 기판 프로세스들을 포함한다(그러나 이에 제한되지 않음). 클러스터 툴의 챔버에서 프로세스들을 실행함으로써, 후속 막을 증착하기 전에 산화 없이 대기 불순물들로 인한 기판의 표면 오염이 회피될 수 있다.
[00103] 하나 이상의 실시예들에 따르면, 기판은 지속적으로 진공 또는 "로드록" 조건들 하에 있고, 하나의 챔버로부터 다음 챔버로 이동할 때 주변 공기에 노출되지 않는다. 따라서 이송 챔버들은 진공 하에 있고, 진공 압력 하에서 "펌프 다운(pumped down)"된다. 불활성 가스들은 프로세싱 챔버들 또는 이송 챔버들에 존재할 수 있다. 일부 실시예들에서, 불활성 가스는 반응물들의 일부 또는 전부를 제거하기 위한 퍼지 가스(purge gas)로서 사용된다. 하나 이상의 실시예들에 따르면, 퍼지 가스는 반응물들이 증착 챔버로부터 이송 챔버 및/또는 추가 프로세싱 챔버로 이동하는 것을 방지하기 위해 증착 챔버의 출구에서 주입된다. 따라서, 불활성 가스의 유동은 챔버의 출구에서 커튼(curtain)을 형성한다.
[00104] 기판은 단일 기판 증착 챔버들에서 프로세싱될 수 있고, 여기서 다른 기판이 프로세싱되기 전에 단일 기판이 로딩되고(loaded), 프로세싱되고 그리고 언로딩된다(unloaded). 기판은 또한 컨베이어 시스템(conveyer system)과 유사하게 연속적인 방식으로 프로세싱될 수 있으며, 여기서 다중 기판이 챔버의 제1 부분에 개별적으로 로딩되고, 챔버를 통해 이동되고, 그리고 챔버의 제2 부분으로부터 언로딩된다. 챔버 및 관련 컨베이어 시스템의 형상은 직선 경로 또는 곡선 경로를 형성할 수 있다. 추가적으로, 프로세싱 챔버는 캐러셀(carousel)일 수 있으며, 여기서 다중 기판들이 중심 축을 중심으로 이동되고, 캐러셀 경로 전체에 걸쳐 증착, 에칭, 어닐링, 세정 등의 프로세스들에 노출된다.
[00105] 프로세싱 동안, 기판은 가열되거나 또는 냉각될 수 있다. 이러한 가열 또는 냉각은, 기판 지지체의 온도를 변경하고 가열된 또는 냉각된 가스들을 기판 표면으로 유동시키는 것을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 수단에 의해 달성될 수 있다. 일부 실시예들에서, 기판 지지체는 기판 온도를 전도적으로 변화시키도록 제어될 수 있는 히터(heater)/쿨러(cooler)를 포함한다. 하나 이상의 실시예들에서, 사용되는 가스들(반응성 가스들 또는 불활성 가스들)은 기판 온도를 국부적으로 변화시키도록 가열되거나 또는 냉각된다. 일부 실시예들에서, 히터/쿨러는 기판 온도를 대류적으로 변화시키기 위해 기판 표면에 인접한 챔버 내에 포지셔닝된다.
[00106] 기판은 또한 프로세싱 동안 정지되거나 또는 회전될 수 있다. 회전하는 기판은 연속적으로 또는 개별 단계들로 회전될 수 있다. 예를 들어, 기판은 전체 프로세스에 걸쳐 회전될 수 있거나, 또는 기판은 상이한 반응성 또는 퍼지 가스들에 대한 노출들 사이에 소량만큼 회전될 수 있다. 프로세싱 동안 기판을 (연속적으로 또는 단계들로) 회전시키는 것은, 예를 들어, 가스 유동 기하학적 구조들의 국부적 변동성의 영향을 최소화함으로써 더 균일한 증착 또는 에칭을 생성하는 데 도움이 될 수 있다.
[00107] 본 개시내용의 추가 실시예들은 도 16에 도시된 바와 같이 설명된 메모리 디바이스들 및 방법들의 형성을 위한 프로세싱 툴들(900)에 관한 것이다. 클러스터 툴(900)은 복수의 측면들을 갖는 적어도 하나의 중앙 이송 스테이션(921, 931)을 포함한다. 로봇(925, 935)은 중앙 이송 스테이션(921, 931) 내에 포지셔닝되며, 로봇 블레이드(robot blade) 및 웨이퍼를 복수의 측면들 각각으로 이동시키도록 구성된다.
[00108] 클러스터 툴(900)은 중앙 이송 스테이션에 연결된 복수의 프로세싱 챔버들(902, 904, 906, 908, 910, 912, 914, 916, 918)(프로세스 스테이션들로도 지칭됨)을 포함한다. 다양한 프로세싱 챔버들은 인접한 프로세스 스테이션들과 격리된 별도의 프로세싱 영역들을 제공한다. 프로세싱 챔버는 물리 기상 증착 챔버, 이송 공간(들), 웨이퍼 배향기(orienter)/탈기 챔버, 어닐링 챔버, 에칭 챔버 등을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 챔버일 수 있다. 프로세스 챔버들 및 컴포넌트들의 특정 배열은 클러스터 툴에 따라 달라질 수 있으며, 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다.
[00109] 일부 실시예들에서, 클러스터 툴(900)은 적어도 하나의 물리 기상 증착 챔버를 포함한다. 일부 실시예들에서, 클러스터 툴(900)은 중앙 이송 스테이션에 연결된 2 개의 물리 기상 증착 챔버들을 포함한다.
[00110] 도 16에 도시된 실시예에서, 클러스터 툴(900)의 전방에는 팩토리 인터페이스(factory interface)(950)가 연결되어 있다. 팩토리 인터페이스(950)는 팩토리 인터페이스(950)의 전방(951)에 로딩 챔버(954) 및 언로딩 챔버(956)를 포함한다. 로딩 챔버(954)가 좌측에 도시되고 언로딩 챔버(956)가 우측에 도시되지만, 당업자는 이것이 단지 하나의 가능한 구성을 나타내는 것이라는 것을 이해할 것이다.
[00111] 로딩 챔버(954) 및 언로딩 챔버(956)의 크기 및 형상은 예를 들어 클러스터 툴(900)에서 프로세싱되는 기판들에 따라 달라질 수 있다. 도시된 실시예에서, 로딩 챔버(954) 및 언로딩 챔버(956)는 카세트(cassette) 내에 포지셔닝된 복수의 웨이퍼들을 갖는 웨이퍼 카세트를 유지하도록 크기가 지정된다.
[00112] 로봇(952)은 팩토리 인터페이스(950) 내에 있고, 로딩 챔버(954)와 언로딩 챔버(956) 사이에서 이동할 수 있다. 로봇(952)은 팩토리 인터페이스(950)를 통해 로딩 챔버(954)의 카세트로부터 로드록 챔버(960)로 웨이퍼를 이송할 수 있다. 로봇(952)은 또한 웨이퍼를 로드록 챔버(962)로부터 팩토리 인터페이스(950)를 통해 언로딩 챔버(956)의 카세트로 이송할 수 있다. 당업자에 의해 이해되는 바와 같이, 팩토리 인터페이스(950)는 하나 초과의 로봇(952)을 가질 수 있다. 예를 들어, 팩토리 인터페이스(950)는 로딩 챔버(954)와 로드록 챔버(960) 사이에서 웨이퍼들을 이송하는 제1 로봇, 및 로드록 챔버(962)와 언로딩 챔버(956) 사이에서 웨이퍼들을 이송하는 제2 로봇을 가질 수 있다.
[00113] 도시된 클러스터 툴(900)은 제1 섹션(section)(920) 및 제2 섹션(930)을 갖는다. 제1 섹션(920)은 로드록 챔버들(960, 962)을 통해 팩토리 인터페이스(950)에 연결된다. 제1 섹션(920)은 내부에 포지셔닝된 적어도 하나의 로봇(925)을 갖는 제1 이송 챔버(921)를 포함한다. 로봇(925)은 또한 로봇 웨이퍼 수송 메커니즘으로도 지칭된다. 제1 이송 챔버(921)는 로드록 챔버들(960, 962), 프로세스 챔버들(902, 904, 916, 918), 및 버퍼 챔버들(buffer chambers)(922, 924)에 대해 중앙에 위치된다. 일부 실시예들의 로봇(925)은 한 번에 하나 초과의 웨이퍼를 독립적으로 이동할 수 있는 다중-암 로봇이다. 일부 실시예들에서, 제1 이송 챔버(921)는 하나 초과의 로봇 웨이퍼 수송 메커니즘을 포함한다. 제1 이송 챔버(921) 내의 로봇(925)은 제1 이송 챔버(921) 주위의 챔버들 사이에서 웨이퍼들을 이동시키도록 구성된다. 개별 웨이퍼들은 제1 로봇 메커니즘의 원위 단부에 위치된 웨이퍼 수송 블레이드 상에서 운반된다.
[00114] 제1 섹션(920)에서 웨이퍼를 프로세싱한 후, 웨이퍼는 통과 챔버(pass-through)를 통해 제2 섹션(930)으로 전달될 수 있다. 예를 들어, 챔버들(922, 924)은 단방향 또는 양방향 통과 챔버들일 수 있다. 통과 챔버들(922, 924)은 예를 들어 제2 섹션(930)에서 프로세싱하기 전에 웨이퍼를 극저온으로 냉각하거나, 또는 제1 섹션(920)으로 다시 이동시키기 전에 웨이퍼 냉각 또는 후처리를 허용하도록 사용될 수 있다.
[00115] 시스템 제어기(990)는 제1 로봇(925), 제2 로봇(935), 제1 복수의 프로세싱 챔버들(902, 904, 916, 918), 및 제2 복수의 프로세싱 챔버들(906, 908, 910, 912, 914)과 통신한다. 시스템 제어기(990)는 프로세싱 챔버들 및 로봇들을 제어할 수 있는 임의의 적절한 컴포넌트일 수 있다. 예를 들어, 시스템 제어기(990)는 중앙 처리 유닛(CPU)(992), 메모리(994), 입력들/출력들(I/O)(996), 및 지원 회로들(998)을 포함하는 컴퓨터일 수 있다. 제어기(990)는 직접적으로, 또는 특정 프로세스 챔버 및/또는 지원 시스템 컴포넌트들과 관련된 컴퓨터들(또는 제어기들)을 통해 프로세싱 툴(900)를 제어할 수 있다.
[00116] 하나 이상의 실시예들에서, 제어기(990)는 다양한 챔버들 및 하위 프로세서들(sub-processors)을 제어하기 위한 산업 환경에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서 중 하나일 수 있다. 제어기(990)의 메모리(994) 또는 컴퓨터 판독가능한 매체는 비-일시적인 메모리(예를 들어, 랜덤 액세스 메모리(random access memory)(RAM)), 읽기 전용 메모리(ROM), 플로피 디스크(floppy disk), 하드 디스크, 광학 저장 매체(예를 들어, 컴팩트 디스크 또는 디지털 비디오 디스크), 플래시 드라이브(flash drive), 또는 임의의 다른 형태의 디지털 저장 장치(로컬 또는 원격)와 같은 용이하게 이용 가능한 메모리 중 하나 이상일 수 있다. 메모리(994)는 프로세싱 툴(900)의 파라미터들(parameters) 및 컴포넌트들을 제어하기 위해 프로세서(CPU(992))에 의해 동작 가능한 명령 세트를 보유할 수 있다.
[00117] 지원 회로들(998)은 통상적인 방식으로 프로세서를 지원하기 위해 CPU(992)에 결합된다. 이러한 회로들은 캐시(cache), 전력 공급기들, 클록 회로들(clock circuits), 입력/출력 회로부 및 하위 시스템들 등을 포함한다. 하나 이상의 프로세스들은, 프로세서에 의해 실행되거나 또는 호출될 때, 프로세서가 여기에서 설명된 방식으로 프로세싱 툴(900) 또는 개별 프로세싱 유닛들의 동작을 제어하게 하는 소프트웨어 루틴(software routine)으로서 메모리(994)에 저장될 수 있다. 소프트웨어 루틴은 또한 CPU(992)에 의해 제어되는 하드웨어로부터 원격 위치된 제2 CPU(도시되지 않음)에 의해 저장되고 및/또는 실행될 수 있다.
[00118] 본 개시내용의 프로세스들 및 방법들의 일부 또는 전부는 또한 하드웨어에서 수행될 수 있다. 이와 같이, 프로세스는 소프트웨어로 구현되고, 컴퓨터 시스템을 사용하여 실행되거나, 예를 들어 응용 주문형 집적 회로 또는 다른 유형의 하드웨어 구현들로서 하드웨어로 실행되거나, 또는 소프트웨어와 하드웨어의 조합으로서 실행될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 프로세스들이 수행되도록 챔버 작동을 제어하는 특정 목적의 컴퓨터(제어기)로 범용 컴퓨터를 변환한다.
[00119] 일부 실시예들에서, 제어기(990)는 방법을 수행하도록 개별 프로세스들 또는 하위 프로세스들을 실행하기 위한 하나 이상의 구성들을 갖는다. 제어기(990)는 방법들의 기능들을 수행하도록 중간 컴포넌트들에 연결되어 이들을 작동시키도록 구성될 수 있다. 예를 들어, 제어기(990)는 물리 기상 증착 챔버에 연결되어 이를 제어하도록 구성될 수 있다.
[00120] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때, 프로세스 챔버가 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 시스템 제어기(990)의 메모리(994)에 저장될 수 있다. 소프트웨어 루틴은 또한 프로세서에 의해 제어되는 하드웨어로부터 원격 위치된 제2 프로세서(도시되지 않음)에 의해 저장되고 및/또는 실행될 수 있다. 본 개시내용의 방법의 일부 또는 전부는 또한 하드웨어로 수행될 수 있다. 이와 같이, 프로세스는 소프트웨어로 구현되고, 컴퓨터 시스템을 사용하여 실행되거나, 예를 들어 응용 주문형 집적 회로 또는 다른 유형의 하드웨어 구현으로서 하드웨어로 실행되거나, 또는 소프트웨어와 하드웨어의 조합으로서 실행될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 프로세스들이 수행되도록 챔버 작동을 제어하는 특정 목적의 컴퓨터(제어기)로 범용 컴퓨터를 변환한다.
[00121] 일부 실시예들에서, 시스템 제어기(990)는 물리 기상 증착 챔버를 제어하여, 약 20 ℃ 내지 약 400 ℃ 범위의 온도에서 웨이퍼 상에 에칭 정지 층을 증착하고 RF 전력 소스가 약 1 kW 내지 약 10 kW 범위의 전력을 갖도록 제어하는 구성을 갖는다.
[00122] 일부 실시예들에서, 시스템 제어기(990)는 물리 기상 증착 챔버를 제어하여, 약 200 ℃ 내지 약 450 ℃ 범위의 온도에서 웨이퍼 상의 에칭 정지 층 상에 금속 층을 증착하고 DC 전력 소스가 약 5 mTorr 내지 약 100 mTorr 범위의 압력에서, 약 500 W 내지 약 10 kW 범위의 전력을 갖도록 제어하는 구성을 갖는다.
[00123] 하나 이상의 실시예들에서, 프로세싱 툴은: 웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 이송 스테이션; 복수의 프로세스 스테이션들 ― 각각의 프로세스 스테이션은 중앙 이송 스테이션에 연결되고, 인접한 프로세스 스테이션들의 프로세싱 영역들과 분리된 프로세싱 영역을 제공하고, 복수의 프로세스 스테이션들은 제1 물리 기상 증착 챔버 및 제2 물리 기상 증착 챔버를 포함함 ― ; 및 중앙 이송 스테이션 및 복수의 프로세스 스테이션들에 연결된 제어기를 포함하고, 제어기는 로봇을 활성화하여 프로세스 스테이션들 사이에서 웨이퍼를 이동시키고, 각각의 프로세스 스테이션들에서 발생하는 프로세스를 제어하도록 구성된다.
[00124] 본 개시내용은 이제 하기 예들을 참조하여 설명된다. 본 개시내용의 몇몇 예시적인 실시예들을 설명하기 전에, 본 개시내용은 이하의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항으로 제한되지 않는다는 것을 이해해야 한다. 본 개시내용은 다른 실시예들이 가능하고, 다양한 방식들로 실시되거나 또는 수행될 수 있다.
[00125] 예들
[00126] 예 1
[00127] 약 1.5 nm의 두께를 갖는 티타늄 질화물(TiN)의 층이 물리 기상 증착에 의해 기판 상에 형성되었다. TiN 층은 260 ℃의 온도에서 PVD 챔버에서 형성되었다.
[00128] 10 내지 100 nm의 두께를 갖는 루테늄(Ru) 층이 물리 기상 증착에 의해 티타늄 질화물(TiN) 층 상에 형성되었다. Ru 층은 약 250 ℃ 내지 약 450 ℃ 범위의 온도에서 PVD 챔버에서 형성되었다.
[00129] 2 개의 물리 기상 증착 프로세싱 챔버들이 통합되었고, 증착 프로세스들은 에어 브레이크 없이 진공 하에 수행되었다.
[00130] 이어서, TiN 에칭 정지 층 상에 Ru을 갖는 기판이, 소스 및 바이어스의 직접 플라즈마 환경에서, < 100 mTorr로 가압된 할로겐(Cl, Br), 산소, Ar, He, N2의 조합들의 프로세스를 사용하여 Applied Materials SYM3에 의해 에칭되었다.
[00131] 예 2 - 비교
[00132] 약 1.5 nm의 두께를 갖는 티타늄 질화물(TiN) 층이 원자층 증착에 의해 기판 상에 형성되었다. TiN 층은 340 ℃의 온도에서 원자층 증착 챔버에서 형성되었다.
[00133] 10 내지 100 nm의 두께를 갖는 루테늄(Ru) 층이 화학 기상 증착(CVD)에 의해 티타늄 질화물(TiN) 층 상에 형성되었다. Ru 층은 약 150 ℃ 내지 약 250 ℃의 온도에서 화학 기상 증착 챔버에서 형성되었다.
[00134] 원자층 증착 프로세스 챔버 및 화학 기상 증착 챔버는 프로세스 툴에 통합되었고, 증착 프로세스들은 에어 브레이크 없이 진공 하에 수행되었다.
[00135] 이어서, TiN 에칭 정지 층 상에 Ru을 갖는 기판이, 소스 및 바이어스의 직접 플라즈마 환경에서, < 100 mTorr로 가압된 할로겐(Cl, Br), 산소, Ar, He, N2의 조합들의 프로세스를 사용하여 Applied Materials SYM3에 의해 에칭되었다. TiN 에칭 정지 층이 개방될 여지는 없었다. TiN 불순물 및 TiN 산화(TiOx)로 인해 라인들이 병합되었다.
[00136] 예 3 - 비교
[00137] 약 1.5 nm의 두께를 갖는 티타늄 질화물(TiN) 층이 물리 기상 증착에 의해 기판 상에 형성되었다. TiN 층은 실온 내지 300 ℃의 온도에서 물리 기상 증착 챔버에서 형성되었다.
[00138] 10 내지 100 nm의 두께를 갖는 루테늄(Ru) 층이 물리 기상 증착에 의해 티타늄 질화물(TiN) 층 상에 형성되었다. Ru 층은 250 내지 450 ℃의 온도에서 물리 기상 증착 챔버에서 형성되었다.
[00139] 2 개의 물리 기상 증착 프로세싱 챔버들은 단일 프로세싱 툴에 통합되지 않았고, TiN의 증착과 Ru 층의 증착 사이에 에어 브레이크가 있었다.
[00140] 이어서, TiN 에칭 정지 층 상에 Ru을 갖는 기판이, 소스 및 바이어스의 직접 플라즈마 환경에서, < 100 mTorr로 가압된 할로겐(Cl, Br), 산소, Ar, He, N2의 조합들의 프로세스를 사용하여 Applied Materials SYM3에 의해 에칭되었다.
[00141] 결과들:
Figure pct00001
[0095] 결과들은 예 1에서 형성된 디바이스가 예 2 및 예 3의 디바이스들에 비해 우수한 비저항을 갖는다는 것을 예시한다. 예 1의 디바이스(스택)는 15 내지 50 % 더 많은 라인 저항 및 20 내지 30 % 더 많은 비아 저항 감소를 갖는다. 추가적으로, 예 1의 TiN 에칭 정지 층은 에칭 정지 층 실패 없이 성공적으로 오버 에칭될 수 있는 반면, 예 2 및 예 3의 에칭 정지 층들은 오버 에칭될 수 없다.
[0096] 여기에 달리 명시되지 않거나 또는 문맥상 명백하게 모순되지 않는 한, 본 명세서에서 논의된 재료들 및 방법들을 설명하는 맥락에서(특히 이하의 청구항들의 맥락에서) 단수형의 사용 및 유사한 지시어들의 사용은 단수 및 복수 둘 모두를 커버하는 것으로 해석되어야 한다. 여기에서 값들의 범위들을 언급하는 것은, 여기에 달리 지시되지 않는 한, 범위 내에 속하는 각각의 개별 값을 개별적으로 참조하는 간단한 방법으로서 기능하도록 의도될 뿐이고, 각각의 개별 값은 본 명세서에서 개별적으로 인용된 것과 같이 본 명세서에 통합된다. 본 명세서에 설명된 모든 방법들은, 본 명세서에 달리 지시되지 않거나 또는 문맥상 달리 명백히 모순되지 않는 한, 임의의 적합한 순서로 수행될 수 있다. 여기에 제공된 임의의 및 모든 예들 또는 예시적인 표현(예를 들어, "와 같은")의 사용은 단지 재료들 및 방법들을 더 잘 설명하도록 의도될 뿐이며, 달리 청구되지 않는 한, 범위에 제한을 두지 않는다. 본 명세서의 어떤 표현도 임의의 청구되지 않은 요소가 개시된 재료들 및 방법들의 실시에 필수적인 것임을 나타내는 것으로 해석되어서는 안 된다.
[0097] 본 명세서 전반에 걸쳐 "하나의 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "일 실시예"에 대한 언급은, 실시예와 관련하여 설명된 특정 특징, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "하나의 실시예에서" 또는 "일 실시예에서"와 같은 문구들의 출현은, 본 개시내용의 동일한 실시예를 반드시 언급하는 것은 아니다. 또한, 특정 특징들, 구조들, 재료들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[0098] 본 명세서의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이들 실시예들은 단지 본 개시내용의 원리들 및 적용들을 예시하는 것일 뿐이라는 것을 이해해야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않고 본 개시내용의 방법 및 장치에 다양한 수정들 및 변형들이 이루어질 수 있다는 것은 당업자에게 명백할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 균등물들의 범위 내에 있는 수정들 및 변형들을 포함하도록 의도된다.

Claims (20)

  1. 인터커넥트(interconnect)를 형성하는 방법으로서,
    기판 상에 에칭 정지 층(etch stop layer)을 증착하는 단계 ― 증착은 물리 기상 증착을 포함함 ― ; 및
    상기 에칭 정지 층 상에 금속 층을 인-시튜(in situ) 증착하는 단계를 포함하고,
    상기 인-시튜 증착하는 단계는, 플라즈마 프로세싱 가스를 프로세싱 챔버 내로 유동시키고 상기 플라즈마 프로세싱 가스를 플라즈마로 여기시켜서 상기 기판 상의 상기 에칭 정지 층 상에 상기 금속 층을 증착하는 단계를 포함하고,
    상기 기판은 지속적으로 진공 하에 있고, 주변 공기에 노출되지 않는,
    인터커넥트를 형성하는 방법.
  2. 제1 항에 있어서,
    상기 에칭 정지 층은 약 20 ℃ 내지 약 400 ℃ 범위의 온도에서 증착되는,
    인터커넥트를 형성하는 방법.
  3. 제2 항에 있어서,
    RF 전력 소스(power source)가, 상기 에칭 정지 층을 증착하기 위해 약 1 kW 내지 약 10 kW 범위의 전력을 제공하는,
    인터커넥트를 형성하는 방법.
  4. 제3 항에 있어서,
    상기 RF 전력 소스는, 상기 에칭 정지 층을 증착하기 위해 약 2 kW 내지 약 2 kW 범위의 전력을 제공하는,
    인터커넥트를 형성하는 방법.
  5. 제1 항에 있어서,
    상기 에칭 정지 층은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 몰리브덴(Mo), 텅스텐(W), 또는 루테늄(Ru) 중 하나 이상을 포함하는,
    인터커넥트를 형성하는 방법.
  6. 제5 항에 있어서,
    상기 에칭 정지 층은 티타늄 질화물(TiN)을 포함하는,
    인터커넥트를 형성하는 방법.
  7. 제1 항에 있어서,
    상기 금속 층은 약 200 ℃ 내지 약 450 ℃ 범위의 온도에서 증착되는,
    인터커넥트를 형성하는 방법.
  8. 제7 항에 있어서,
    전력 소스가, 상기 플라즈마 프로세싱 가스를 플라즈마로 여기시키기 위해 금속 타겟(metal target)을 약 500 W 내지 약 10 kW로 음으로 바이어싱(bias)하는,
    인터커넥트를 형성하는 방법.
  9. 제8 항에 있어서,
    상기 플라즈마 프로세싱 가스는 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe) 중 하나 이상을 포함하는,
    인터커넥트를 형성하는 방법.
  10. 제9 항에 있어서,
    상기 플라즈마 프로세싱 가스는 크립톤(Kr)을 포함하는,
    인터커넥트를 형성하는 방법.
  11. 제1 항에 있어서,
    상기 금속 층은 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 코발트(Co), 이리듐(Ir), 금속 실리사이드들(metal silicides), 및 금속 합금들 중 하나 이상을 포함하는,
    인터커넥트를 형성하는 방법.
  12. 제1 항에 있어서,
    상기 금속 층을 증착하기 전에 상기 에칭 정지 층 상에 금속 시드(seed)를 증착하는 단계를 더 포함하고,
    상기 금속 시드를 증착하는 단계는, 플라즈마 프로세싱 가스를 상기 챔버 내로 유동시키고 상기 플라즈마 프로세싱 가스를 플라즈마로 여기시켜서 상기 에칭 정지 층 상에 상기 금속 시드를 증착하는 단계를 포함하는,
    인터커넥트를 형성하는 방법.
  13. 제12 항에 있어서,
    상기 금속 시드는 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 코발트(Co), 이리듐(Ir), 금속 실리사이드들, 및 금속 합금들 중 하나 이상을 포함하는,
    인터커넥트를 형성하는 방법.
  14. 프로세싱 툴로서,
    웨이퍼를 이동시키도록 구성된 로봇(robot)을 포함하는 중앙 이송 스테이션; 및
    복수의 프로세스 스테이션들을 포함하고,
    각각의 프로세스 스테이션은 상기 중앙 이송 스테이션에 연결되고, 인접한 프로세스 스테이션들의 프로세싱 영역들과 분리된 프로세싱 영역을 제공하고, 상기 복수의 프로세스 스테이션들은 제1 물리 기상 증착 챔버 및 제2 물리 기상 증착 챔버를 포함하는,
    프로세싱 툴.
  15. 제14 항에 있어서,
    상기 중앙 이송 스테이션 및 상기 복수의 프로세스 스테이션들에 연결된 제어기를 더 포함하고,
    상기 제어기는, 상기 로봇을 활성화하여 프로세스 스테이션들 사이에서 상기 웨이퍼를 이동시키도록 그리고 상기 프로세스 스테이션들 각각에서 발생하는 프로세스를 제어하도록 구성되는,
    프로세싱 툴.
  16. 제15 항에 있어서,
    상기 웨이퍼는 지속적으로 진공 하에 있고, 주변 공기에 노출되지 않는,
    프로세싱 툴.
  17. 제16 항에 있어서,
    상기 제어기는, 상기 로봇을 활성화하여 진공을 깨뜨리지 않고 상기 제1 물리 기상 증착 챔버와 상기 제2 물리 기상 증착 챔버 사이에서 상기 웨이퍼를 이동시키도록 구성되는,
    프로세싱 툴.
  18. 제14 항에 있어서,
    상기 제1 물리 기상 증착 챔버는 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 몰리브덴(Mo), 텅스텐(W), 또는 루테늄(Ru) 중 하나 이상을 포함하는 제1 타겟을 포함하고, 상기 제2 물리 기상 증착 챔버는 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 코발트(Co), 이리듐(Ir), 금속 실리사이드들, 및 금속 합금들 중 하나 이상을 포함하는 제2 타겟을 포함하는,
    프로세싱 툴.
  19. 명령들을 포함하는 비-일시적인 컴퓨터 판독가능한 매체로서,
    상기 명령들은, 프로세싱 챔버의 제어기에 의해 실행될 때, 상기 프로세싱 챔버로 하여금:
    기판 상에 에칭 정지 층을 증착하는 동작;
    상기 에칭 정지 층 상에 금속 층을 인-시튜 증착하는 동작; 및
    상기 기판을 지속적으로 진공 하에 유지하는 동작을 수행하게 하는,
    비-일시적인 컴퓨터 판독가능한 매체.
  20. 제19 항에 있어서,
    상기 인-시튜 증착은, 플라즈마 프로세싱 가스를 상기 프로세싱 챔버 내로 유동시키고 상기 플라즈마 프로세싱 가스를 플라즈마로 여기시켜서 상기 기판 상의 상기 에칭 정지 층 상에 상기 금속 층을 증착하는 것을 포함하는,
    비-일시적인 컴퓨터 판독가능한 매체.
KR1020227027872A 2020-01-24 2020-10-23 서브트랙티브 자기-정렬을 위한 방법들 및 디바이스들 KR20220126757A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/751,691 US11257677B2 (en) 2020-01-24 2020-01-24 Methods and devices for subtractive self-alignment
US16/751,691 2020-01-24
PCT/US2020/057142 WO2021150280A1 (en) 2020-01-24 2020-10-23 Methods and devices for subtractive self-alignment

Publications (1)

Publication Number Publication Date
KR20220126757A true KR20220126757A (ko) 2022-09-16

Family

ID=76970479

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227027872A KR20220126757A (ko) 2020-01-24 2020-10-23 서브트랙티브 자기-정렬을 위한 방법들 및 디바이스들

Country Status (5)

Country Link
US (2) US11257677B2 (ko)
JP (1) JP2023511330A (ko)
KR (1) KR20220126757A (ko)
CN (1) CN114981934A (ko)
WO (1) WO2021150280A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257677B2 (en) 2020-01-24 2022-02-22 Applied Materials, Inc. Methods and devices for subtractive self-alignment
US11749532B2 (en) * 2021-05-04 2023-09-05 Applied Materials, Inc. Methods and apparatus for processing a substrate

Family Cites Families (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8316476D0 (en) 1983-06-16 1983-07-20 Plessey Co Plc Producing layered structure
US4954423A (en) 1985-08-06 1990-09-04 Texas Instruments Incorporated Planar metal interconnection for a VLSI device
US5025303A (en) 1988-02-26 1991-06-18 Texas Instruments Incorporated Product of pillar alignment and formation process
ATE86797T1 (de) 1988-12-16 1993-03-15 Siemens Ag Verfahren zur selbstjustierten herstellung von kontakten zwischen in uebereinander angeordneten verdrahtungsebenen einer integrierten schaltung enthaltenen leiterbahnen.
JP3122579B2 (ja) 1994-07-27 2001-01-09 シャープ株式会社 Ｐｔ膜のエッチング方法
US5654216A (en) 1996-04-08 1997-08-05 Chartered Semiconductor Manufacturing Pte Ltd. Formation of a metal via structure from a composite metal layer
JPH1098162A (ja) 1996-09-20 1998-04-14 Hitachi Ltd 半導体集積回路装置の製造方法
US6133635A (en) 1997-06-30 2000-10-17 Philips Electronics North America Corp. Process for making self-aligned conductive via structures
US6281585B1 (en) 1997-06-30 2001-08-28 Philips Electronics North America Corporation Air gap dielectric in self-aligned via structures
US6027860A (en) 1997-08-13 2000-02-22 Micron Technology, Inc. Method for forming a structure using redeposition of etchable layer
JP2000114245A (ja) 1998-10-05 2000-04-21 Hitachi Ltd 半導体集積回路装置およびその製造方法
US20010049181A1 (en) * 1998-11-17 2001-12-06 Sudha Rathi Plasma treatment for cooper oxide reduction
US6355571B1 (en) * 1998-11-17 2002-03-12 Applied Materials, Inc. Method and apparatus for reducing copper oxidation and contamination in a semiconductor device
US6399508B1 (en) 1999-01-12 2002-06-04 Applied Materials, Inc. Method for metal etch using a dielectric hard mask
US6433436B1 (en) 1999-05-26 2002-08-13 International Business Machines Corporation Dual-RIE structure for via/line interconnections
US8696875B2 (en) * 1999-10-08 2014-04-15 Applied Materials, Inc. Self-ionized and inductively-coupled plasma for sputtering and resputtering
US7494927B2 (en) * 2000-05-15 2009-02-24 Asm International N.V. Method of growing electrical conductors
US20040224504A1 (en) * 2000-06-23 2004-11-11 Gadgil Prasad N. Apparatus and method for plasma enhanced monolayer processing
US6794311B2 (en) * 2000-07-14 2004-09-21 Applied Materials Inc. Method and apparatus for treating low k dielectric layers to reduce diffusion
US6436267B1 (en) 2000-08-29 2002-08-20 Applied Materials, Inc. Method for achieving copper fill of high aspect ratio interconnect features
US6692903B2 (en) 2000-12-13 2004-02-17 Applied Materials, Inc Substrate cleaning apparatus and method
US6800554B2 (en) * 2000-12-18 2004-10-05 Intel Corporation Copper alloys for interconnections having improved electromigration characteristics and methods of making same
US6696358B2 (en) * 2001-01-23 2004-02-24 Honeywell International Inc. Viscous protective overlayers for planarization of integrated circuits
US7186648B1 (en) 2001-03-13 2007-03-06 Novellus Systems, Inc. Barrier first method for single damascene trench applications
US20020155693A1 (en) 2001-04-23 2002-10-24 Chartered Semiconductor Manufacturing Ltd. Method to form self-aligned anti-via interconnects
US20040124438A1 (en) * 2001-05-01 2004-07-01 Shyama Mukherjee Planarizers for spin etch planarization of electronic components and methods of use thereof
WO2003030224A2 (en) * 2001-07-25 2003-04-10 Applied Materials, Inc. Barrier formation using novel sputter-deposition method
JP2003045964A (ja) 2001-07-30 2003-02-14 Nec Corp 半導体装置及びその製造方法
US20030027427A1 (en) * 2001-08-06 2003-02-06 Applied Materials, Inc. Integrated system for oxide etching and metal liner deposition
US7049226B2 (en) * 2001-09-26 2006-05-23 Applied Materials, Inc. Integration of ALD tantalum nitride for copper metallization
KR100993046B1 (ko) 2001-11-14 2010-11-08 어플라이드 머티어리얼스, 인코포레이티드 스퍼터링 및 재스퍼터링을 위한 자기-이온화 및 유도 결합플라즈마
US6893893B2 (en) 2002-03-19 2005-05-17 Applied Materials Inc Method of preventing short circuits in magnetic film stacks
US6936551B2 (en) * 2002-05-08 2005-08-30 Applied Materials Inc. Methods and apparatus for E-beam treatment used to fabricate integrated circuit devices
US7320942B2 (en) 2002-05-21 2008-01-22 Applied Materials, Inc. Method for removal of metallic residue after plasma etching of a metal layer
US6984585B2 (en) 2002-08-12 2006-01-10 Applied Materials Inc Method for removal of residue from a magneto-resistive random access memory (MRAM) film stack using a sacrificial mask layer
US7294241B2 (en) * 2003-01-03 2007-11-13 Chartered Semiconductor Manufacturing Ltd. Method to form alpha phase Ta and its application to IC manufacturing
US7244683B2 (en) * 2003-01-07 2007-07-17 Applied Materials, Inc. Integration of ALD/CVD barriers with porous low k materials
US20050176237A1 (en) 2004-02-05 2005-08-11 Standaert Theodorus E. In-situ liner formation during reactive ion etch
US7700474B2 (en) 2006-04-07 2010-04-20 Tokyo Electron Limited Barrier deposition using ionized physical vapor deposition (iPVD)
KR100699865B1 (ko) 2005-09-28 2007-03-28 삼성전자주식회사 화학기계적 연마를 이용한 자기 정렬 콘택 패드 형성 방법
US7837838B2 (en) * 2006-03-09 2010-11-23 Applied Materials, Inc. Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus
CN101079408A (zh) * 2006-05-22 2007-11-28 中芯国际集成电路制造(上海)有限公司 双镶嵌结构及其制造方法
US8329585B2 (en) 2009-11-17 2012-12-11 Lam Research Corporation Method for reducing line width roughness with plasma pre-etch treatment on photoresist
JP5421085B2 (ja) 2009-12-03 2014-02-19 株式会社 岩崎 遊技機の外枠
US9892917B2 (en) * 2010-04-15 2018-02-13 Lam Research Corporation Plasma assisted atomic layer deposition of multi-layer films for patterning applications
US9390909B2 (en) * 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
US8435419B2 (en) 2010-06-14 2013-05-07 Applied Materials, Inc. Methods of processing substrates having metal materials
CN102315163A (zh) * 2011-09-28 2012-01-11 上海华力微电子有限公司 超低介电常数薄膜铜互连的制作方法
US9399812B2 (en) 2011-10-11 2016-07-26 Applied Materials, Inc. Methods of preventing plasma induced damage during substrate processing
CN103681466B (zh) * 2012-09-18 2016-03-16 中芯国际集成电路制造(上海)有限公司 互连结构的制作方法
US9583538B2 (en) 2013-02-28 2017-02-28 Kabushiki Kaisha Toshiba Semiconductor memory device having crossing interconnects separated by stacked films
US9184093B2 (en) 2013-03-15 2015-11-10 Applied Materials, Inc. Integrated cluster to enable next generation interconnect
US9761489B2 (en) 2013-08-20 2017-09-12 Applied Materials, Inc. Self-aligned interconnects formed using substractive techniques
KR102167351B1 (ko) 2013-09-27 2020-10-19 인텔 코포레이션 라인 백엔드(Back End of Line)(BEOL) 상호접속을 위한 삭감 자기 정렬 비아 및 플러그 패터닝
US9236342B2 (en) 2013-12-18 2016-01-12 Intel Corporation Self-aligned via and plug patterning with photobuckets for back end of line (BEOL) interconnects
US9431297B2 (en) 2014-10-01 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an interconnect structure for a semiconductor device
CN108012562B (zh) 2015-06-26 2022-03-01 英特尔公司 用于自对准互连件、插塞和过孔的织物式图案化
KR102420087B1 (ko) 2015-07-31 2022-07-12 삼성전자주식회사 반도체 소자의 제조 방법
US9613909B2 (en) 2015-08-12 2017-04-04 Globalfoundries Inc. Methods and devices for metal filling processes
US10354912B2 (en) 2016-03-21 2019-07-16 Qualcomm Incorporated Forming self-aligned vertical interconnect accesses (VIAs) in interconnect structures for integrated circuits (ICs)
US10510545B2 (en) * 2016-06-20 2019-12-17 Applied Materials, Inc. Hydrogenation and nitridization processes for modifying effective oxide thickness of a film
CN107978553B (zh) * 2016-10-21 2020-12-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
TWI742201B (zh) * 2016-12-02 2021-10-11 美商應用材料股份有限公司 整合式原子層沉積工具
US11088020B2 (en) 2017-08-30 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of interconnection structure of semiconductor device
US10354965B2 (en) * 2017-09-28 2019-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding pad process with protective layer
JP2019169627A (ja) 2018-03-23 2019-10-03 東京エレクトロン株式会社 エッチング方法
US10692759B2 (en) 2018-07-17 2020-06-23 Applied Materials, Inc. Methods for manufacturing an interconnect structure for semiconductor devices
CN112640065A (zh) 2018-10-30 2021-04-09 应用材料公司 用于蚀刻用于半导体应用的结构的方法
CN109920758A (zh) 2019-03-20 2019-06-21 上海华虹宏力半导体制造有限公司 金属线的制造方法
TWI833425B (zh) 2019-05-01 2024-02-21 美商應用材料股份有限公司 完全對準消去處理及來自此處理的電子裝置
US11251118B2 (en) 2019-09-17 2022-02-15 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned via structures with barrier layers
US11177171B2 (en) 2019-10-01 2021-11-16 International Business Machines Corporation Encapsulated top via interconnects
US11257677B2 (en) * 2020-01-24 2022-02-22 Applied Materials, Inc. Methods and devices for subtractive self-alignment

Also Published As

Publication number Publication date
US11908696B2 (en) 2024-02-20
TW202129782A (zh) 2021-08-01
JP2023511330A (ja) 2023-03-17
CN114981934A (zh) 2022-08-30
US20210233770A1 (en) 2021-07-29
WO2021150280A1 (en) 2021-07-29
US20220130676A1 (en) 2022-04-28
US11257677B2 (en) 2022-02-22

Similar Documents

Publication Publication Date Title
US10403542B2 (en) Methods of forming self-aligned vias and air gaps
US11101174B2 (en) Gap fill deposition process
TWI630654B (zh) 使用遠端電漿源以凹陷超低ｋ介電質
US6187682B1 (en) Inert plasma gas surface cleaning process performed insitu with physical vapor deposition (PVD) of a layer of material
US20140011339A1 (en) Method for removing native oxide and residue from a germanium or iii-v group containing surface
JP2002222861A (ja) プラズマ前処理モジュールを具備した装置における半導体素子の製造方法
US11574924B2 (en) Memory cell fabrication for 3D NAND applications
US11908696B2 (en) Methods and devices for subtractive self-alignment
US9653311B1 (en) 3D NAND staircase CD fabrication utilizing ruthenium material
US20220005831A1 (en) Vertical transistor fabrication for memory applications
US10840186B2 (en) Methods of forming self-aligned vias and air gaps
US20220328348A1 (en) Impurity Removal in Doped ALD Tantalum Nitride
US20230045689A1 (en) Method of forming interconnect for semiconductor device
TWI843902B (zh) 用於減除式自我對齊之方法及裝置
KR20240111020A (ko) 메모리 애플리케이션들을 위한 수직 트랜지스터 제작
TW202314800A (zh) 用於底層金屬上之完全著底通孔之選擇性蝕刻停止封蓋及選擇性通孔開口之方法及裝置