CN114981934A - 用于减除式自对准的方法和装置 - Google Patents

用于减除式自对准的方法和装置 Download PDF

Info

Publication number
CN114981934A
CN114981934A CN202080092524.1A CN202080092524A CN114981934A CN 114981934 A CN114981934 A CN 114981934A CN 202080092524 A CN202080092524 A CN 202080092524A CN 114981934 A CN114981934 A CN 114981934A
Authority
CN
China
Prior art keywords
etch stop
metal
chamber
layer
stop layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080092524.1A
Other languages
English (en)
Inventor
任河
姜浩
梅裕尔·奈克
候文婷
雷建新
龚晨
曹勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN114981934A publication Critical patent/CN114981934A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/0641Nitrides
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14Metallic material, boron or silicon
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/24Vacuum evaporation
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/56Apparatus specially adapted for continuous coating; Arrangements for maintaining the vacuum, e.g. vacuum locks
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/56Apparatus specially adapted for continuous coating; Arrangements for maintaining the vacuum, e.g. vacuum locks
    • C23C14/568Transferring the substrates through a series of coating stations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67184Apparatus for manufacturing or treating in a plurality of work-stations characterized by the presence of more than one transfer chamber
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76871Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Macromolecular Compounds Obtained By Forming Nitrogen-Containing Linkages In General (AREA)

Abstract

描述一种形成用于半导体装置的互连结构的方法。方法包含通过物理气相沉积在基板上沉积蚀刻终止层,随后在蚀刻终止层上原位沉积金属层。原位沉积的步骤包含使等离子体处理气体流动到腔室中,和将等离子体处理气体激发成等离子体以在基板上的蚀刻终止层上沉积金属层。基板在沉积工艺期间持续在真空下,且不暴露至周围空气。

Description

用于减除式自对准的方法和装置
技术领域
本公开内容的实施方式涉及互连结构和互连结构制造的领域。更特定而言,本公开内容的实施方式提供用于使用减除式(subtractive)工艺而以对准的过孔(via)和/或触点建立互连结构的方法。
背景技术
互连结构,诸如个人计算机、工作站、计算机服务器、主机和其他计算机相关的设备,诸如打印机、扫描仪和硬盘驱动,使用提供大量数据储存能力和容量的逻辑和存储器装置,同时带来低的功率消耗。特征的按比例缩小(scaling)一直是不断成长的半导体工业背后的驱动力。按比例缩小至越来越小的特征使得能够在半导体芯片的有限空间(limitedreal estate)上增加功能单元的密度。举例而言,缩小晶体管尺寸允许在芯片上并入更多数量的存储器或逻辑装置,带来对具有增加的容量的产品的制作。然而,对越来越多的容量的驱动并非没有问题。优化每个装置的性能的必要性变得日益重要。
先前已使用“双镶嵌”制作技术来生产芯片上电气互连,在“双镶嵌”制作技术中穿过装置结构的各种层建立孔,且孔以导电材料填充,以在层之间和在位于个别层上的装置特征之间形成互连。双镶嵌可允许形成与上方金属线(Mx)自对准的过孔(Vx)。然而,对于基于50nm间距(25nm半间距尺寸)和更小特征尺寸的芯片而言,存在间隙填充和电阻率限制,这使得使用先前依赖的“双镶嵌”制作技术是不切实际的。
相应地,需要改进线电阻和过孔电阻的处理方法。
发明内容
本公开内容的一个或多个实施方式涉及形成互连结构的方法。在一个或多个实施方式中,方法包含:在基板上沉积蚀刻终止层,其中沉积的步骤包含物理气相沉积;和在蚀刻终止层上原位沉积金属层,其中原位沉积的步骤包含使等离子体处理气体流动到腔室中和将等离子体处理气体激发成等离子体以在基板上的蚀刻终止层上沉积金属层,其中基板持续在真空下,且不暴露至周围空气。
本公开内容的额外实施方式涉及一种处理工具。在一个或多个实施方式中,处理工具包含:中央传送站,包含配置成移动晶片的机械手;和复数个处理站,每个处理站连接至中央传送站且提供与相邻工艺站的处理区域分开的处理区域,复数个处理站包含第一物理气相沉积腔室和第二物理气相沉积腔室。
本公开内容的进一步实施方式涉及一种包括指令的非暂时性计算机可读介质。在一个或多个实施方式中,非暂时性计算机可读介质包括指令,当通过处理腔室的控制器执行所述指令时,所述指令引起处理腔室执行以下操作:在基板上沉积蚀刻终止层;在蚀刻终止层上原位沉积金属层;和维持基板持续在真空下。
附图说明
以此方式可详细理解本公开内容的上述特征,可通过参考实施方式获得上文简要概述的本公开内容的更特定说明,在附图中图示一些实施方式。然而,应理解,附图仅图示本公开内容的典型实施方式,且因此不应视为对本公开内容的范围的限制,因为本公开内容可认可其他等效的实施方式。
图1根据本公开内容的一个或多个实施方式,图示物理气相沉积腔室的示意性横截面图;
图2根据本公开内容的一个或多个实施方式,图示基板的横截面图;
图3根据本公开内容的一个或多个实施方式,图示基板的横截面图;
图4根据本公开内容的一个或多个实施方式,图示基板的横截面图;
图5根据本公开内容的一个或多个实施方式,图示互连结构的等距视图;
图5A根据一个或多个实施方式,图示图5的互连结构的横截面图;
图5B根据一个或多个实施方式,图示图5的互连结构的俯视图;
图6根据本公开内容的一个或多个实施方式,图示互连结构的等距视图;
图6A根据一个或多个实施方式,图示图6的互连结构的横截面图;
图6B根据一个或多个实施方式,图示图6的互连结构的俯视图;
图7根据本公开内容的一个或多个实施方式,图示互连结构的等距视图;
图7A根据一个或多个实施方式,图示图7的互连结构的横截面图;
图7B根据一个或多个实施方式,图示图7的互连结构的俯视图;
图8根据本公开内容的一个或多个实施方式,图示互连结构的横截面图;
图9根据本公开内容的一个或多个实施方式,图示互连结构的横截面图;
图10根据本公开内容的一个或多个实施方式,图示互连结构的等距视图;
图10A根据一个或多个实施方式,图示图10的互连结构的横截面图;
图10B根据一个或多个实施方式,图示图10的互连结构的俯视图;
图11根据本公开内容的一个或多个实施方式,图示互连结构的等距视图;
图11A根据一个或多个实施方式,图示图11的互连结构的横截面图;
图11B根据一个或多个实施方式,图示图7的互连结构的俯视图;
图12根据本公开内容的一个或多个实施方式,图示互连结构的等距视图;
图12A根据一个或多个实施方式,图示图12的互连结构的横截面图;
图12B根据一个或多个实施方式,图示图12的互连结构的俯视图;
图13根据本公开内容的一个或多个实施方式,图示互连结构的等距视图;
图13A根据一个或多个实施方式,图示图13的互连结构的横截面图;
图13B根据一个或多个实施方式,图示图13的互连结构的俯视图;
图14根据本公开内容的一个或多个实施方式,图示互连结构的等距视图;
图14A根据一个或多个实施方式,图示图14的互连结构的横截面图;
图14B根据一个或多个实施方式,图示图14的互连结构的俯视图;
图15根据本公开内容的一个或多个实施方式,描绘方法的流程图;并且
图16根据一个或多个实施方式,图示群集工具。
具体实施方式
在描述本公开内容的若干范例实施方式之前,应理解本公开内容不限于在以下说明书中阐述的构造或工艺步骤的细节。本公开内容容许其他实施方式且能够以各种方式实践或执行。
如在本说明书和随附权利要求书中所使用,术语“前驱物”、“反应物”、“反应气体”和类似者能够互换地使用以指代可与基板表面反应的任何气体物种。
如本文所使用的“基板”指代任何基板或形成于基板上的材料表面,在制作工艺期间在所述基板或所述材料表面上执行膜处理。举例而言,基板表面(可在基板表面上执行处理)取决于应用而包括诸如硅、氧化硅、应变硅、绝缘体上硅(SOI)、碳掺杂的氧化硅、非晶硅、掺杂的硅、锗、砷化镓、玻璃、蓝宝石的材料,和任何其他材料,诸如金属、金属氮化物、金属合金和其他导电材料。基板包括但不限于半导体晶片。基板可暴露于预加工工艺,以抛光、蚀刻、还原、氧化、羟基化、退火和/或烘烤基板表面。除了直接在基板本身的表面上的膜处理之外,在本公开内容中,所公开的任何膜处理步骤也可在如以下更详细公开的形成于基板上的下层上执行,且术语“基板表面”意图包括如上下文指示的这样的下层。因此,举例而言,在膜/层或部分膜/层已沉积至基板表面上的情况下,新沉积的膜/层的暴露表面成为基板表面。
一个或多个实施方式有利地提供形成互连的整合的(integrated)工艺。在一个或多个实施方式中,核心金属(core metal)沉积和金属蚀刻终止沉积两者以这两者自身的工艺能力而优化成低电阻率膜。沉积腔室以高真空水平整合在相同的处理平台上,以避免不期望的金属氧化。
本公开内容的一个或多个实施方式有利地提供基于减除式方案使得过孔能够对准(相对于底部线)的方法。自对准的减除式方案的实施方式允许形成具有蚀刻终止层/衬垫的互连结构。一些实施方式有利地提供过孔的自对准。
本公开内容的一个或多个实施方式有利地改进芯片互连电阻按比例缩小。电阻按比例缩小包括两个部分:线电阻和过孔电阻。在一个或多个实施方式中,线电阻通过实施低电阻率金属沉积而改进。在一个或多个实施方式中,过孔电阻通过整合(无真空破坏)超薄且低电阻率金属蚀刻终止层而改进。
在一个或多个实施方式中,与传统双镶嵌互连制作相比较,一个或多个实施方式的工艺有利地达成15-50%或更多的线电阻减少,和20-30%或更多的过孔电阻减少。当与沉积金属的传统双镶嵌方法相比较时,一个或多个实施方式的工艺对核心金属和金属蚀刻终止膜两者达成50%或更多的膜电阻率。此外,在一个或多个实施方式中,整合的平台进一步将有效电阻率减少约20%。
对沉积一个或多个实施方式的蚀刻终止层和金属层有用的物理气相沉积腔室50的范例在图1中示意性图示。物理气相沉积腔室50包括绕中心轴线54布置的真空腔室52,通过绝缘体58在中心轴线54上支撑靶56,绝缘体58将靶56真空密封至真空腔室52且将靶56与电气接地的真空腔室52电气绝缘。真空泵系统(未示出)将真空腔室52的内部抽吸至低毫托范围中的压力。
在一个或多个实施方式中,靶56的前表面的形状可为平面的或具有比内部直径部分厚的外部周围边缘的大致凹面。靶56包括金属的层,所述金属的层面向真空腔室52的内部且典型地含有不超过5原子%的除了要沉积的金属之外的元素,以提供溅射的金属的源。
DC功率源60相对于接地的真空腔室52或接地的侧壁屏蔽物(未示出)使靶负偏压,以将等离子体处理气体激发成等离子体。
在一个或多个实施方式中,等离子体处理气体包含以下项中的一者或多者:氖(Ne)、氩(Ar)、氪(Kr)和氙(Xe),且从气源通过质量流量控制器被供应至真空腔室52中。在具体实施方式中,等离子体处理气体包含氪(Kr)。不意欲受理论束缚,认为使用包含氪(Kr)的气源62作为等离子体处理气体不会导致氪原子的嵌入。因此,在一个或多个实施方式中,等离子体处理气体包含氪(Kr)、基本上由氪(Kr)组成、或由氪(Kr)组成。在一些实施方式中,等离子体处理气体大体上仅包含氪原子。在一个或多个实施方式中,气源62通过质量流量控制器64连接至真空腔室52。
在一个或多个实施方式中,靶功率将等离子体处理气体激发成等离子体,并且等离子体的带正电荷的离子朝向靶54加速且从靶54溅射金属原子。等离子体的密度通过在靶56的背面放置磁控管66而增加,磁控管66具有一个磁极性的内部磁极68,内部磁极68被相反磁极性的外部磁极70围绕。极68、70将磁场平行于靶56的面投射至真空腔室52中,以捕获电子且因此增加等离子体密度和得到的溅射速率。为了改进溅射均匀性和靶利用,磁极68、70关于中心轴线54不对称,而是被支撑在连接至轴74的臂上,轴74沿着中心轴线54延伸。马达76使轴74旋转且因此使磁控管66绕中心轴线54旋转,以提供至少方位角的均匀性。
在真空腔室52内的基座80支撑基板82,基板82与靶56相对,以用从靶56溅射的金属涂布基板82。可选地,RF功率源84通过电容耦合电路86使基座80偏压。基座80为导电的,使得基座80作用为电极。在真空腔室52内存在等离子体的情况下的RF偏压造成于基座80上出现负的DC自偏压,使得溅射的金属离子朝向基板82加速且这些溅射的金属离子的轨迹深深地进入形成于基板82中的任何高深宽比孔内。
在一个或多个实施方式中,用于蚀刻终止层的沉积的物理气相沉积处理腔室在溅射等离子体源的方面不同于用于金属层沉积的物理气相沉积处理腔室。在一个或多个实施方式中,用于沉积块体金属(bulk metal)的物理气相沉积处理腔室具有DC或RF源的任一者,而用于沉积蚀刻终止层的物理气相沉积处理腔室具有RF源。此外,用于沉积块体金属的物理气相沉积处理腔室具有在高温下(高于250℃)操作的基座/晶片温度,而蚀刻终止层沉积发生于低温下(约20℃至约400℃)。再者,用于块体金属沉积的物理气相沉积处理腔室使用氪(Kr)作为溅射气体,然而蚀刻终止层的沉积对钛(Ti)靶使用N2(氮化),或对氮化钛(TiN)靶使用氩(Ar)。
本公开内容的实施方式建立互连结构,而包括材料的多个层的沉积,随后使用减除式技术,诸如干式蚀刻技术或原子层蚀刻(ALE)。在一个或多个实施方式中,形成的导电互连结构根据需要由介电材料围绕。
参照图2,在一个或多个实施方式中,第一蚀刻终止层110形成于基板102上。如本文所述的,基板102可为任何适合的材料。仅出于描述的目的,基板102将作为硅基板而被讨论。在一个或多个实施方式中,基板102代表与下面的半导体结构接触以将互连结构与下面的半导体装置连接的结构。举例而言,若连接至FEOL(生产线前端(front end of line))装置(诸如晶体管、电容器或电阻器),则基板102可为钨插头(plug);或者,若要求互连,则基板102可为铜或其他导电插头材料。
图示的实施方式包括可选的阻挡层106。在一个或多个实施方式中,阻挡层106包含衬垫。在一个或多个实施方式中,阻挡层106也可从堆叠结构(stack)省略。举例而言,若第一金属层108具有对基板102的良好粘附,则可选的阻挡层106可为多余的。可选的阻挡层106可为可增加第一金属层108对基板102的粘附的任何适合的材料。在一个或多个实施方式中,阻挡层106包含以下项中的一者或多者:钽(Ta)、钛(Ti)、氮化钽(TaN)、氮化钛(TiN)或钽/氮化钽(Ta/TaN)。可选的阻挡层106可通过技术人员已知的任何适合的技术沉积,包括但不限于原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、蒸发或电镀。
在一个或多个实施方式中,第一金属(导电)层108在可选的阻挡层106上;或者若省略可选的阻挡层106则在基板102上。在一个或多个实施方式中,阻挡层106包含衬垫。第一金属层108可为通过技术人员已知的任何适合的技术沉积的任何适合的层。在一个或多个实施方式中,第一金属层108使用物理气相沉积来沉积。
在一个或多个实施方式中,也是导体层的第一蚀刻终止层110覆盖在第一金属层108上面。在一个或多个实施方式中,第一蚀刻终止层110包含蚀刻终止材料。蚀刻终止材料可包含本领域技术人员已知的任何适合的材料。在一个或多个实施方式中,蚀刻终止材料包含以下项中的一者或多者:钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钼(Mo)、钨(W)或钌(Ru)。在具体实施方式中,蚀刻终止材料包含氮化钛(TiN)。
在一个或多个实施方式中,第一蚀刻终止层110使用诸如图1中图示的处理腔室之类的处理腔室而通过物理气相沉积(PVD)形成。在一个或多个实施方式中,高频RF源用以产生具有高浓度金属离子的高度离子化等离子体。不意欲受理论束缚,认为高度离子化等离子体促进修改第一蚀刻终止层110结晶定向,带来拉伸应力和高密度的正向结合(positivecombination),造成优越的蚀刻选择性。
在一个或多个实施方式中,在图1中图示的处理腔室50中提供包含蚀刻终止材料的靶54。基座80包含高电流静电吸盘,在从约20℃至约400℃的范围中的温度下,包括从约200℃至约300℃的范围。在一个或多个实施方式中,在处理腔室50内的基座80支撑基板102,基板102与靶54相对,以用从靶54溅射的第一蚀刻终止层110涂布基板102。在一个或多个实施方式中,RF功率源通过电容耦合电路使支撑基板102的基座偏压。基座为导电的,使得基座作用为电极。在处理腔室内存在等离子体的情况下的RF偏压造成在基座80上出现负的DC自偏压,使得溅射的蚀刻终止材料离子朝向基板102加速且这些溅射的蚀刻终止材料离子的轨迹深深地进入形成于基板102中的任何高深宽比孔内。在一个或多个实施方式中,RF功率源在从约1kW至约10kW的范围中,包括从约2kW至约3kW的范围。
在一个或多个实施方式中,沉积于基板102上的第一蚀刻终止层110具有在从约0.5nm至5.0nm的范围中的厚度。
参照图3,在一个或多个实施方式中,在沉积第一蚀刻终止层110之后,在第一蚀刻终止层110上沉积金属层112。在一个或多个实施方式中,金属层112包含低电阻率核心金属。在一个或多个实施方式中,以高温可偏压静电吸盘(ESC)沉积较低电阻率核心金属。在一个或多个实施方式中,金属层112通过物理气相沉积工艺来沉积。在一个或多个实施方式中,金属层112可包含以下项中的一者或多者:钌(Ru)、钼(Mo)、钨(W)、铜(Cu)、钴(Co)、铱(Ir)、金属硅化物、金属合金和类似者。在一个或多个实施方式中,金属层112包含以下项中的一者或多者:钌(Ru)、钼(Mo)、钨(W)、铜(Cu)、钴(Co)和铱(Ir)。在具体实施方式中,金属层112包含钌(Ru)。在其他具体实施方式中,金属层112包含钼(Mo)。在其他具体实施方式中,金属层112包含钨(W)。
在一个或多个实施方式中,将包含待溅射以沉积金属层112的金属的靶54提供于诸如图1中图示的腔室50之类的处理腔室中。处理腔室也可包含支撑基板102的基座。基座80包含高电流静电吸盘,在小于约500℃的温度下。在一个或多个实施方式中,温度在从约200℃至约450℃的范围中。在一个或多个实施方式中,选自以下项的物种流动到腔室中并且被激发成等离子,以在基板102上的第一蚀刻终止层110上沉积金属层112:氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)和上述项的组合。
在一个或多个实施方式中,DC功率源相对于接地的处理腔室50或接地的侧壁屏蔽物从约500W至约10kW使靶负偏压,包括从约900W至约8kW,和从约900W至约2kW,以将等离子体处理气体激发成等离子体,等离子体处理气体例如氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)。
在一个或多个实施方式中,AC功率源提供在从约0W至约500W的范围中的功率,包括从约200W至约400W。
在一个或多个实施方式中,处理腔室的压力在从约5mTorr至约100mTorr的范围中,包括从约5mTorr至约50mTorr。
参照图4,在一个或多个实施方式中,首先沉积种子(seed)金属105,接着在种子金属105上沉积块体金属层112。不意欲受理论束缚,认为首先沉积种子金属105随后沉积块体金属层112改进金属晶粒(grain)。因此,参照图4,在一个或多个实施方式中,在处理腔室中提供包含金属层112的金属的靶54。处理腔室还可包含支撑基板的基座80。基座80包含高电流静电吸盘,在小于约500℃的温度下。在一个或多个实施方式中,温度在从约200℃至约450℃的范围中。在一个或多个实施方式中,选自以下项的物种流动到腔室中并且被激发成等离子体,以在基板102上的第一蚀刻终止层110上沉积金属种子102:氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)和上述项的组合。
在一个或多个实施方式中,金属种子105包含与金属层112相同的材料。在一个或多个实施方式中,金属种子105包含以下项中的一者或多者:钌(Ru)、钼(Mo)、钨(W)、铜(Cu)、钴(Co)、铱(Ir)、金属硅化物和金属合金。在一个或多个实施方式中,金属种子105包含以下项中的一者或多者:钌(Ru)、钼(Mo)、钨(W)、铜(Cu)、钴(Co)和铱(Ir)。在一个或多个具体实施方式中,金属种子105包含钌(Ru)。在其他具体实施方式中,金属种子105包含钼(Mo)。
在一个或多个实施方式中,DC功率源相对于接地的处理腔室50或接地的侧壁屏蔽物从约500W至约10kW使靶54负偏压,以将等离子体处理气体激发成等离子体,等离子体处理气体例如氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)。
在一个或多个实施方式中,AC功率源提供在从约0W至约500W的范围中的功率。
后续地,在一个或多个实施方式中,接着在种子金属105上沉积金属层112。在一个或多个实施方式中,在处理腔室中提供包含金属层112的金属的靶54。处理腔室还可包含支撑基板的基座80。基座80包含高电流静电吸盘,在小于约500℃的温度下。在一个或多个实施方式中,温度在从约200℃至约450℃的范围中。在一个或多个实施方式中,选自以下项的物种流动到腔室中并且被激发成等离子体,以在基板102上的第一蚀刻终止层110上的金属种子105上沉积金属层112:氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)和上述项的组合。
在一个或多个实施方式中,DC功率源相对于接地的处理腔室50或接地的侧壁屏蔽物从约900W至约8kW、和从约900W至约2kW使靶54负偏压,以将等离子体处理气体激发成等离子体,等离子体处理气体例如氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)。
在一个或多个实施方式中,AC功率源提供在从约200W至约400W的范围中的功率。
参照图5,以此方式沉积第一蚀刻终止层110和金属层112(和可选的金属种子105)提供不具有失效的蚀刻终止层的互连结构。
图5示出待使用以形成互连结构的层的范例起始“堆叠结构”101的等距三维视图100。图5A图示图5中图示的装置的横截面图100A。图5B为图5中图示的互连结构的俯视图100B。技术人员将认识到范例的“堆叠结构”101仅为一种可能的配置,且不应视为对本公开内容的范围的限制。
在一个或多个实施方式中,第一金属(导电)层108在可选的阻挡层106上;或者若省略可选的阻挡层106则在基板102上。在一个或多个实施方式中,阻挡层106包含衬垫。第一金属层108可为通过技术人员已知的任何适合的技术沉积的任何适合的层。在一个或多个实施方式中,如以上关于金属层112所讨论的,第一金属层108使用物理气相沉积来沉积。在一些实施方式中,第一金属层108为材料的保形层,所述材料选自诸如以下项(举例而言且不是以限制的方式)的金属:钨(W)、钴(Co)、钌(Ru)、钼(Mo)、铝(Al)、铜(Cu)、硅化物、石墨烯或上述项的组合。在一个或多个实施方式中,第一金属层包含钌(Ru)。
在一个或多个实施方式中,也是导体层的第一蚀刻终止层110覆盖在第一金属层108上面。在一个或多个实施方式中,第二金属层112形成于第一蚀刻终止层110上。第二金属层112可(但不需要)与以上所述的第一金属层108相同。在一个或多个实施方式中,第二金属层112包含形成柱的(pillar-forming)金属。在一些实施方式中,举例而言且不以限制的方式,形成柱的金属选自以下项中的一者或多者:钨(W)、钴(Co)、钌(Ru)、钼(Mo)、铝(Al)、铜(Cu)、硅化物、石墨烯或上述项的组合。在一个或多个实施方式中,第二金属层112包含钌(Ru)。
在一个或多个实施方式中,第一蚀刻终止层110用于第二金属层112的蚀刻终止。在一个或多个实施方式中,第二金属层112包含钌(Ru),且第一蚀刻终止层110包含以下项中的一者或多者:钛、钽、氮化钛(TiN)、氮化钽(TaN)、钨(W)、钼(Mo)或类似者。在一个或多个实施方式中,当第一金属层108和第二金属层112为不同材料且对彼此具有高的蚀刻选择性时,省略第一蚀刻终止层110。
在一个或多个实施方式中,第二蚀刻终止层114覆盖在第二金属层112上面。在一个或多个实施方式中,第二蚀刻终止层114成分可(但不需要)与第一蚀刻终止层110相同。在一个或多个实施方式中,具有作为相同材料的第一蚀刻终止层110和第二蚀刻终止层114简化处理。在一个或多个实施方式中,第二蚀刻终止层114可为任何适合的材料(包括但不限于钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、W、Co、Ru、铌(Nb)、氮化铌(NbN)和上述项的组合)的保形层,所述材料使用选自以下项的技术沉积:CVD、PVD、ALD、由金属的蒸发的源沉积、金属电镀,或可为钛(Ti)的氧化物,而以诸如硅化物之类的掺杂物掺杂。
在一个或多个实施方式中,第二蚀刻终止层114用于硬掩模层116的蚀刻终止。在一个或多个实施方式中,硬掩模层116包含氧化硅,且第二蚀刻终止层114包含以下项中的一者或多者:钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、氮化硅(SiN)、碳氮化硅(SiCN)、氮氧化硅(SiON)或类似者。在一个或多个实施方式中,省略、不存在第二蚀刻终止层114。在一些实施方式中,当用于硬掩模层116的蚀刻化学物不影响第二金属层112时,诸如,举例而言,当硬掩模层116包含氧化硅(SiO)且第二金属层112包含钌时,不存在第二蚀刻终止层114。
在一个或多个实施方式中,硬掩模层116覆盖在第二蚀刻终止层114上面。在一个或多个实施方式中,硬掩模层与覆盖在上面的“光刻堆叠结构”结合使用,以将装置图案转移通过以上所述的下面的层114、112、110和108。在一个或多个实施方式中,硬掩模层116为单一层。在其他实施方式中,硬掩模层116为层的组合。硬掩模层116并未在本文描述,但在一个或多个实施方式中,使用本领域中已知的材料和图案化技术来制作,而能够提供10nm节点(16nm HPCD)或更低的图案。在一些实施方式中,硬掩模层116包含金属或介电掩模材料。适合的介电材料包括但不限于氧化硅(SiO)、氮化硅(SiN)、碳化硅(SiC)、氧化铝(AlOx)、氮化铝(AlN)和上述项的组合。技术人员将认识到使用像是SiO的化学式代表氧化硅并不暗示元素之间的任何特定化学计量关系。化学式仅识别膜的主要元素。
在一个或多个实施方式中,底部抗反射涂层(BARC)118和光刻胶120形成于上述层上。使图示的光刻胶120图案化而具有沟道122;然而,图案可为任何适合的形状或形状的组合。
在一个或多个实施方式中,硬掩模层116、底部抗反射涂层(BARC)118和光刻胶120的组合在本文中称为第一“光刻图案化结构”。
图6图示从图5中图示的起始堆叠结构101形成的部分图案化结构的等距视图200。图6A图示图6中图示的结构的横截面图200A。图6B是图6中图示的结构的俯视图200B。在一个或多个实施方式中,在第一方向上将第二金属层112蚀刻至第一蚀刻终止层110的顶表面,以在第一蚀刻终止层110上方建立向上延伸的第一导电线202。在一个或多个实施方式中,形成第一导电线202包含将图案化的互连堆叠结构101暴露至蚀刻气体,和以高蚀刻速率蚀刻图案化的互连堆叠结构。在一个或多个实施方式中,第二金属层112以在约0.5nm/s至约5nm/s的范围中的高速率,包括约1nm/s、约1.5nm/s、约2nm/s、约2.5nm/s、约3nm/s、约3.5nm/s、约4nm/s、约4.5nm/s或约5nm/s,达在约10秒至约100秒的范围中的时间段,包括约10秒至约80秒、约20秒至约90秒或约10秒至约60秒来蚀刻。不意欲受理论束缚,认为高蚀刻速率达短的时间段的组合最小化硬掩模层116的溅射。在一个或多个实施方式中,第二金属层112包含钌(Ru),且在加利福尼亚州圣克拉拉市SCLA的应用材料公司的
Figure BDA0003736549960000131
蚀刻腔室等中被蚀刻。在一个或多个实施方式中,源功率在约500瓦特(W)至约1800W的范围中,偏压功率在约50W至约300W的范围中,偏压功率脉冲占空比在约15%至约90%的范围中,压力在约5mTorr至约50mTorr的范围中,静电吸盘温度在约30℃至约90℃的范围中,氧的气体流量在约100sccm至约700sccm的范围中,且氯的气体流量在约20sccm至100sccm的范围中。
在一个或多个实施方式中,覆盖在由第二金属层112形成的导电线202上面的是第二蚀刻终止层114的线204、和硬掩模层116的线206。在一个或多个实施方式中,导电线202由金属形成,且此金属为提供通过半导体结构的节点尺寸规定的有效电阻率的金属。在一个或多个实施方式中,沟道208将第二金属层112的行分开,第二金属层112的行将被进一步处理以成为导电互连触点。
图7图示在移除图案化堆叠结构之后图6中所显示的部分图案化结构的等距三维视图300。图7A图示图7中图示的结构的横截面图300A。图7B为图7中图示的结构的俯视图300B。在一个或多个实施方式中,第一蚀刻终止层110被蚀刻至第一金属层108的顶表面,且第一金属层108接着被蚀刻形成在基板102上可选的阻挡层106上方的第二导电线212。在一个或多个实施方式中,阻挡层106包含衬垫。在一个或多个实施方式中,第一蚀刻终止层110为氮化钛(TiN),且在加利福尼亚州圣克拉拉市的应用材料公司的
Figure BDA0003736549960000132
蚀刻腔室中蚀刻。在一个或多个实施方式中,源功率在约300W至约1000W的范围中,偏压功率在约50W至约300W的范围中,压力在约4至约15mTorr的范围中,静电吸盘温度在约30℃至约70℃的范围中,氯的气体流量在约30sccm至约250sccm的范围中,甲烷的气体流量在约10sccm至约100sccm的范围中,且氮的气体流量在约30至约500sccm的范围中。在一个或多个实施方式中,氮化钛(TiN)蚀刻工艺通过在约1000Hz至约10000Hz的频率范围和约15%至约90%的占空比范围中对偏压和源功率加以脉冲来蚀刻。
图8图示根据一个或多个实施方式的结构的横截面图。参照图8,在一个或多个实施方式中,于第一金属层108的蚀刻工艺中钝化第一导电线202的第二金属层112。带有钝化的蚀刻通过避免活性物种(例如,自由基或高能离子)与第一导电线202反应而减少第一导电线202侧壁的侵蚀/颈缩(necking)。在一个或多个实施方式中,第一导电线202的侧壁203通过利用硬掩模溅射效应以溅射硬掩模材料214至第一导电线202的侧壁203而钝化。在一个或多个实施方式中,溅射的硬掩模材料214为氧化物,例如氧化硅,且第一金属层108为钌(Ru)。在一个或多个实施方式中,硬掩模溅射效应通过将稀释气体(例如,Ar、H2、He、N2)与蚀刻气体混合来达成。在一个或多个实施方式中,硬掩模溅射效应通过将稀释气体(例如,Ar、H2、He、N2)与用于钌(Ru)蚀刻的蚀刻气体混合来达成。在一个或多个实施方式中,钌(Ru)蚀刻在加利福尼亚州圣克拉拉市的应用材料公司的
Figure BDA0003736549960000141
蚀刻腔室中执行。在一个或多个实施方式中,源功率在约300W至约1800W的范围中,偏压功率在约50W至约300W的范围中,偏压功率脉冲占空比在约15%至约90%的范围中,压力在约4mTorr至约30mTorr的范围中,静电吸盘温度在约30℃至约90℃的范围中,氧的气体流量在约100至约700sccm的范围中,且氯的气体流量在约20至约100sccm的范围中。在一个或多个实施方式中,稀释气体为氮(N2),且以10至100sccm的流量提供。
图9图示根据一个或多个实施方式的结构的横截面图。参照图9,在一个或多个实施方式中,于第一导电线202的侧壁203上的溅射的硬掩模214接着通过湿式或干式蚀刻工艺移除。在一些实施方式中,溅射的硬掩模214包含金属或介电掩模材料。适合的介电材料包括但不限于氧化硅(SiO)、氮化硅(SiN)、碳化硅(SiC)、氧化铝(AlOx)、氮化铝(AlN)和上述项的组合。在一个或多个实施方式中,溅射的硬掩模214包含氧化硅,且通过稀释氢氟酸(DHF)清洁来移除。在一个或多个实施方式中,DHF清洁在约100:1至约2000:1的稀释范围中执行达约10秒至约10分钟的时间范围。在一个或多个实施方式中,使溅射的硬掩模214溅射的步骤包含添加稀释气体至蚀刻气体。在一个或多个具体实施方式中,溅射的硬掩模214包含氧化硅,第二导电线212包含钌(Ru),且稀释气体包含氮(N2)。
在一个或多个实施方式中,覆盖在由第一金属层108形成的第二导电线212上面的是第一蚀刻终止层110的线210、第一导电线202、第二蚀刻终止层114的线204、硬掩模层116的线206。在一个或多个实施方式中,第二导电线212由金属形成,且此金属为提供通过半导体结构的节点尺寸规定的有效电阻率的金属。在一个或多个实施方式中,沟道208将向上延伸的导电线202、212的行分开,向上延伸的导电线202、212的行将被进一步处理以成为导电互连触点。
图10图示在以第二BARC或旋涂介电材料124填充先前蚀刻的沟道208之后的在图7中显示的部分图案化结构的等距三维视图400,第二BARC或旋涂介电材料124用以支撑后续施加的光刻胶126。在一个或多个实施方式中,BARC(底部抗反射涂层)或旋涂介电材料124由以下至少一者形成:聚合物组分、交联组分和酸产生剂(acid generator)。在一个或多个实施方式中,BARC或旋涂介电材料124于施加至基板表面之后固化,使得前驱物材料能够穿透至具有最小临界尺寸的空间中。图10A图示图10中显示的结构的横截面图600A。图10B图示图10中图示的结构的俯视图600B,包括BARC或旋涂电介质124填充的沟道,所述沟道将待进一步处理以成为导电互连的材料的行分开。
在一个或多个实施方式中,底部抗反射涂层(BARC)或旋涂介电材料124和光刻胶126的组合在本文称为第二“光刻图案化结构”。
图11图示在以相对于先前蚀刻的沟道128(未显示,因为这些先前蚀刻的沟道130被以BARC或旋涂电介质124填充)的角度蚀刻一系列空间(沟道)130之后的图10中显示的部分图案化结构的等距三维视图700。在一个或多个实施方式中,BARC或旋涂介电层124和硬掩模层116已被向下蚀刻至第一导电线202的上部表面。图11A图示图11中显示的结构的横截面图700A。图11B图示图1中显示的结构的俯视图700B。
图12图示在以相对于先前蚀刻的沟道128(未显示,因为这些先前蚀刻的沟道128被以BARC或旋涂电介质124填充)的角度蚀刻一系列空间(沟道)130之后的图11中显示的部分图案化结构的等距三维视图800。在一个或多个实施方式中,BARC或旋涂介电层124和导电线202已蚀刻至第一蚀刻终止层210的线的上部表面。图12A图示图12中显示的结构的横截面图800A。图12B图示图12中显示的结构的俯视图800B。
图13图示在移除BARC或旋涂介电层124之后、图12中显示的部分图案化结构的等距三维视图900,BARC或旋涂介电层124的移除典型地通过使用蚀刻剂等离子体的干式蚀刻工艺来进行,所述蚀刻剂等离子体不影响层206、202、210、212、106和102。在一个或多个实施方式中,等离子体蚀刻工艺利用H2/N2或H2/O2的混合物,且具有或不具任何稀释气体(例如,Ar、He)。图13A图示显示图13中显示的结构的横截面图900A。图13B显示图13中显示的结构的俯视图900B。
图14图示在移除第一蚀刻终止层210和阻挡层106之后、图13中显示的部分图案化结构的等距三维视图100,第一蚀刻终止层210和阻挡层106的移除通常通过使用蚀刻剂等离子体的干式蚀刻工艺来进行,所述蚀刻剂等离子体不影响层202、210、212、106和102。在一个或多个实施方式中,等离子体蚀刻工艺利用H2/N2或H2/O2的混合物,且具有或不具任何稀释气体(例如,Ar、He)。不意欲受理论束缚,认为因为第一蚀刻终止层210和阻挡层106为导电层,第一蚀刻终止层210和阻挡层106必须以与第一金属层108相同的图案蚀刻,以避免任何线短路。在一个或多个实施方式中,阻挡层106包含必须蚀刻的衬垫。图14A图示显示在图14中显示的结构的横截面图1000A。图14B显示图14中显示的结构的俯视图1000B。
图15根据本公开内容的一个或多个实施方式,图示方法1100的工艺流程图。在操作1106处,于基板上形成蚀刻终止层。如上文所讨论的,蚀刻终止层可通过用于沉积薄膜的物理气相沉积(PVD)形成。在操作1108处,通过物理气相沉积在蚀刻终止层上沉积金属层。在操作1110处,形成互连堆叠结构。在操作1120处,形成第一导电线(例如,通过减除式蚀刻工艺)。在操作1130处,形成第二导电线(例如,通过减除式蚀刻工艺)。在操作1140处,沉积介电材料(例如,BARC或旋涂电介质)。在操作1150处,蚀刻互连装置以形成自对准的过孔。在操作1160处,移除介电材料。在操作1170处,蚀刻第一蚀刻终止层210和阻挡层106。在一个或多个实施方式中,阻挡层106包含衬垫,衬垫被蚀刻。
在一些实施方式中,第一蚀刻终止层110和第二金属层112的沉积在整合的系统中执行。在一个或多个实施方式中,整合的系统避免第一蚀刻终止层110的氧化,第一蚀刻终止层110的氧化可增加第一蚀刻终止层110的电阻率。在一些实施方式中,阻挡层106和第一金属层108的沉积在整合的系统中执行。在一个或多个实施方式中,整合的系统避免阻挡层106的氧化,阻挡层106的氧化可增加阻挡层106的电阻率。在一个或多个实施方式中,阻挡层106包含衬垫,且整合的系统避免衬垫的氧化,衬垫的氧化可增加衬垫的电阻率。
通过使用包括线金属的变化的层的堆叠结构;具有相对高导电率组分的蚀刻终止材料层(为金属或掺杂的陶瓷或聚合材料的形式);和构成光刻堆叠结构的图案转移层(典型地包括硬掩蔽材料);和通过施加减除式技术以在堆叠结构内形成期望的结构,有可能例如以柱的形式形成互连导管,而不需要以流体导电材料填充细小毛细管。以上所述的形成互连结构的方法使得能够进展至处于50nm间距尺寸和更小的装置。
在一个或多个实施方式中,基板从第一物理气相沉积腔室(其中沉积第一蚀刻终止层110)移动至分开的第二物理气相沉积腔室(其中沉积金属层108)。在一个或多个实施方式中,基板从第一腔室至第二腔室的移动为在无空气破坏的真空下进行的整合的工艺。
在一个或多个实施方式中,基板接着移动至另一处理腔室以用于进一步处理。基板可直接从物理气相沉积腔室移动至分开的处理腔室,或者基板可从物理气相沉积腔室移动至一个或多个传送腔室,且接着移动至分开的处理腔室。相应地,处理设备可包含与传送站连通的多个腔室。此类的设备可称为“群集工具”或“群集系统”和类似者。
一般而言,群集工具为模块化系统,包含多个腔室,所述多个腔室执行各种功能,包括基板寻找中心(center-finding)和定向、除气、退火、沉积和/或蚀刻。根据一个或多个实施方式,群集工具包括至少第一腔室和中央传送腔室。中央传送腔室可容纳机械手,机械手可在处理腔室与装载锁定腔室之间和之中往来运输(shuttle)基板。传送腔室典型地维持在真空条件下,且提供中间阶段以用于将基板从一个腔室往来运输至另一腔室和/或至定位于群集工具的前端处的装载锁定腔室。可适用于本发明的两个熟知群集工具为
Figure BDA0003736549960000171
Figure BDA0003736549960000172
两者均可从加利福尼亚州圣克拉拉市的应用材料公司取得。然而,腔室的实际布置和组合可出于执行本文所述的工艺的具体步骤的目的而变化。可使用的其他处理腔室包括但不限于循环层沉积(CLD)、原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、蚀刻、预清洁、化学清洁、诸如RTP之类的热加工、等离子体氮化、除气、定向、羟基化和其他基板工艺。通过在群集工具上的腔室中执行工艺,可在沉积后续膜之前不氧化的情况下避免用大气杂质来表面污染基板。
根据一个或多个实施方式,基板持续在真空或“装载锁定”条件下,且当从一个腔室移动至下一腔室时不暴露至周围空气。传送腔室因此在真空下,且在真空压力下被“抽吸”。惰性气体可存在于处理腔室或传送腔室中。在一些实施方式中,使用惰性气体作为净化气体,以移除一些或所有的反应物。根据一个或多个实施方式,净化气体在沉积腔室的出口处注入,以避免反应物从沉积腔室移动至传送腔室和/或额外的处理腔室。因此,惰性气体的流动在腔室的出口处形成帘幕。
基板可在单一基板沉积腔室中处理,其中在处理另一基板之前,装载、处理和卸载单一基板。基板也可以连续方式处理,类似于传送带系统(conveyer system),其中多个基板个别地装载至腔室的第一部分中,移动通过腔室,且从腔室的第二部分卸载。腔室和相关联的传送带系统的形状可形成直的路径或弯曲的路径。此外,处理腔室可为转盘(carousel),其中多个基板绕中心轴线移动,且于整个转盘路径暴露至沉积、蚀刻、退火、清洁等等的工艺。
在处理期间,可加热或冷却基板。这样的加热或冷却可通过任何适合的手段完成,包括但不限于改变基板支撑件的温度和使加热的或冷却的气体流动至基板表面。在一些实施方式中,基板支撑件包括加热器/冷却器,加热器/冷却器可经控制以传导地改变基板温度。在一个或多个实施方式中,采用的气体(反应气体或惰性气体中的任一者)被加热或冷却以局部改变基板温度。在一些实施方式中,加热器/冷却器与基板表面相邻地定位在腔室内,以对流地改变基板温度。
在处理期间基板也可为静态或旋转的。旋转的基板可连续旋转或在分散的步骤中旋转。举例而言,基板可贯穿整个工艺而旋转,或者基板可在暴露于不同反应气体或净化气体之间小量旋转。在处理期间旋转基板(无论连续或逐步)可通过使例如在气体流动几何形状中的局部变化性的影响最小化,而帮助产生更均匀的沉积或蚀刻。
如图16中所显示,本公开内容的额外实施方式涉及用于形成存储器装置和所述方法的处理工具900。群集工具900包括具有复数个侧边的至少一个中央传送站921、931。机械手925、935定位于中央传送站921、931内,且配置成移动机械手叶片和晶片至复数个侧边中的每一者。
群集工具900包含连接至中央传送站的复数个处理腔室902、904、906、908、910、912、914、916和918,也称为工艺站。各种处理腔室提供与相邻工艺站隔绝的分开的处理区域。处理腔室可为任何适合的腔室,包括但不限于物理气相沉积腔室、(多个)传送空间、晶片定向器/除气腔室、退火腔室、蚀刻腔室和类似者。工艺腔室和部件的特定布置可取决于群集工具而改变,且不应视为限制本公开内容的范围。
在一些实施方式中,群集工具900包括至少一个物理气相沉积腔室。在一些实施方式中,群集工具900包括连接至中央传送站的两个物理气相沉积腔室。
在图16中所显示的实施方式中,工厂接口950连接至群集工具900的前部。工厂接口950包括在工厂接口950的前部951上的装载腔室954和卸载腔室956。尽管装载腔室954显示为在左边且卸载腔室956显示为在右边,本领域技术人员将理解这仅为一种可能配置的代表。
装载腔室954和卸载腔室956的尺寸和形状可取决于例如在群集工具900中处理的基板而改变。在所显示的实施方式中,装载腔室954和卸载腔室956经设计尺寸以保持晶片盒,其中复数个晶片定位于所述盒内。
机械手952在工厂接口950内,且可在装载腔室954与卸载腔室956之间移动。机械手952能够将晶片从装载腔室954中的盒传送通过工厂接口950而至装载锁定腔室960。机械手952还能够将晶片从装载锁定腔室962传送通过工厂接口950而至卸载腔室956中的盒。如本领域技术人员将理解的,工厂接口950可具有多于一个的机械手952。举例而言,工厂接口950可具有在装载腔室954与装载锁定腔室960之间传送晶片的第一机械手和在装载锁定962与卸载腔室956之间传送晶片的第二机械手。
所显示的群集工具900具有第一区段920和第二区段930。第一区段920通过装载锁定腔室960、962连接至工厂接口950。第一区段920包括第一传送腔室921,第一传送腔室921具有定位在第一传送腔室921中的至少一个机械手925。机械手925也称为机械手晶片传输机构。第一传送腔室921相对于装载锁定腔室960、962、工艺腔室902、904、916、918和缓冲腔室922、924位于中心。一些实施方式的机械手925为多臂机械手,所述多臂机械手能够一次独立移动多于一个的晶片。在一些实施方式中,第一传送腔室921包含多于一个的机械手晶片传送机构。在第一传送腔室921中的机械手925配置成在绕第一传送腔室921的腔室之间移动晶片。个别晶片承载在位于第一机械手机构的远端处的晶片传输叶片上。
在第一区段920中处理晶片之后,晶片可通过穿过腔室(pass-through chamber)传递至第二区段930。举例而言,腔室922、924可为单方向或双方向穿过腔室。可使用穿过腔室922、924例如以在第二区段930中处理之前低温冷却晶片,或允许在移动回到第一区段920之前的晶片冷却或后处理。
系统控制器990与第一机械手925、第二机械手935、第一复数个处理腔室902、904、916、918和第二复数个处理腔室906、908、910、912、914通信。系统控制器990可为任何适合的部件,所述部件可控制处理腔室和机械手。举例而言,系统控制器990可为计算机,包括中央处理单元(CPU)992、存储器994、输入/输出(I/O)996和支持电路998。控制器990可直接控制处理工具900,或经由与特定工艺腔室和/或支持系统部件相关联的计算机(或控制器)来控制处理工具900。
在一个或多个实施方式中,控制器990可为任何形式的通用计算机处理器中的一者,而可在工业设定中使用以用于控制各种腔室和子处理器。控制器990的存储器994或计算机可读介质可为容易取得的存储器中的一者或多者,诸如非暂时性存储器(例如,随机存取存储器(RAM))、只读存储器(ROM)、软盘、硬盘、光学储存介质(例如,压缩光盘或数字影碟)、闪存驱动或任何其他形式的数字储存装置,不论本地或远程。存储器994可保留指令集,指令集能够通过处理器(CPU 992)操作,以控制处理工具900的参数和部件。
支持电路998耦合至CPU 992,用于以传统方式支持处理器。这些电路包括高速缓存、电源供应器、时钟电路、输入/输出电路和子系统和类似者。一个或多个工艺可作为软件例程储存于存储器994中,当通过处理器执行或调用时,软件例程引起处理器以本文所述的方式控制处理工具900或个别处理单元的操作。软件例程也可通过与通过距由CPU 992控制的硬件远程定位的第二CPU(未显示)来储存和/或执行。
本公开内容的一些或所有工艺和方法也可在硬件中执行。照此,工艺可在软件中实施,且在硬件中使用计算机系统执行而作为例如专用集成电路或其他类型的硬件实施方式,或作为软件与硬件的组合。当通过处理器执行时,软件例程将通用计算机转换成专用计算机(控制器),该专用计算机(控制器)控制腔室操作,使得执行工艺。
在一些实施方式中,控制器990具有一种或多种配置,以执行个别工艺或子工艺,以执行方法。控制器990可连接至中间部件且配置成操作中间部件,以执行方法的功能。举例而言,控制器990可连接至物理气相沉积腔室且配置成控制物理气相沉积腔室。
通常可将工艺储存于系统控制器990的存储器994中而作为软件例程,当通过处理器执行时,所述软件例程引起工艺腔室执行本公开内容的工艺。软件例程也可通过距由处理器控制的硬件远程地定位的第二处理器(未显示)来储存和/或执行。本公开内容的一些或所有方法也可在硬件中执行。照此,工艺可在软件中实施且使用计算机系统执行、在硬件中例如作为专用集成电路或其他类型的硬件实施方式而实施、或作为软件与硬件的组合。当通过处理器执行时,软件例程将通用计算机转换成专用计算机(控制器),所述专用计算机(控制器)控制腔室操作,使得执行工艺。
在一些实施方式中,系统控制器990具有配置以控制物理气相沉积腔室,以在约20℃至约400℃的范围中的温度下于晶片上沉积蚀刻终止层,且控制RF功率源以具有在从约1kW至约10kW的范围中的功率。
在一些实施方式中,系统控制器990具有配置以控制物理气相沉积腔室,以在约200℃至约450℃的范围中的温度下于晶片上的蚀刻终止层上沉积金属层,且控制DC功率源以在从约5mTorr至约100mTorr的范围中的压力下具有在从约500W至约10kW的范围中的功率。
在一个或多个实施方式中,处理工具包含:中央传送站,包含机械手,机械手配置成移动晶片;复数个工艺站,每个工艺站连接至中央传送站且提供与相邻工艺站的处理区域分开的处理区域,复数个工艺站包含第一物理气相沉积腔室和第二物理气相沉积腔室;和控制器,连接至中央传送站和复数个工艺站,控制器配置成启动机械手以在工艺站之间移动晶片和控制在工艺站中的每一者中发生的工艺。
现参照以下范例描述本公开内容。在描述本公开内容的若干范例实施方式之前,应理解,本公开内容不限于在以下说明中阐述的构造或工艺步骤的细节。本公开内容容许其他实施方式,且能够以各种方式实践或执行。
范例
范例1
具有约1.5nm厚度的氮化钛(TiN)的层通过物理气相沉积形成于基板上。TiN层在260℃的温度下于PVD腔室中形成。
具有10至100nm厚度的钌(Ru)的层通过物理气相沉积形成于氮化钛(TiN)层上。Ru层在约250℃至约450℃的范围中的温度下于PVD腔室中形成。
整合两个物理气相沉积处理腔室,且在没有空气破坏的情况下在真空下执行沉积工艺。
具有在TiN蚀刻终止层上的Ru的基板接着通过应用材料公司的SYM3、以卤素(Cl、Br)、氧、Ar、He、N2的组合的工艺、被加压在<100mTorr下、在源和偏压的直接等离子体环境中蚀刻。
范例2–比较例
具有约1.5nm厚度的氮化钛(TiN)的层通过原子层沉积形成于基板上。TiN层在340℃的温度下于原子层沉积腔室中形成。
具有10至100nm厚度的钌(Ru)的层通过化学气相沉积(CVD)形成于氮化钛(TiN)层上。Ru层在约150℃至约250℃的温度下于化学气相沉积腔室中形成。
在工艺工具中整合原子层沉积工艺腔室和化学气相沉积腔室,且在没有空气破坏的情况下在真空下执行沉积工艺。
具有在TiN蚀刻终止层上的Ru的基板接着通过应用材料公司的SYM3、以卤素(Cl、Br)、氧、Ar、He、N2的组合的工艺、被加压在<100mTorr下、在源和偏压的直接等离子体环境中蚀刻。没有开放TiN蚀刻终止层的余地。线由于TiN杂质和TiN氧化物(TiOx)而合并。
范例3–比较例
具有约1.5nm厚度的氮化钛(TiN)的层通过物理气相沉积形成于基板上。TiN层在室温至300℃的温度下于物理气相沉积腔室中形成。
具有10至100nm厚度的钌(Ru)的层通过物理气相沉积形成于氮化钛(TiN)层上。Ru层在250-450℃的温度下于物理气相沉积腔室中形成。
两个物理气相沉积处理腔室并未整合于单一处理工具中,且在TiN的沉积与Ru层的沉积之间具有空气破坏。
具有在TiN蚀刻终止层上的Ru的基板接着通过应用材料公司的SYM、以卤素(Cl、Br)、氧、Ar、He、N2的组合的工艺、被加压在<100mTorr下、在源和偏压的直接等离子体环境中蚀刻。
结果:
Figure BDA0003736549960000231
结果说明在范例1中形成的装置相较于范例2和范例3的装置具有优越的电阻率。范例1的装置(堆叠结构)具有多15-50%的线电阻减少和多20-30%的过孔电阻减少。此外,范例1的TiN蚀刻终止层可在蚀刻终止层不失效的情况下成功地过蚀刻(over etch),而范例2和范例3的蚀刻终止层不能过蚀刻。
在本文所讨论的描述材料和方法的上下文中术语“一(a)”与“一(an)”与“所述”和类似所提及对象的使用(尤其在所附权利要求的上下文中)要被解释为涵盖单数和复数两者,除非本文另外指示或显然与上下文矛盾。本文记载的值的范围仅意图用作个别地代表落入范围之中的每个分开的值的简写形式,除非本文中另外指示,并且每个分开的值仿佛在本文中个别地记载那样并入到说明书中。本文所述的所有方法可以任何适合的顺序执行,除非本文另外指示或显然与上下文矛盾。本文提供的任何和所有范例或范例语言(例如,“诸如”)的使用仅意图更好地说明材料和方法,而不限制范围,除非另外主张。在说明书中的任何语言不应被解释为将任何没有要求保护的元素指示为对实践所公开的材料和方法是必要的。
此说明书中全篇提及的“一个实施方式”、“某些实施方式”、“一个或多个实施方式”或“一实施方式”意味着与实施方式结合而描述的特定特征、结构、材料或特性包括在本公开内容的至少一个实施方式中。因此,此说明书全篇各处诸如“在一个或多个实施方式中”、“在某些实施方式中”、“在一个实施方式中”或“在一实施方式中”的短语的存在不一定表示本公开内容的相同实施方式。再者,特定特征、结构、材料或特性可在一个或多个实施方式中以任何适合的方式结合。
尽管本文参照特定实施方式描述本公开内容,应理解,这些实施方式仅为本公开内容的原理和应用的说明。本领域技术人员将理解可对本公开内容的方法和设备作各种修改和变化而不会脱离本公开内容的精神和范围。因此,本公开内容意图包括在随附权利要求及其等同物的范围内的修改和变化。

Claims (20)

1.一种形成互连的方法,所述方法包含以下步骤:
在基板上沉积蚀刻终止层,其中沉积的步骤包含物理气相沉积;和
在所述蚀刻终止层上原位沉积金属层,其中所述原位沉积的步骤包含以下步骤:使等离子体处理气体流动至处理腔室中,和将所述等离子体处理气体激发成等离子体以在所述基板上的所述蚀刻终止层上沉积所述金属层,
其中所述基板持续在真空下,且不暴露至周围空气。
2.如权利要求1所述的方法,其中所述蚀刻终止层在从约20℃至约400℃的范围中的温度下沉积。
3.如权利要求2所述的方法,其中RF功率源提供在从约1kW至约10kW的范围中的功率,以沉积所述蚀刻终止层。
4.如权利要求3所述的方法,其中所述RF功率源提供在从约2kW至约2kW的范围中的功率,以沉积所述蚀刻终止层。
5.如权利要求1所述的方法,其中所述蚀刻终止层包含以下项中的一者或多者:钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钼(Mo)、钨(W)或钌(Ru)。
6.如权利要求5所述的方法,其中所述蚀刻终止层包含氮化钛(TiN)。
7.如权利要求1所述的方法,其中所述金属层在从约200℃至约450℃的范围中的温度下沉积。
8.如权利要求7所述的方法,其中功率源从约500W至约10kW使金属靶负偏压,以将所述等离子体处理气体激发成等离子体。
9.如权利要求8所述的方法,其中所述等离子体处理气体包含以下项中的一者或多者:氖(Ne)、氩(Ar)、氪(Kr)、氙(Xe)。
10.如权利要求9所述的方法,其中所述等离子体处理气体包含氪(Kr)。
11.如权利要求1所述的方法,其中所述金属层包含以下项中的一者或多者:钌(Ru)、钼(Mo)、钨(W)、铜(Cu)、钴(Co)、铱(Ir)、金属硅化物和金属合金。
12.如权利要求1所述的方法,进一步包含以下步骤:在沉积所述金属层之前于所述蚀刻终止层上沉积金属种子,其中沉积所述金属种子的步骤包含以下步骤:使等离子体处理气体流动至所述腔室中,和将所述等离子体处理气体激发成等离子体,以在所述蚀刻终止层上沉积所述金属种子。
13.如权利要求12所述的方法,其中所述金属种子包含以下项中的一者或多者:钌(Ru)、钼(Mo)、钨(W)、铜(Cu)、钴(Co)、铱(Ir)、金属硅化物和金属合金。
14.一种处理工具,包含:
中央传送站,所述中央传送站包含机械手,所述机械手配置成移动晶片;和
复数个工艺站,每个工艺站连接至所述中央传送站且提供与相邻工艺站的处理区域分开的处理区域,所述复数个工艺站包含第一物理气相沉积腔室和第二物理气相沉积腔室。
15.如权利要求14所述的处理工具,进一步包含控制器,所述控制器连接至所述中央传送站和所述复数个工艺站,所述控制器配置成启动所述机械手以在工艺站之间移动所述晶片且配置成控制在所述工艺站的每个工艺站中发生的工艺。
16.如权利要求15所述的处理工具,其中所述晶片持续在真空下,且不暴露至周围空气。
17.如权利要求16所述的处理工具,其中所述控制器配置成启动所述机械手,以在不破坏真空的情况下在所述第一物理气相沉积腔室与所述第二物理气相沉积腔室之间移动所述晶片。
18.如权利要求14所述的处理工具,其中所述第一物理气相沉积腔室包括第一靶,所述第一靶包含以下项中的一者或多者:钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钼(Mo)、钨(W)或钌(Ru),并且所述第二物理气相沉积腔室包括第二靶,所述第二靶包含以下项中的一者或多个者:钌(Ru)、钼(Mo)、钨(W)、铜(Cu)、钴(Co)、铱(Ir)、金属硅化物和金属合金。
19.一种包括指令的非暂时性计算机可读介质,当通过处理腔室的控制器执行时,所述指令引起所述处理腔室执行以下操作:
在基板上沉积蚀刻终止层;
在所述蚀刻终止层上原位沉积金属层;和
维持所述基板持续在真空下。
20.如权利要求19所述的非暂时性计算机可读介质,其中所述原位沉积包含以下操作:使等离子体处理气体流动至所述处理腔室中,和将所述等离子体处理气体激发成等离子体,以在所述基板上的所述蚀刻终止层上沉积所述金属层。
CN202080092524.1A 2020-01-24 2020-10-23 用于减除式自对准的方法和装置 Pending CN114981934A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/751,691 US11257677B2 (en) 2020-01-24 2020-01-24 Methods and devices for subtractive self-alignment
US16/751,691 2020-01-24
PCT/US2020/057142 WO2021150280A1 (en) 2020-01-24 2020-10-23 Methods and devices for subtractive self-alignment

Publications (1)

Publication Number Publication Date
CN114981934A true CN114981934A (zh) 2022-08-30

Family

ID=76970479

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080092524.1A Pending CN114981934A (zh) 2020-01-24 2020-10-23 用于减除式自对准的方法和装置

Country Status (5)

Country Link
US (2) US11257677B2 (zh)
JP (1) JP2023511330A (zh)
KR (1) KR20220126757A (zh)
CN (1) CN114981934A (zh)
WO (1) WO2021150280A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257677B2 (en) 2020-01-24 2022-02-22 Applied Materials, Inc. Methods and devices for subtractive self-alignment
US11749532B2 (en) * 2021-05-04 2023-09-05 Applied Materials, Inc. Methods and apparatus for processing a substrate

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030000844A1 (en) * 2000-08-29 2003-01-02 Applied Materials, Inc. Method for achieving copper fill of high aspect ratio interconnect features
US20040211665A1 (en) * 2001-07-25 2004-10-28 Yoon Ki Hwan Barrier formation using novel sputter-deposition method
CN101079408A (zh) * 2006-05-22 2007-11-28 中芯国际集成电路制造(上海)有限公司 双镶嵌结构及其制造方法
US20080110747A1 (en) * 1999-10-08 2008-05-15 Applied Materials, Inc. Self-ionized and inductively-coupled plasma for sputtering and resputtering
CN102315163A (zh) * 2011-09-28 2012-01-11 上海华力微电子有限公司 超低介电常数薄膜铜互连的制作方法
US20130087447A1 (en) * 2011-10-11 2013-04-11 Applied Materials, Inc. Methods of preventing plasma induced damage during substrate processing
CN103681466A (zh) * 2012-09-18 2014-03-26 中芯国际集成电路制造(上海)有限公司 互连结构的制作方法
US20140239246A1 (en) * 2013-02-28 2014-08-28 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20170033004A1 (en) * 2015-07-31 2017-02-02 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device
CN107978553A (zh) * 2016-10-21 2018-05-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8316476D0 (en) 1983-06-16 1983-07-20 Plessey Co Plc Producing layered structure
US4954423A (en) 1985-08-06 1990-09-04 Texas Instruments Incorporated Planar metal interconnection for a VLSI device
US5025303A (en) 1988-02-26 1991-06-18 Texas Instruments Incorporated Product of pillar alignment and formation process
EP0373258B1 (de) 1988-12-16 1993-03-10 Siemens Aktiengesellschaft Verfahren zur selbstjustierten Herstellung von Kontakten zwischen in übereinander angeordneten Verdrahtungsebenen einer integrierten Schaltung enthaltenen Leiterbahnen
JP3122579B2 (ja) 1994-07-27 2001-01-09 シャープ株式会社 Pt膜のエッチング方法
US5654216A (en) 1996-04-08 1997-08-05 Chartered Semiconductor Manufacturing Pte Ltd. Formation of a metal via structure from a composite metal layer
JPH1098162A (ja) 1996-09-20 1998-04-14 Hitachi Ltd 半導体集積回路装置の製造方法
US6281585B1 (en) 1997-06-30 2001-08-28 Philips Electronics North America Corporation Air gap dielectric in self-aligned via structures
US6133635A (en) 1997-06-30 2000-10-17 Philips Electronics North America Corp. Process for making self-aligned conductive via structures
US6027860A (en) 1997-08-13 2000-02-22 Micron Technology, Inc. Method for forming a structure using redeposition of etchable layer
JP2000114245A (ja) 1998-10-05 2000-04-21 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6355571B1 (en) * 1998-11-17 2002-03-12 Applied Materials, Inc. Method and apparatus for reducing copper oxidation and contamination in a semiconductor device
US20010049181A1 (en) * 1998-11-17 2001-12-06 Sudha Rathi Plasma treatment for cooper oxide reduction
US6399508B1 (en) 1999-01-12 2002-06-04 Applied Materials, Inc. Method for metal etch using a dielectric hard mask
US6433436B1 (en) 1999-05-26 2002-08-13 International Business Machines Corporation Dual-RIE structure for via/line interconnections
US7494927B2 (en) * 2000-05-15 2009-02-24 Asm International N.V. Method of growing electrical conductors
US20040224504A1 (en) * 2000-06-23 2004-11-11 Gadgil Prasad N. Apparatus and method for plasma enhanced monolayer processing
US6794311B2 (en) * 2000-07-14 2004-09-21 Applied Materials Inc. Method and apparatus for treating low k dielectric layers to reduce diffusion
US6692903B2 (en) 2000-12-13 2004-02-17 Applied Materials, Inc Substrate cleaning apparatus and method
US6800554B2 (en) * 2000-12-18 2004-10-05 Intel Corporation Copper alloys for interconnections having improved electromigration characteristics and methods of making same
US6696358B2 (en) * 2001-01-23 2004-02-24 Honeywell International Inc. Viscous protective overlayers for planarization of integrated circuits
US7186648B1 (en) 2001-03-13 2007-03-06 Novellus Systems, Inc. Barrier first method for single damascene trench applications
US20020155693A1 (en) 2001-04-23 2002-10-24 Chartered Semiconductor Manufacturing Ltd. Method to form self-aligned anti-via interconnects
US20040124438A1 (en) * 2001-05-01 2004-07-01 Shyama Mukherjee Planarizers for spin etch planarization of electronic components and methods of use thereof
JP2003045964A (ja) 2001-07-30 2003-02-14 Nec Corp 半導体装置及びその製造方法
US20030027427A1 (en) * 2001-08-06 2003-02-06 Applied Materials, Inc. Integrated system for oxide etching and metal liner deposition
US7049226B2 (en) * 2001-09-26 2006-05-23 Applied Materials, Inc. Integration of ALD tantalum nitride for copper metallization
KR101179727B1 (ko) 2001-11-14 2012-09-04 어플라이드 머티어리얼스, 인코포레이티드 스퍼터링 및 재스퍼터링을 위한 자기-이온화 및 유도 결합 플라즈마
US6893893B2 (en) 2002-03-19 2005-05-17 Applied Materials Inc Method of preventing short circuits in magnetic film stacks
US6936551B2 (en) * 2002-05-08 2005-08-30 Applied Materials Inc. Methods and apparatus for E-beam treatment used to fabricate integrated circuit devices
US7320942B2 (en) 2002-05-21 2008-01-22 Applied Materials, Inc. Method for removal of metallic residue after plasma etching of a metal layer
US6984585B2 (en) 2002-08-12 2006-01-10 Applied Materials Inc Method for removal of residue from a magneto-resistive random access memory (MRAM) film stack using a sacrificial mask layer
US7294241B2 (en) * 2003-01-03 2007-11-13 Chartered Semiconductor Manufacturing Ltd. Method to form alpha phase Ta and its application to IC manufacturing
US7244683B2 (en) * 2003-01-07 2007-07-17 Applied Materials, Inc. Integration of ALD/CVD barriers with porous low k materials
US20050176237A1 (en) 2004-02-05 2005-08-11 Standaert Theodorus E. In-situ liner formation during reactive ion etch
US7700474B2 (en) 2006-04-07 2010-04-20 Tokyo Electron Limited Barrier deposition using ionized physical vapor deposition (iPVD)
KR100699865B1 (ko) 2005-09-28 2007-03-28 삼성전자주식회사 화학기계적 연마를 이용한 자기 정렬 콘택 패드 형성 방법
US7837838B2 (en) * 2006-03-09 2010-11-23 Applied Materials, Inc. Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus
US8329585B2 (en) 2009-11-17 2012-12-11 Lam Research Corporation Method for reducing line width roughness with plasma pre-etch treatment on photoresist
JP5421085B2 (ja) 2009-12-03 2014-02-19 株式会社 岩崎 遊技機の外枠
US9390909B2 (en) * 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
US9892917B2 (en) * 2010-04-15 2018-02-13 Lam Research Corporation Plasma assisted atomic layer deposition of multi-layer films for patterning applications
US8435419B2 (en) 2010-06-14 2013-05-07 Applied Materials, Inc. Methods of processing substrates having metal materials
US9184093B2 (en) 2013-03-15 2015-11-10 Applied Materials, Inc. Integrated cluster to enable next generation interconnect
US9761489B2 (en) 2013-08-20 2017-09-12 Applied Materials, Inc. Self-aligned interconnects formed using substractive techniques
WO2015047318A1 (en) 2013-09-27 2015-04-02 Intel Corporation Subtractive self-aligned via and plug patterning for back end of line (beol) interconnects
US9236342B2 (en) 2013-12-18 2016-01-12 Intel Corporation Self-aligned via and plug patterning with photobuckets for back end of line (BEOL) interconnects
US9431297B2 (en) 2014-10-01 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an interconnect structure for a semiconductor device
KR102423220B1 (ko) 2015-06-26 2022-07-20 인텔 코포레이션 감산적으로 패터닝된 자기 정렬된 상호접속부들, 플러그들, 및 비아들을 위한 텍스타일 패터닝
US9613909B2 (en) 2015-08-12 2017-04-04 Globalfoundries Inc. Methods and devices for metal filling processes
US10354912B2 (en) 2016-03-21 2019-07-16 Qualcomm Incorporated Forming self-aligned vertical interconnect accesses (VIAs) in interconnect structures for integrated circuits (ICs)
US10510545B2 (en) * 2016-06-20 2019-12-17 Applied Materials, Inc. Hydrogenation and nitridization processes for modifying effective oxide thickness of a film
TWI742201B (zh) * 2016-12-02 2021-10-11 美商應用材料股份有限公司 整合式原子層沉積工具
US11088020B2 (en) 2017-08-30 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of interconnection structure of semiconductor device
US10354965B2 (en) * 2017-09-28 2019-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding pad process with protective layer
JP2019169627A (ja) 2018-03-23 2019-10-03 東京エレクトロン株式会社 エッチング方法
US10692759B2 (en) 2018-07-17 2020-06-23 Applied Materials, Inc. Methods for manufacturing an interconnect structure for semiconductor devices
JP7179172B6 (ja) 2018-10-30 2022-12-16 アプライド マテリアルズ インコーポレイテッド 半導体用途の構造体をエッチングするための方法
CN109920758A (zh) 2019-03-20 2019-06-21 上海华虹宏力半导体制造有限公司 金属线的制造方法
TWI785326B (zh) 2019-05-01 2022-12-01 美商應用材料股份有限公司 完全對準消去處理及來自此處理的電子裝置
US11251118B2 (en) 2019-09-17 2022-02-15 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned via structures with barrier layers
US11177171B2 (en) 2019-10-01 2021-11-16 International Business Machines Corporation Encapsulated top via interconnects
US11257677B2 (en) * 2020-01-24 2022-02-22 Applied Materials, Inc. Methods and devices for subtractive self-alignment

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080110747A1 (en) * 1999-10-08 2008-05-15 Applied Materials, Inc. Self-ionized and inductively-coupled plasma for sputtering and resputtering
US20030000844A1 (en) * 2000-08-29 2003-01-02 Applied Materials, Inc. Method for achieving copper fill of high aspect ratio interconnect features
US20040211665A1 (en) * 2001-07-25 2004-10-28 Yoon Ki Hwan Barrier formation using novel sputter-deposition method
CN101079408A (zh) * 2006-05-22 2007-11-28 中芯国际集成电路制造(上海)有限公司 双镶嵌结构及其制造方法
CN102315163A (zh) * 2011-09-28 2012-01-11 上海华力微电子有限公司 超低介电常数薄膜铜互连的制作方法
US20130087447A1 (en) * 2011-10-11 2013-04-11 Applied Materials, Inc. Methods of preventing plasma induced damage during substrate processing
CN103681466A (zh) * 2012-09-18 2014-03-26 中芯国际集成电路制造(上海)有限公司 互连结构的制作方法
US20140239246A1 (en) * 2013-02-28 2014-08-28 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20170033004A1 (en) * 2015-07-31 2017-02-02 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device
CN107978553A (zh) * 2016-10-21 2018-05-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法

Also Published As

Publication number Publication date
US20220130676A1 (en) 2022-04-28
US20210233770A1 (en) 2021-07-29
US11908696B2 (en) 2024-02-20
US11257677B2 (en) 2022-02-22
KR20220126757A (ko) 2022-09-16
TW202129782A (zh) 2021-08-01
JP2023511330A (ja) 2023-03-17
WO2021150280A1 (en) 2021-07-29

Similar Documents

Publication Publication Date Title
US10403542B2 (en) Methods of forming self-aligned vias and air gaps
US10699946B2 (en) Method of enabling seamless cobalt gap-fill
TWI630654B (zh) 使用遠端電漿源以凹陷超低k介電質
US8227344B2 (en) Hybrid in-situ dry cleaning of oxidized surface layers
JP2005504885A (ja) 新規なスパッタ堆積方法を使用したバリア形成
US20140011339A1 (en) Method for removing native oxide and residue from a germanium or iii-v group containing surface
US10707122B2 (en) Methods for depositing dielectric barrier layers and aluminum containing etch stop layers
JP7270740B2 (ja) 3dnand応用のためのメモリセルの製造
US11908696B2 (en) Methods and devices for subtractive self-alignment
US10840186B2 (en) Methods of forming self-aligned vias and air gaps
JP2024020242A (ja) メモリ用途のための垂直トランジスタの作製
US20190385908A1 (en) Treatment And Doping Of Barrier Layers
US20230045689A1 (en) Method of forming interconnect for semiconductor device
US20220328348A1 (en) Impurity Removal in Doped ALD Tantalum Nitride
KR100504269B1 (ko) WNx 증착을 위한 개선된 PECVD 및 CVD 공정
TWI843902B (zh) 用於減除式自我對齊之方法及裝置
US11094588B2 (en) Interconnection structure of selective deposition process

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination