CN107978553B

CN107978553B - 一种半导体器件及其制造方法

Info

Publication number: CN107978553B
Application number: CN201610919444.4A
Authority: CN
Inventors: 刘继全
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2016-10-21
Filing date: 2016-10-21
Publication date: 2020-12-18
Anticipated expiration: 2036-10-21
Also published as: CN107978553A

Abstract

本发明提供一种半导体器件及其制造方法，所述制造方法包括：提供半导体衬底；在所述半导体衬底上形成介电层,所述介电层中形成有金属种子层；以所述金属种子层为刻蚀停止层，刻蚀所述介电层以在所述介电层中形成露出所述金属种子层的沟槽或通孔；在所述沟槽或通孔的侧壁上形成阻挡层；在所述沟槽或通孔底部的金属种子层上生长金属层，以完全填充所述沟槽或通孔。与现有工艺相比，本发明提出半导体器件的制造方法，可有效减少沟槽或通孔侧壁上形成悬突而致使沟槽或通孔的开口过早闭合的问题，进而减少在所述沟槽或通孔内的金属层中形成空隙的缺陷。

Description

一种半导体器件及其制造方法

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法。

背景技术

在半导体的生产工艺中，随着随着CMOS器件的不断缩小，芯片内部的互连线的尺寸也需要相应地缩小，以便容纳更小尺寸的部件。在半导体制造工艺的过程中往往会先在介电层中形成一些孔洞，孔洞一般由通孔和沟槽构成，接着对孔洞填充材料，形成互连线。由于特征尺寸的不断缩小，互连线的尺寸也需要相应地缩小，现通常形成的都是深宽比(High aspect ratio)较大的孔洞。

而在现有技术中，通常采用PVD工艺沉积阻挡层和金属种子层，而由于PVD工艺是通过轰击靶材而溅射淀积的，因此极易形成沟槽侧壁顶部的突悬(overhang)，同时会出现底部厚、侧壁薄的情况。这样典型的形貌最终将导致开口过小而影响铜的电镀，无法形成无孔洞的缝隙填充(Gap Fill)，从而将导致所形成互连结构电迁移(EM，ElectronicMigration)失效，严重影响包含所形成互连结构的半导体器件的晶圆电性能测试(WAT，wafer acceptance test)以及晶圆测试(CP，circuit probing)的成品率。

因此，有必要提出一种半导体器件及其制造方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：

提供半导体衬底；

在所述半导体衬底上形成介电层,所述介电层中形成有金属种子层；

以所述金属种子层为刻蚀停止层，刻蚀所述介电层以在所述介电层中形成露出所述金属种子层的沟槽或通孔；

在所述沟槽或通孔的侧壁上形成阻挡层；

在所述沟槽或通孔底部的金属种子层上生长金属层，以完全填充所述沟槽或通孔。

示例性地，在所述半导体衬底上形成介电层的步骤包括：

在所述半导体衬底上形成第一介电层；

在所述第一介电层上形成金属种子材料层；

刻蚀所述金属种子材料层，以形成金属种子层，进而定义沟槽或通孔底部位置；

在所述金属种子层及第一介电层上沉积第二介电层。

示例性地，还包括进行平坦化处理，使所述金属层表面与介电层表面齐平的步骤。

示例性地，所述金属种子层为Co、Cu、Al、Ti、W、Ag、Au中的至少一种。

示例性地，所述金属种子层的厚度为1-10nm。

示例性地，所述金属种子层为下层互连线。

示例性地，所述介电层包括SiC、SiOC、SiO₂、SiCN、SiOCH、SiC、SiN、SiON中的一种或几种。

示例性地，所述第一介电层和第二介电层的总厚度为100-400nm。

示例性地，所述阻挡层的形成方法为原子层沉积法。

示例性地，所述阻挡层为TaN层。

示例性地，所述阻挡层生长的先驱物为PDMAT。

示例性地，所述金属层为Co层。

示例性地，所述金属层生长的先驱物为CoDCP。

示例性地，所述金属层的生长方法为选择性CVD法。

本发明还提供一种采用上述方法制备的半导体器件，所述半导体器件采用上述之一所述方法制造。

与现有工艺相比，本发明提出半导体器件的制造方法，金属种子层只位于沟槽或通孔的底部，而沟槽或通孔侧壁上覆盖有遮挡层，所述遮挡层起到遮挡作用，金属层无法在所述沟槽或通孔的侧壁上继续形成，因而只能由所述沟槽或通孔底部露出的金属种子层上，由下至上逐渐形成金属层，直至填充满所述沟槽或通孔，从而可有效减少沟槽或通孔侧壁上形成悬突而致使沟槽或通孔的开口过早闭合的问题，进而减少在所述沟槽或通孔内的金属层中形成空隙的缺陷，以提高后续形成于沟槽或通孔内的金属互连结构的性能和后续形成的半导体器件的性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1a-1d为现有技术中一种半导体器件的制造方法的相关步骤形成的结构的剖视图。

图2为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图；

图3为本发明的另一个实施例的一种半导体器件的制造方法的示意性流程图；

图4a-4h为本发明的一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

现有工艺中，多采用铜作为金属互连结构的材料，如图1所示，现有的金属互连线的形成方法包括：首先，提供半导体衬底101，所述半导体衬底上形成有下层互连线102及介电层103；在所述介电层103上形成硬掩膜层104；刻蚀所述硬掩膜层104及介电层103，在介电层中形成沟槽或通孔105a、105b；在所述沟槽或通孔105a、105b的底部和侧壁依次形成阻挡层和金属种子层106；采用电化学电镀工艺(Electro chemical plating，ECP)在所述金属种子层106上形成填充满沟槽的铜金属层；进行平坦化处理，形成金属插塞或互连线。

然而，采用PVD工艺在所述沟槽或通孔的侧壁和底部沉积金属种子层的过程中，铜容易堆叠在所述沟槽的开口处而在沟槽或通孔侧壁顶部形成突悬(overhang)，这样的形貌最终将导致开口过小而影响金属的填充。

提供半导体衬底；

在所述沟槽或通孔的侧壁上形成阻挡层；

在所述半导体衬底上形成介电层的步骤包括：

在所述半导体衬底上形成第一介电层；

在所述第一介电层上形成金属种子材料层；

在所述金属种子层及第一介电层上沉积第二介电层。

所述方法还包括进行平坦化处理，使所述金属层表面与介电层表面齐平的步骤。

所述金属种子层为Co、Cu、Al、Ti、W、Ag、Au中的至少一种。所述金属种子层的厚度为1-10nm。

所述金属种子层为下层互连线。

所述介电层包括SiC、SiOC、SiO₂、SiCN、SiOCH、SiC、SiN、SiON中的一种或几种。所述第一介电层和第二介电层的总厚度为100-400nm。

所述阻挡层的形成方法为原子层沉积法。所述阻挡层为TaN层。所述阻挡层生长的先驱物为PDMAT。

所述金属层为Co层。所述金属层生长的先驱物为CoDCP。所述金属层的生长方法为选择性CVD法。

为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。[示例性实施例一]

下面将参照图2以及图4a～图4h对本发明一实施方式的半导体器件的制造方法做详细描述。

首先执行步骤101，如图4a所示，提供半导体衬底401，并在所述半导体衬底401上形成第一介电层。

具体地，所述半导体衬底401可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。所述半导体衬底401中还可形成有器件结构(图未示)，所述器件结构可为半导体前段工艺中形成的器件结构，例如MOS晶体管等。

所述第一介电层403a用以将金属互连层隔离绝缘，通常采用较低介电常数的材料，从而有效降低后续形成于所述介电层内的导电插塞等互连结构间的寄生电容。所述第一介电层403a的材料包括但不限于SiC、SiOC、SiO₂、SiCN、SiOCH、SiC、SiN、SiON中的一种或几种。所述第一介电层403a可以采用化学气相沉积法形成，例如等离子辅助化学气相沉积法(PECVD)或高密度等离子辅助化学气相沉积法(HDP-CVD)等。

接着，执行步骤202，在所述第一介电层403a上形成金属种子层404，如图4b所示。所述金属种子层404为后续工艺填充金属的晶体生长的晶核层。所述金属种子层404可以为Co、Cu、Al、Ti、W、Ag、Au中的一种或多种，其厚度为1-10nm,其制备方法可以为物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、等离子体增强ALD(PE-ALD)、等离子体增强CVD(PECVD)、电离PVD(I-PVD)或其他合适的沉积工艺。

接着，执行步骤203，刻蚀所述金属种子层404，使其定义后续将要形成的沟槽或通孔底部位置，如图4c所示。具体地，在所述金属种子层404上形成图案化的光刻胶(图未示)，再以所述光刻胶作为掩膜，对所述金属种子层404进行干法刻蚀，所保留的金属种子层404定义后续形成的沟槽或通孔的底部位置。刻蚀后可利用氧气等离子灰化等常规的工艺去除所述光刻胶层。本实施例中，刻蚀所述金属种子层404的干法刻蚀工艺为等离子体刻蚀工艺。

接着，执行步骤204，在所述金属种子层404及第一介电层403a上沉积第二介电层403b，如图4d所示。所述第二介电层403b的材料可以与所述第一介电层403a相同，包括但不限于SiC、SiOC、SiO₂、SiCN、SiOCH、SiC、SiN、SiON中的一种或几种。所述第二介电层403b可以采用化学气相沉积法形成，例如等离子辅助化学气相沉积法(PECVD)或高密度等离子辅助化学气相沉积法(HDP-CVD)等。所述第二介电层403b与第一介电层403a的总厚度为100-400nm。

接着，执行步骤205，以所述金属种子层404为刻蚀停止层刻蚀所述第二介电层403b，以形成定义金属插塞的沟槽或通孔406a，如图4e所示。具体地，首先在所述第二介电层上沉积硬掩膜层405，在所述硬掩膜层上形成图案化的光刻胶(图未示)，再以所述硬掩膜层以及所述光刻胶作为掩膜，对所述介电层进行干法刻蚀以形成沟槽或通孔406a，所述刻蚀停止在所述金属种子层404上，且刻蚀形成的沟槽或通孔406a底部完全落在所述金属种子层404上。形成沟槽或通孔406a后即可利用氧气等离子灰化等常规的工艺去除所述光刻胶层。所述硬掩膜层405可以为SiC层、SiN层等，沉积方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等。本实施例中，形成所述沟槽或通孔406a的干法刻蚀工艺为等离子体刻蚀工艺，所述刻蚀工艺的压力为50-100mTorr，功率为400-1000W，CF₄流量为100sccm至500sccm，氧气流量为100sccm至500sccm，刻蚀反应时间为20s至120s。所述沟槽406a的深宽比在1:1～10:1的范围内，从而降低后续形成的半导体器件的特征尺寸。可选地，所述沟槽或通孔406a的深度在50～400纳米之间，开口尺寸在15～100纳米之间。在干法刻蚀形成沟槽406a后，用酸清洗所述沟槽406a。在本实施例中所使用的酸为稀氢氟酸(DHF)，DHF中去离子水和氢氟酸(HF)的体积比范围是100∶1到1000∶1，湿法清洗时间范围是1分钟到20分钟，确保完全去除刻蚀副产物。

接着，执行步骤206，在所述沟槽或通孔406a的侧壁上形成阻挡层407，如图4f所示。由于导电互连材料会扩散进入层间介电层中，使得介电层可以导电，最终导致器件功能失效，因此，需要使用阻挡材料阻挡导电互连材料扩散。本发明中所述阻挡层407还使后续步骤中，金属填充层无法在沟槽侧壁上生长。所述阻挡层407可以是难熔金属，例如钨、钛、钽及其氮化物。本实施例中所述阻挡层407为TaN层，形成工艺为选择性原子层沉积法(ALD)，所述阻挡层407只选择性生长于沟槽或通孔的侧壁上及硬掩膜层405表面，而在沟槽或通孔底部的金属种子层404上不生长。具体地，首先向反应腔室内通入载气流，例如氮、氩、氦或其组合。接着，向该反应腔室中提供钽前驱物脉冲，使沟槽或通孔侧壁上吸附单层的钽前驱物。剩余的钽前驱物可由净化气流及/或真空系统拉力来移除。连续通入载气，并将氮前驱物脉冲加入载气中。该氮前驱物与沟槽或通孔侧壁上吸附的钽前驱物起反应，以在所述侧壁上形成氮化钽层。剩余的氮前驱物与任何副产品(例如有机化合物)可由净化气流及/或真空系统拉力来扫除。重复该循环多次，当获得所需的氮化钽层厚度时则原子层沉积工艺结束。示例性地，所述金属有机化学前驱物为戊二甲胺钽(PDMAT)；所述含氮前驱物为氨；所述阻挡层的生长温度为100-400℃，压力为0.1-50Torr；所述反应气体的流速为100sccm-4000sccm之间，持续时间为1s或以下。每一个反应循环可生成厚度为约0.3埃到1.0埃之间的TaN层，重复这一反应周期直到获得约2-10nm厚度的TaN层。

接着，执行步骤207，在所述沟槽或通孔底部露出的金属种子层404的上选择性生长金属层，直至填充满所述沟槽或通孔406a，如图4g所示。

本实施例中，所述沟槽或通孔406a底部露出的金属种子层404上继续形成金属层的方法为选择性CVD法(selective CVD)。所述选择性CVD法形成金属层的过程中，以沟槽或通孔底部的金属种子层作为生长表面，而沟槽侧壁的阻挡层作为非生长表面，通过热分解钝气承载前驱物通入反应区，前驱体与作为还原剂的生长表面发生反应，而不与侧壁的非生长表面反应，因而金属层只能由所述沟槽或通孔底部露出的金属种子层上，由下至上逐渐形成，直至填充满所述沟槽，从而可有效减少沟槽或通孔侧壁上形成悬突而致使沟槽或通孔的开口过早闭合的问题，进而减少在所述沟槽或通孔内的金属层中形成空隙的缺陷。示例性地，所述金属层为Co层，所述前驱物为CoDCP(过氧化二异丙苯钴)，所述选择性CVD法的生长温度为100-400℃，压力为0.1-50Torr。

接着，执行步骤208，进行平坦化处理，去除沟槽或通孔顶部过生长的金属层，如图4h所示。在形成填充满所述沟槽的Co层后，采用化学机械研磨(Chemical MechanicalPolish)等平坦化技术去除位于所述第二介电层表面过生长的Co层，同时去除第二介电层上的硬掩膜层及阻挡层，露出所述第二介电层表面。并在所述化学机械研磨工艺后进行退火工艺，从而在所述沟槽或通孔406a内形成导电插塞。所述退火工艺可修复在所述化学机械研磨工艺中铜层受到的损伤，以优化所述导电插塞的性能。

至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。可以理解的是，本实施例半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。

[示例性实施例二]

下面将参照图3以及图4a～图4h对本发明一实施方式的半导体器件的制造方法做详细描述。

首先执行步骤301，如图4a所示，提供半导体衬底401，所述半导体衬底401上形成有下层互连线402。

具体地，所述半导体衬底401可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。所述半导体衬底401中还可形成有器件结构(图未示)，所述器件结构可为半导体前段工艺中形成的器件结构，例如MOS晶体管等。所述半导体衬底上形成有下层互连线402，所述下层互连线402可以是电器件或其他导电线的通孔、接触插塞或其他互连结构。所述下层互连线402为铜互连线。

接着，执行步骤302，在所述半导体衬底401上形成介电层403，如图4d所示。所述介电层403用以将金属互连层隔离绝缘，通常采用较低介电常数的材料，从而有效降低后续形成于所述介电层内的导电插塞等互连结构间的寄生电容。所述介电层403的材料包括但不限于SiC、SiOC、SiO₂、SiCN、SiOCH、SiC、SiN、SiON中的一种或几种。所述介电层可以采用化学气相沉积法形成，例如等离子辅助化学气相沉积法(PECVD)或高密度等离子辅助化学气相沉积法(HDP-CVD)等。

接着，执行步骤303，以所述下层互连线为刻蚀停止层刻蚀所述介电层403，以形成定义金属互连线的沟槽或通孔406b，如图4e所示。具体地，首先在所述介电层403上沉积硬掩膜层405，在所述硬掩膜层405上形成图案化的光刻胶(图未示)，再以所述硬掩膜层以及所述光刻胶作为掩膜，对所述介电层进行干法刻蚀以形成沟槽或通孔406b，所述刻蚀停止在所述下层互连线402上，且刻蚀形成的沟槽或通孔406b底部完全落在所述金属种子层404上。形成沟槽或通孔406b后即可利用氧气等离子灰化等常规的工艺去除所述光刻胶层。所述硬掩膜层405可以为SiC层、SiN层等，沉积方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等。本实施例中，形成所述沟槽或通孔406b的干法刻蚀工艺为等离子体刻蚀工艺，所述刻蚀工艺的压力为50-100mTorr，功率为400-1000W，CF₄流量为100sccm至500sccm，氧气流量为100sccm至500sccm，刻蚀反应时间为20s至120s。所述沟槽或通孔406b的深宽比在1:1～10:1的范围内，从而降低后续形成的半导体器件的特征尺寸。可选地，所述沟槽或通孔406b的深度在50～400纳米之间，开口尺寸在15～100纳米之间。在干法刻蚀形成沟槽或通孔406b后，用酸清洗所述沟槽或通孔406b。在本实施例中所使用的酸为稀氢氟酸(DHF)，DHF中去离子水和氢氟酸(HF)的体积比范围是100∶1到1000∶1，湿法清洗时间范围是1分钟到20分钟，确保完全去除刻蚀副产物。

接着，执行步骤304，在所述沟槽或通孔406b的侧壁上形成阻挡层407，如图4f所示。由于导电互连材料会扩散进入层间介电层中，使得介电层可以导电，最终导致器件功能失效，因此，需要使用阻挡材料阻挡导电互连材料扩散。本发明中所述阻挡层407还使后续步骤中，金属填充层无法在沟槽或通孔侧壁上生长。所述阻挡层407可以是难熔金属，例如钨、钛、钽及其氮化物。本实施例中所述阻挡层为TaN层，形成工艺为选择性原子层沉积法(ALD)，所述阻挡层407只选择性生长于沟槽或通孔406b侧壁上，而在沟槽或通孔底部的下层互连线402上不生长。具体地，首先向反应腔室内通入载气流，例如氮、氩、氦或其组合。接着，向该反应腔室中提供钽前驱物脉冲，使沟槽或通孔侧壁上吸附单层的钽前驱物。剩余的钽前驱物可由净化气流及/或真空系统拉力来移除。连续通入载气，并将氮前驱物脉冲加入载气中。该氮前驱物与沟槽或通孔侧壁上吸附的钽前驱物起反应，以在所述侧壁上形成氮化钽层。剩余的氮前驱物与任何副产品(例如有机化合物)可由净化气流及/或真空系统拉力来扫除。重复该循环多次，当获得所需的氮化钽层厚度时则原子层沉积工艺结束。示例性地，所述金属有机化学前驱物为戊二甲胺钽(PDMAT)；所述含氮前驱物为氨；所述阻挡层407的生长温度为100-400度，压力为0.1-50Torr；所述反应气体的流速为100sccm-4000sccm之间，持续时间为1s或以下。每一个反应循环可生成厚度为约0.3埃到1.0埃之间的TaN层，重复这一反应周期直到获得约2-10nm厚度的TaN层。

接着，执行步骤305，在所述沟槽或通孔底部露出的下层互连线402的基础上选择性生长金属层，直至填充满所述沟槽或通孔406b，如图4g所示。

本实施例中，所述沟槽或通孔406b底部露出的下层互连线上继续形成金属层的方法为选择性CVD法(selective CVD)。所述选择性CVD法形成金属层的过程中，以沟槽或通孔底部的下层互连线402作为生长表面，而沟槽或通孔侧壁的阻挡层407作为非生长表面，通过热分解钝气承载前驱物通入反应区，前驱体与作为还原剂的生长表面发生反应，而不与侧壁的非生长表面反应，因而金属层只能由所述沟槽或通孔底部露出的下层互连线402上，由下至上逐渐形成，直至填充满所述沟槽或通孔406b，从而可有效减少沟槽或通孔侧壁上形成悬突而致使沟槽或通孔的开口过早闭合的问题，进而减少在所述沟槽或通孔内的金属层中形成空隙的缺陷。示例性地，所述金属层为Co层，所述前驱物可以包括羰基钴络合物、脒基钴化合物、二茂钴化合物、二烯基钴络合物、亚硝酰基钴络合物、其衍生物、其络合物、其等离子体、或其组合物等。本实施例中，所述前驱物为CoDCP(过氧化二异丙苯钴)，所述选择性CVD法的生长温度为100-400℃，压力为0.1-50Torr。

接着，执行步骤406，进行平坦化处理，去除沟槽或通孔顶部过生长的金属层，如图4h所示。在形成填充满所述沟槽或通孔的Co层后，采用化学机械研磨(ChemicalMechanical Polish)等平坦化技术去除位于所述介电层403表面过生长的Co层，露出所述介电层403表面。并在所述化学机械研磨工艺后进行退火工艺，从而在所述沟槽或通孔406b内形成互连线。所述退火工艺可修复在所述化学机械研磨工艺中铜层受到的损伤，以优化所述互连线的性能。

[示例性实施例三]

如图4h所示，本发明还提供一种半导体器件。所述半导体器件通过如图2或图3中图示的方法制备。所述半导体器件主要包括半导体衬底401；形成于所述半导体衬底401上的介电层403；形成于所述介电层403中的沟槽或通孔406a、406b，所述沟槽或通孔中填充有金属层，所述金属层上表面与介电层表面齐平；形成于所述沟槽或通孔侧壁上的阻挡层407；以及形成于所述介电层中的金属种子层404或下层互连线402，所述金属种子层或所述下层互连线位于所述沟槽或通孔底部。

示例性地，所述半导体衬底401可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。所述半导体衬底200中还可形成有器件结构(图未示)，所述器件结构可为半导体前段工艺中形成的器件结构，例如MOS晶体管等。所述介电层为包括SiC、SiOC、SiO₂、SiCN、SiOCH、SiC、SiN、SiON中的一种或几种，所述介电层厚度为100-400nm。所述金属种子层为Co、Cu、Al、Ti、W、Ag、Au中的至少一种，所述金属种子层的厚度为1-10nm。所述阻挡层为TaN层。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制造方法，其特征在于，包括：

提供半导体衬底；

在所述半导体衬底上形成介电层,所述介电层中形成有金属种子层，形成所述介电层的步骤包括：

在所述半导体衬底上形成第一介电层；

在所述第一介电层上形成金属种子材料层；

对所述金属种子材料层进行图案化，以形成金属种子层，所述金属种子层定义沟槽或通孔底部位置；

在所述金属种子层及第一介电层上沉积第二介电层；

以所述金属种子层为刻蚀停止层，刻蚀所述第二介电层以在所述第二介电层中形成露出所述金属种子层的沟槽或通孔；

采用选择性原子层沉积法在所述沟槽或通孔的侧壁上形成阻挡层；

在所述沟槽或通孔底部的金属种子层上生长金属层，以完全填充所述沟槽或通孔，所述金属层的生长方法为选择性CVD法，所述选择性CVD法以所述沟槽或通孔底部的金属种子层作为生长表面、以所述沟槽或通孔侧壁的阻挡层作为非生长表面，自下而上生长所述金属层。

2.根据权利要求1所述的方法，其特征在于，还包括进行平坦化处理，使所述金属层表面与介电层表面齐平的步骤。

3.根据权利要求1所述的方法，其特征在于，所述金属种子层为Co、Cu、Al、Ti、W、Ag、Au中的至少一种。

4.根据权利要求1所述的方法，其特征在于，所述金属种子层的厚度为1-10nm。

5.根据权利要求1所述的方法，其特征在于，所述介电层包括SiC、SiOC、SiO₂、SiCN、SiOCH、SiN、SiON中的一种或几种。

6.根据权利要求1所述的方法，其特征在于，所述第一介电层和第二介电层的总厚度为100-400nm。

7.根据权利要求1所述的方法，其特征在于，所述阻挡层为TaN层。

8.根据权利要求7所述的方法，其特征在于，所述阻挡层生长的先驱物为PDMAT。

9.根据权利要求1所述的方法，其特征在于，所述金属层为Co层。

10.根据权利要求9所述的方法，其特征在于，所述金属层生长的先驱物为CoDCP。

11.一种半导体器件，其特征在于，所述半导体器件采用权利要求1-10之一所述方法制造。