CN107978515B - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，包括：提供半导体衬底，所述半导体衬底上形成有低K介电层；在所述低K介电层上形成具有沟槽图案的第一掩膜层；在所述第一掩膜层上形成具有通孔图案的第二掩膜层，所述通孔图案位于所述沟槽图案中；以所述第二掩膜层为掩膜刻蚀所述低K介电层以形成部分通孔；对所述部分通孔进行等离子体处理，以形成覆盖所述通孔底部和侧壁的聚合物层；去除所述第二掩膜层；以所述第一掩膜层为掩膜刻蚀所述低K介电层以形成沟槽和通孔结构。与现有工艺相比，本发明提出半导体器件的制造方法，可减少双大马士革工艺中低K介电层所受到的损伤，从而提高器件的经时击穿性能。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法。
背景技术
随着半导体集成电路工艺技术的不断进步，当半导体器件缩小至深亚微米的范围时，互联中的电阻(R)和电容(C)易产生寄生效应，导致金属连线传递的时间延迟(RCtimedelay)。为了克服互联中的寄生效应，越来越多的人在超大规模集成电路后段互联的集成工艺中，采用低阻值材料(铜)或低介电常数(low-k dielectric)的隔离物质来减少因寄生电阻与寄生电容引起的RC延迟时间。
传统的集成电路的金属连线是以金属层的刻蚀方式来制造金属导线的，然后进行介电层的填充、介电层的化学机械抛光，重复上述工序，进而成功进行多层金属叠加。但是由于铜的干法刻蚀较为困难，刻蚀的残留物无法抽吸，所以必须采用新的镶嵌技术大马士革工艺完成铜线互连。大马士革工艺是首先在介电层上刻蚀金属导线槽，然后填充金属，再对金属进行机械抛光，重复上述工序，进而进行多层金属叠加。大马士革结构一般有两种，单大马士革结构和双大马士革结构。单大马士革结构比较简单，仅仅是介电层刻蚀和金属填充。执行双大马士革工艺时通常采用一体化刻蚀(All-in-one Etch)工艺，将通孔以及金属导线结合在一起，如此只需要一步金属填充。双大马士革工艺的一种实现方法为先沟槽金属硬掩模双大马士革工艺(Trench First Metal Hard Mask，TFMHM)，其中掩膜去除过程中低K介电层将被暴露于等离子体中而造成损伤，从而导致通孔的经时击穿(TDDB)性能劣化。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：
提供半导体衬底，所述半导体衬底上形成有低K介电层；
在所述低K介电层上形成具有沟槽图案的第一掩膜层；
在所述第一掩膜层上形成具有通孔图案的第二掩膜层，所述通孔图案位于所述沟槽图案中；
以所述第二掩膜层为掩膜刻蚀所述低K介电层以形成部分通孔；
对所述部分通孔进行等离子体处理，以形成覆盖所述通孔底部和侧壁的聚合物层；
去除所述第二掩膜层；
以所述第一掩膜层为掩膜刻蚀所述低K介电层以形成沟槽和通孔结构。
示例性地，所述等离子体处理的反应气体为CH4和Ar。
示例性地，所述等离子体处理中CH4气体的流速为10-50sccm,Ar气体的流速为200-800sccm。
示例性地，所述等离子体处理的压强为50-200mTorr。
示例性地，所述等离子体处理的电源功率为100-400W，电压为100-600V。
示例性地，所述第一掩膜层包括金属硬掩膜层。
示例性地，所述低K介电层与所述金属硬掩膜层之间还形成有第一硬掩膜层。
示例性地，图案化所述金属硬掩膜层的方法为：在所述金属硬掩膜层上依次形成第一抗反射层与图案化的第一光刻胶层，并以所述图案化的第一光刻胶层为掩膜刻蚀所述金属硬掩膜层。
示例性地，所述第二掩膜层包括依次形成的第二抗反射层、第二硬掩膜层及图案化的第二光刻胶层。
本发明还提供一种半导体器件，其特征在于，其采用上述的方法制造。
与现有工艺相比，本发明提出半导体器件的制造方法，可减少双大马士革工艺中低K介电层所受到的损伤，从而提高器件的经时击穿性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1a-1f为根据现有技术中半导体器件的制造方法依次实施的步骤所分别获得的器件的示意性剖面图。
图2为根据本发明的方法依次实施的步骤的流程图。
图3a-3g为根据本发明的方法依次实施的步骤所分别获得的器件的示意性剖面图；
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
以晶片制造后段制程(Back-end ofline，BEOL)中金属硬掩膜(Metal Hard mask，MHM)工艺集成方法所显示的整合流程为例，现有的一种双大马士革工艺如图1a-1f所示：
首先，如图1a所示，提供半导体衬底(未示出)，所述半导体衬底上形成有层间介质层100，所述层间介质层中形成有金属互联结构101；在所述层间介电层上依次形成蚀刻阻挡层(Etch Stop layer)102、低K介电层(low-K dielectric)103、硬掩膜层104、金属硬掩膜层105、第一抗反射层(BARC)106、图形化的第一光刻胶107；接着，参见图1b，以所述图形化的光刻胶107为掩膜蚀刻所述第一抗反射层106及金属硬掩膜层105，暴露出硬掩膜层104；去除所述第一光刻胶107及第一抗反射层106。接着，参见图1c，在暴露出的硬掩膜层104以及金属硬掩膜层105上沉积第二抗反射层108、第二硬掩膜层109，以及图形化的第二光刻胶110；接着，参见图1d，以所述第二光刻胶110为掩膜，在所述低K介电层中刻蚀形成部分通孔，并去除所述第二光刻胶110和第二抗反射层108，参见图1e。然后，参见图1f，以所述金属硬掩膜层105为掩膜，蚀刻硬掩膜层104及低K介电层103，形成连接下层互联结构101的沟槽和通孔；之后，采用电镀工艺进行金属铜填充，以形成低K介电层、金属介电层之间互联的双大马士革结构。
目前双大马士革结构中使用的主流的低K介电层的材料通常是掺碳氧化硅(carbon doped oxide)，碳原子和空洞的引入主要目的是降低介电常数。在晶片制造后段制程中采用金属硬掩膜工艺集成方法所形成的双大马士革结构可以减少损伤层，但是，如上述技术方案可知，在上述方法中，光刻胶灰化过程中，低K介电层将部分暴露于等离子体中，从而对低K介电层造成损伤，进而影响通孔的经时击穿性能(Time DependentDielectric Breakdown，TDDB)以及造成不同晶圆之间的差异。
为了解决上述问题，本发明提供了一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底上形成有低K介电层；
在所述低K介电层上形成具有沟槽图案的第一掩膜层；
在所述第一掩膜层上形成具有通孔图案的第二掩膜层，所述通孔图案位于所述沟槽图案中；
以所述第二掩膜层为掩膜刻蚀所述低K介电层以形成部分通孔；
对所述部分通孔进行等离子体处理，以形成覆盖所述通孔底部和侧壁的聚合物层；
去除所述第二掩膜层；
以所述第一掩膜层为掩膜刻蚀所述低K介电层以形成沟槽和通孔结构。
所述等离子体处理的反应气体为CH4和Ar。所述等离子体处理中CH4气体的流速为10-50sccm,Ar气体的流速为200-800sccm。所述等离子体处理的压强为50-200mTorr。所述等离子体处理的电源功率为100-400W，电压为100-600V。
所述第一掩膜层包括金属硬掩膜层。所述低K介电层与所述金属硬掩膜层之间还形成有第一硬掩膜层。
图案化所述金属硬掩膜层的方法为：在所述金属硬掩膜层上依次形成第一抗反射层与图案化的第一光刻胶层，并以所述图案化的第一光刻胶层为掩膜刻蚀所述金属硬掩膜层。
所述第二掩膜层包括依次形成的第二抗反射层、第二硬掩膜层及图案化的第二光刻胶层。
与现有工艺相比，本发明提出半导体器件的制造方法，可减少双大马士革工艺中低K介电层所受到的损伤，从而提高器件的经时击穿性能。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[示例性实施例一]
下面将参照图2以及图3a～图3g对本发明一实施方式的半导体器件的制造方法做详细描述。
首先，执行步骤201，提供半导体衬底，所述半导体衬底上形成有低K介电层.首先提供半导体衬底，所述衬底并没有在该图中示出，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。在该半导体衬底中还可以进一步形成栅极以及位于栅极两侧的源漏区以及形成其他有源器件。
接着，如图3a所示，在所述衬底上形成层间介质层300(interlayer dielectric,ILD)，用作集成电路封装中多层金属布线间的层间绝缘，本发明中可以选用先进封装用聚合物ILD材料，例如聚酰亚胺(PI)、聚苯并噁唑(PBO)以及苯并环丁烯(BCB)等材料，但不局限于上述示例。在该层间介质材料层中形成接触孔，具体形成方法为蚀刻所述层间介质层，形成沟道然后填充导电材料从而形成接触塞301，用于后续过程中的电连接。
在所述层间介质材料层300上形成有第一蚀刻停止层(Etch Stop layer)302，在蚀刻过程中用于保护位于下方的各种有源器件以及衬底材料等，还可以防止下层铜金属互连线中的铜扩散到上层的介电层中。所述第一蚀刻停止层可以是SiN、SiC、NDC中的一种，在本实施例中使用CVD的方法来形成具有100-1000埃的SiN层。
接着，在所述层间介电层上依次形成低K介电层。首先在所述刻第一蚀停止层302上形成低K介电层303，所述低K介电层材料可以选自本领域常见的具有低k值(介电常数小于4.0)的材料，包括但不限于氟氧化硅(SiOF)、氢化的硅碳氧化物(SiCOH)、碳氧化硅(SiCO)、掺氮的碳化硅(BLOK)等无机材料，或者芳香族碳氢化合物、二甲苯塑料等有机化合物，形成具有厚度为1000-6000埃的低K介电层，并采用紫外辐照或者加热等方法使低k介电层303多孔化，由于需要实施多孔化过程，因此，在沉积低k介电层303的过程中，需要添加造孔剂前体，例如C10H16(ATRP)。
接着，执行步骤202，在所述低K介电层上形成具有沟槽图案的第一掩膜层。具体地，在所述低K介电层303上依次形成第一硬掩膜层304、金属硬掩膜层305、第一抗反射层(BARC)306、图形化的第一光刻胶307。所述硬掩膜层304可以为SiC层、SiN层、BD层、等离子增强正硅酸乙酯PETEOS层、正硅酸乙酯TEOS层等。本实施例中所述第一硬掩膜层为SiC层，厚度为400-3000埃；所述第一硬掩膜层的沉积方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。本实施例中为化学气相沉积(CVD)法。所述第一硬掩膜在之后的蚀刻步骤中保护所述低K介电层部分不受损伤。
金属硬掩膜层305形成于所述第一硬掩膜层304上方，所述金属硬掩膜可以为TiN、TaN、Ti和Ta中的一种或者多种的组合，且要求其相对于硬掩膜层的构成材料具有较好的蚀刻选择比。在本实施例中所述金属硬掩膜层305为TiN层，厚度为50-600埃，可采用MOCVD(Metal Organic CVD)法、PVD法或ALD法来形成所述金属硬掩膜层。
接着，在所述金属硬掩膜层305上形成抗反射层306，在所述抗反射层306上形成具有沟槽图案的第一光刻胶层307，接着执行步骤203，以所述光刻胶图案为掩膜层，蚀刻所述抗反射层306、金属硬掩膜层305，形成开口，蚀刻停留在硬掩膜层304，接着通过灰化工艺去除第一光刻胶和第一抗反射层，如图3b所示。
接着，执行步骤203，在所述第一掩膜层上形成具有通孔图案的第二掩膜层，所述通孔图案位于所述沟槽图案中。如图3c所示，在暴露出的硬掩膜层304以及金属硬掩膜层305之上依次沉积第二抗反射层308、第二硬掩膜层309、以及第二光刻胶层310，图案化所述第二光刻胶层310，定义出通孔的图案，所述通孔图案位于所述沟槽图案中。接着执行步骤204，以所述第二掩膜层为掩膜刻蚀所述低K介电层以形成部分通孔。具体地，如图3d所示，以所述图案化的第二光刻胶310为掩膜，蚀刻所述第二硬掩膜层309、第二抗反射层308、第一硬掩膜层304以及低K介电层303，在所述低K介电层中形成一定深度的部分通孔。所述刻蚀方法为干法刻蚀，示例性地，所述干法蚀刻中选用C4F8或C5F8气体，所述气体的流量为30-100sccm，所述干法蚀刻选用Ar作为稀释气体。
接着，执行步骤205，如图3e所示，对所述部分通孔进行等离子体处理，以形成覆盖所述通孔底部和侧壁的聚合物层。可在上述干法刻蚀完毕后，利用同一刻蚀腔体，对所述半导体结构进行等离子体处理，具体的为在低压模式下，利用较高C/F的气体，配合等离子体的解离和轰击作用，在沟槽侧壁上形成一层重聚合物，目的是使用重聚合物性质的等离子体密封沟槽侧壁处的低K介电层中的微孔，防止低K材料层的微孔在后续的光刻胶去除过程中暴露于等离子体中，避免低K介电层受损而影响互联结构的经时击穿性能。
在本实施例中，所述等离子体处理中的反应气体可包括CH4和Ar，在等离子体的解离作用下，形成较高含炭的游离基，使大部分游离基的炭形成含碳聚合物吸附在侧壁。处理时的工艺条件可以包括：CH4的流量为10～50sccm，Ar的流量为30～800sccm，压强为50～300mTorr，电源功率为100-400W，电压为100～600V(直流电)。
接着，执行步骤206，去除所述第二掩膜层。在本实施例中，如图3f所示，去除所述第二光刻胶310、第二硬掩膜层309、第二抗反射层308。示例性地，在步骤104结束后立刻进行所述第二光刻胶310、第二硬掩膜层309、第二抗反射层308的灰化，低压条件下，向同一个刻蚀反应腔中通入二氧化碳或一氧化碳、进行等离子体灰化过程。本实施例中，去除所述第二掩膜层的方法为CO2等离子体处理方法。
接着，执行步骤207，参见图3g，以所述第一掩膜层为掩膜刻蚀所述低K介电层以形成沟槽和通孔结构。具体地，以所述金属硬掩膜层305为掩膜，蚀刻硬掩膜层304以及低K介电层303，并使用等离子体蚀刻方法打开所述刻蚀停止层302，直至露出所述第一介电层中金属互连结构301。
接下来，在所述沟槽和通孔中进行阻挡层/籽晶层(未图示)的淀积，淀积完毕后，在所述沟槽和通孔中进行金属的填充(未图示)，例如进行铜电镀的填充。最后，对铜电镀层进行化学机械抛光工艺，完成整个双大马士革结构的制备过程。可选的，所述阻挡层材料可以选用钽或氮化钽等，所述籽晶层材料可以选用铜、铜锰合金或铜铝合金等。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。可以理解的是，本实施例半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。
与现有工艺相比，本发明提出半导体器件的制造方法，可减少双大马士革工艺中低K介电层所受到的损伤，从而提高器件的经时击穿性能。
[示例性实施例二]
如图3g所示，本发明还提供一种根据本发明提供的制造方法获得的半导体器件。该半导体器件通过如实施例一的方法制备。所述半导体器件主要包括半导体衬底(未示出)、层间介电层300、下层互联结构301、刻蚀阻挡层302、低K介电层303、硬掩膜层304、金属硬掩膜层305以及形成于低K介电层303中的沟槽和通孔组成。所述半导体器件的具体结构可以参照上文中相应部分的描述，这里为了简洁，不再赘述。
与现有工艺相比，本发明提出半导体器件的制造方法，可减少双大马士革工艺中低K介电层所受到的损伤，从而提高器件的经时击穿性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有低K介电层；
在所述低K介电层上形成具有沟槽图案的第一掩膜层；
在所述第一掩膜层上形成具有通孔图案的第二掩膜层，所述通孔图案位于所述沟槽图案中；
以所述第二掩膜层为掩膜刻蚀所述低K介电层以形成部分通孔；
对所述部分通孔进行等离子体处理，以形成覆盖所述通孔底部和侧壁的聚合物层；
去除所述第二掩膜层，所述聚合物层用于在去除所述第二掩膜层的过程中保护所述低K介电层；
以所述第一掩膜层为掩膜刻蚀所述低K介电层以形成沟槽和通孔结构。
2.根据权利要求1所述的方法，其特征在于，所述等离子体处理的反应气体为CH4和Ar。
3.根据权利要求2所述的方法，其特征在于，所述等离子体处理中CH4气体的流速为10-50sccm,Ar气体的流速为200-800sccm。
4.根据权利要求1所述的方法，其特征在于，所述等离子体处理的压强为50-200mTorr。
5.根据权利要求1所述的方法，其特征在于，所述等离子体处理的电源功率为100-400W，电压为100-600V。
6.根据权利要求1所述的方法，其特征在于，所述第一掩膜层包括金属硬掩膜层。
7.根据权利要求6所述的方法，其特征在于，所述低K介电层与所述金属硬掩膜层之间还形成有第一硬掩膜层。
8.根据权利要求6所述的方法，其特征在于，图案化所述金属硬掩膜层的方法为：在所述金属硬掩膜层上依次形成第一抗反射层与图案化的第一光刻胶层，并以所述图案化的第一光刻胶层为掩膜刻蚀所述金属硬掩膜层。
9.根据权利要求1所述的方法，其特征在于，所述第二掩膜层包括依次形成的第二抗反射层、第二硬掩膜层及图案化的第二光刻胶层。
10.一种半导体器件，其特征在于，其采用权利要求1-9之一所述的方法制造。
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