CN111524857B - 一种半导体结构及其制备方法 - Google Patents
一种半导体结构及其制备方法 Download PDFInfo
- Publication number
- CN111524857B CN111524857B CN202010315712.8A CN202010315712A CN111524857B CN 111524857 B CN111524857 B CN 111524857B CN 202010315712 A CN202010315712 A CN 202010315712A CN 111524857 B CN111524857 B CN 111524857B
- Authority
- CN
- China
- Prior art keywords
- layer
- hole
- dielectric
- forming
- patterned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000002360 preparation method Methods 0.000 title abstract description 11
- 239000010410 layer Substances 0.000 claims abstract description 201
- 229910052751 metal Inorganic materials 0.000 claims abstract description 48
- 239000002184 metal Substances 0.000 claims abstract description 48
- 239000011229 interlayer Substances 0.000 claims abstract description 41
- 238000005530 etching Methods 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000011241 protective layer Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 32
- 239000006117 anti-reflective coating Substances 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000011248 coating agent Substances 0.000 claims description 10
- 238000000576 coating method Methods 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 6
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- UYDPQDSKEDUNKV-UHFFFAOYSA-N phosphanylidynetungsten Chemical compound [W]#P UYDPQDSKEDUNKV-UHFFFAOYSA-N 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 239000011800 void material Substances 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000002161 passivation Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000009713 electroplating Methods 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000009279 wet oxidation reaction Methods 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052775 Thulium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920000058 polyacrylate Polymers 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明是涉及一种半导体结构的制备方法。此半导体结构的制备方法包括：提供一衬底；在所述衬底上形成一介电层；在所述介电层上形成层间介电层；在所述层间介电层上形成第一介电保护层；微影蚀刻所述第一介电保护层，以形成一图案化第一介电保护层；形成一金属掩模层于所述图案化第一介电保护层上；进行平坦化步骤；形成第二介电保护层；形成第一孔洞；去除剩余所述第二介电保护层；形成第二孔洞；刻蚀所述第一孔洞及所述第二孔洞，形成第一通孔。本发明解决了传统半导体结构的制备方法中易导致蚀刻深度差异过大、对电阻值控制困难等问题。
Description
技术领域
本发明属于半导体制备技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
目前传统的半导体结构制造方法中，在经过金属掩模层蚀刻完后表面会产生高低落差，而在进行通孔曝光前要填上一层抗反射涂层进行平坦化，但是这层抗反射涂层在厚度不同的掩模层区域中，厚度差异非常大，而在蚀刻过程中为了保证所有抗反射涂层区域全部打开，就会延长过蚀刻的时间，从而导致光刻胶的消耗增加，而增加光刻胶的厚度就会进而缩小曝光的余量，同时在过蚀刻这一步中的蚀刻量会导致沟槽的深度差异进一步增加，这对于电阻值的控制非常不利。
发明内容
本发明的目的是提供一种半导体结构的制备方法，解决了现有技术蚀刻难度大，易导致半导体器件失效的问题。
为解决上述技术问题，本发明是通过以下技术方案实现：
本发明提供一种半导体结构的制备方法，其包括：
提供一衬底，所述衬底包括一基底；
在所述衬底上形成介电层；
在所述介电层上形成层间介电层；
在所述层间介电层上形成第一介电保护层；
微影蚀刻所述第一介电保护层，以形成一图案化第一介电保护层，其中所述图案化第一介电保护层具有至少一凸部；
形成一金属掩模层于所述图案化第一介电保护层上；
进行平坦化步骤，以暴露出所述凸部的平坦表面，其中平坦化后的所述金属掩模层的上表面与所述凸部的上表面齐平；
形成第二介电保护层于所述凸部及所述金属掩模层上；
形成第一孔洞，所述第一孔洞贯穿所述第二介电保护层、所述凸部及部分所述层间介电层，且位于所述层间介电层中；
去除剩余所述第二介电保护层；
形成第二孔洞，所述第二孔洞位于所述第一孔洞之上，其中所述第二孔洞贯穿所述图案化第一介电保护层及部分所述层间介电质，且所述第二孔洞的深度小于所述第一孔洞的深度；
形成第一通孔，所述第一通孔通过刻蚀所述第一孔洞及所述第二孔洞形成，并暴露出所述基底。
在本发明的一个实施例中，所述平坦化后的所述金属掩模层厚度在15纳米至25纳米之间。
在本发明的一个实施例中，所述形成一金属掩模层于所述图案化第一介电保护层上这一步骤中，所述金属掩模层的厚度在30纳米至40纳米之间。
在本发明的一个实施例中，所述平坦化步骤可使用化学机械抛光制程来实现。
在本发明的一个实施例中，所述第一孔洞的形成步骤包括以下步骤：
在所述第二介电保护层上形成第二图案化阻抗层；
以所述第二图案化阻抗层为掩模，来蚀刻所述第二介电保护层、所述凸部及部分所述层间介电层，形成所述第一孔洞。
在本发明的一个实施例中，所述第二孔洞的形成步骤包括以下步骤：
移除所述第二图案化阻抗层及剩余所述第二介电保护层；
以所述金属掩膜层为掩模刻蚀所述图案化第一介电保护层及部分层间介电层，其中金属掩模层、图案化第一介电保护层及部分层间介电层合围形成第二孔洞，其中所述第二孔洞宽度与所述图案化第一介电保护层的凸部宽度相同。
在本发明的一个实施例中，所述第二孔洞开口宽度等于或大于所述凸部宽度。
在本发明的一个实施例中，所述凸部的形成包括以下步骤：
在所述第一介电保护层上形成第一抗反射涂层；
在所述第一抗反射涂层上形成第一图案化阻抗层；
以所述第一图案化阻抗层为掩模，来刻蚀所述第一抗反射涂层及部分所述第一介电保护层；
移除所述第一抗反射涂层及所述第一图案化阻抗层，以形成一图案化第一介电保护层，其中所述图案化第一介电保护层具有至少一所述凸部。
在本发明的一个实施例中，所述第一图案化阻抗层的宽度等于所述凸部的宽度。
在本发明的一个实施例中，所述第一图案化阻抗层位于所述第一抗反射涂层上。
在本发明的一个实施例中，所述凸部的高度为40纳米至60纳米。
在本发明的一个实施例中，所述介电层包括选自氮化硅、碳化硅、氮氧化硅、磷化钨钴的其中至少一种。
在本发明的一个实施例中，所述层间介电层包括选自氟掺杂的硅酸盐玻璃，碳掺杂的二氧化硅和低介电常数的介电材料。
本发明提供一种半导体结构，其包括:
衬底，所述衬底包括一基底；
介电层，位于所述衬底上；
层间介电层，位于所述介电层上；
图案化第一介电保护层，位于所述层间介电层上；
金属掩膜层，位于所述图案化第一介电保护层上；
第一通孔，所述第一通孔贯穿所述金属掩模层、图案化第一介电保护层、层间介电层及介电层，并暴露出所述基底，所述第一通孔包括第一孔洞和第二孔洞，所述第一孔洞和所述第二孔洞相连通，所述第二孔洞开口宽度大于所述第一孔洞开口宽度且所述第二孔洞的深度小于所述第一孔洞的深度。
在本发明的一个实施例中，所述第二孔洞位于所述第一孔洞之上。
本发明的一种半导体结构的制备方法，为了解决抗反射涂层在沟槽刻蚀中因厚度不同而造成的蚀刻差异，提出通过化学机械抛光制程来保证到了通孔曝光这一步骤中，整个芯片都是平整的，所以抗反射涂层的厚度不同导致地蚀刻的厚度差异便不再令人困扰，进而可以大幅增加曝光和蚀刻的工艺窗口，并且蚀刻造成的深度差异变小，进而可以更好的控制电阻值。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种半导体结构的制备方法流程图；
图2为图1中步骤S1至步骤S4的结构示意图；
图3为图1中步骤S5中的结构示意图；
图4为图1中步骤S5中的结构示意图；
图5为图1中步骤S6的结构示意图；
图6为图1中步骤S7的结构示意图；
图7为图1中步骤S8的结构示意图；
图8为图1中步骤S9的结构示意图；
图9为图1中步骤S10的结构示意图；
图10为图1中步骤S11的结构示意图；
图11为图1中步骤S12的结构示意图。
附图中，各标号所代表的部件列表如下：
1-衬底，101-基底，2-介电层，3-层间介电层，4-第一介电保护层，5-第一抗反射涂层，6-第一图案化阻抗层，7-图案化第一介电保护层，701-凸部，8-金属掩模层，9-第二介电保护层，10-第二图案化阻抗层，11-第一孔洞，12-第二孔洞，13-第一通孔。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1所示，所述半导体结构的制备方法至少包括以下步骤：提供一衬底1，所述衬底1包括一基底101(步骤S1)；在所述衬底1上形成介电层2(步骤S2)；在所述介电层2上形成层间介电层3(步骤S3)；在所述层间介电层3上形成第一介电保护层4(步骤S4)；微影蚀刻所述第一介电保护层4，以形成一图案化第一介电保护层7，其中所述图案化第一介电保护层7具有至少一凸部701(步骤S5)；形成一金属掩模层8于所述图案化第一介电保护层7上(步骤S6)；进行平坦化步骤，以暴露出所述凸部701的平坦表面，其中平坦化后的所述金属掩模层8的上表面与所述凸部701的上表面齐平(步骤S7)；形成第二介电保护层9于所述凸部701及所述金属掩模层8上(步骤S8)；形成第一孔洞11，所述第一孔洞11贯穿所述第二介电保护层9、所述凸部701及部分所述层间介电层3，且位于所述层间介电层3中(步骤S9)；去除剩余所述第二介电保护层(步骤S10)；形成第二孔洞12，所述第二孔洞12位于所述第一孔洞11之上，其中所述第二孔洞12贯穿所述图案化第一介电保护层7及部分所述层间介电层3，且所述第二孔洞12的深度小于所述第一孔洞11的深度(步骤S11)；形成第一通孔13，所述第一通孔13通过刻蚀所述第一孔洞11及所述第二孔洞12形成，并暴露出所述基底101(步骤S12)。
以下结合图1至图10所示，对本发明一种半导体结构的制备方法进行更详细的说明。
请参考图1及图2所示，在步骤S1中，首先提供一衬底1，衬底的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。衬底1包括一基底101，具体来说，衬底1中包括有顶表面暴露的基底101，基底101可为金属互联层、导电金属、导电通孔或接触插塞等。
请参阅图1及图2所示，在步骤S2中，在衬底1上形成一介电层2，介电层2可例如作为刻蚀停止层，在本实施例中，介电层2的材质包括氮化硅、碳化硅、氮氧化硅、磷化钨钴的至少一种，且其形成方法例如为化学气相沉积工艺。在其他一些实施例中，还可以实施例如湿氧化、物理气相沉积法，远程等离子体，等离子体增强CVD、金属有机CVD、溅射、电镀及其他组合。
请参阅图1及图2所示，在步骤S3中，在介电层2上形成层间介电层3，层间介电层3包括氟掺杂的硅酸盐玻璃，碳掺杂的二氧化硅和低介电常数的介电材料。在本实施例中，其形成工艺可以是原子层沉积法，在其他一些实施例中，还可以实施例如湿氧化、物理气相沉积法、化学气相沉积法、远程等离子体CVD、等离子体增强CVD、金属有机CVD、溅射、电镀及其他合适的工艺和/或它们的组合。
请一并参阅图1及图2所示，在步骤S4中，在层间介电层3上形成第一介电保护层4，第一介电保护层4的材质包括氧化硅、碳化硅、氮化硅、氮氧化硅、掺碳的氮氧化硅和碳氮化硅的至少一种，且其形成方法例如为化学气相沉积工艺。在其他一些实施例中，还可以实施例如湿氧化、物理气相沉积法，远程等离子体，等离子体增强CVD、金属有机CVD、溅射、电镀及其他组合。
请一并参阅图3及图4所示，在步骤S5中，微影蚀刻所述第一介电保护层4，以形成一图案化第一介电保护层7，其中所述图案化第一介电保护层7具有一凸部701，凸部701的高度为一范围，例如为，40纳米至60纳米之间，在本实施例中，步骤S5具体包括，在所述第一介电保护层4上形成第一抗反射涂层5，在本实施例中，第一抗反射涂层5可以是有机材料，也可以是氮化硅或氮氧化硅等无机材料，第一抗反射涂层5是在阻抗层前先沉积一层有机或无机抗反射物质，以达到增加光刻工艺窗口，提高光刻条宽控制的效果。在所述第一抗反射涂层5上形成第一图案化阻抗层6，第一图案化阻抗层位于所述第一抗反射涂层上，在本实施例中，第一图案化阻抗层6的宽度可以是等于所述图案化第一介电保护层7的凸部701的宽度，更进一步的，凸部701的高度可为一范围40纳米至60纳米，例如为50纳米，第一图案化阻抗层6可为聚合物材料，例如为基于丙烯酸聚合物的负性光刻胶。以所述第一图案化阻抗层6为掩模，来刻蚀所述第一抗反射涂层5及部分的第一介电保护层4，在本实施例中，通过光刻工艺，经过曝光及显影等步骤，亦即通过第一图案化阻抗层6来作为掩模板，来蚀刻部分的第一抗反射涂层5及部分的第一介电保护层4，接着，移除剩余的第一抗反射涂层5及第一图案化阻抗层6，而形成一图案化第一介电保护层7，其中所述图案化第一介电保护层7如图4所示具有一凸部701，以供步骤5中的平坦化步骤顺利进行。
请参阅图5所示，在步骤S6中，形成一金属掩模层8与所述图案化第一介电保护层7上，金属掩模层的厚度为一范围，例如为30纳米至40纳米之间，在本实施例中，金属硬掩模层的材质包括金属和金属氮化物中的至少一种，金属例如为铝、钛、钽、铥或者合金等。在本实施例中，形成金属掩模层8的方法例如为化学气相沉积工艺。在其他一些实施例中，还可以实施例如湿氧化、物理气相沉积法，远程等离子体，等离子体增强CVD、金属有机CVD、溅射、电镀及其他组合。
请参阅图6所示，在步骤S7中，进行平坦化步骤，以暴露出所述凸部701的平坦表面，其中平坦化后的所述金属掩模层8的上表面与凸部701的上表面齐平，其中金属掩模层厚度为一范围，例如为15纳米至25纳米之间，在本实施例中，可采用例如为化学机械抛光制程来进行平坦化步骤，在此平坦化步骤中，化学机械抛光制程将突出不平的金属掩模层8磨平，以暴露出所述凸部701的平坦表面，其中平坦化后的所述金属掩模层8是位于所述凸部701的两侧，从而得到一个平坦化的芯片表面。
请参阅图7所示，在步骤S8中，形成第二介电保护层9在所述凸部701及平坦化后的所述金属掩模层8上，在本实施例中，第二介电保护层9的材质例如包括氧化硅、碳化硅、氮化硅、氮氧化硅、掺碳的氮氧化硅和碳氮化硅的至少一种，且其形成方法例如为化学气相沉积工艺。在其他一些实施例中，还可以实施例如湿氧化、物理气相沉积法，远程等离子体，等离子体增强CVD、金属有机CVD、溅射、电镀及其他组合。
请参阅图8及图9所示，在步骤S9中，形成第一孔洞11，所述第一孔洞11贯穿所述第二介电保护层9、所述凸部701及部分所述层间介电层3，且位于所述层间介电层3中。第一孔洞可为任意形状，例如可为一倒梯形，倾斜角度可为50度至160度之间，第一孔洞底部位于层间介电层中部。在本实施例中，步骤S9具体还包括：在第二介电保护层9上形成第二图案化阻抗层10，第二图案化阻抗层10可对位于所述金属掩模层8，以第二图案化阻抗层10为掩模蚀刻第二介电保护层9、凸部701及部分层间介电层3；形成贯穿所述第二介电保护层9、所述凸部701及部分所述层间介电层3的第一孔洞11。在本实施例中，采用光刻-刻蚀步骤对第二介电保护层9、所述凸部701及部分层间介电层3进行光刻-刻蚀。在步骤S10中，去除剩余的第二介电保护层9。
请参阅图10所示，在步骤S11中，以所述金属掩模层8为掩模，来刻蚀部分所述图案化第一介电保护层7及部分所述层间介电层3，以形成第二孔洞12，所述第二孔洞12位于所述第一孔洞11之上，其中所述第二孔洞12贯穿所述图案化第一介电保护层7及部分所述层间介电层3，且所述第二孔洞12的深度小于所述第一孔洞11的深度。例如，可利用所述金属掩模层8为掩模来刻蚀部分所述图案化第一介电保护层7至所述层间介电层3，以形成第二孔洞12，在此处具体可采用例如自对准法等，其中所述第二孔洞12宽度等于或大于所述图案化第一介电保护层7的凸部701宽度，且第二孔洞12深度小于第一孔洞11深度，在此处金属掩模层8中间的缝隙宽度决定了第二孔洞12的宽度，因此此步骤中无需涂布阻抗层，节省材料。第二孔洞12与第一孔洞11连通，且第二孔洞12开口宽度大于第一孔洞11开口宽度，第二孔洞12可例如为一长方形形状，且可选地，第二孔洞12深度小于第一孔洞11深度，在本实施例中，可采用全通孔优先法、部分通孔优先法、全沟槽优先法、部分沟槽优先法及自对准法等，故第二孔洞12的开口宽度也可根据具体的双镶嵌金属互连结构的制作方法来确定，例如为适用于全通孔优先法和部分通孔优先法的通孔宽度，在其他一些实施例中，也可为全沟槽优先法的沟槽宽度。
请参阅图11所示，在步骤S12中，刻蚀所述第一孔洞11及第二孔洞12，暴露出基底101，以形成第一通孔13，第一通孔13与基底101的夹角可在一预设范围之间，例如为，84度至87度之间。
在一些实施例中，可选的，形成第一通孔13的步骤也可与步骤10同时进行。具体地，在此步骤中将第一孔洞11刻蚀至基底101，同时刻蚀第二孔洞12，以将第二孔洞的深度加深，刻蚀方法可采用干法刻蚀，具体的可使用硅刻蚀法来进行刻蚀，其中加深后的第二孔洞12仍是由金属掩模层8、图案化第一介电保护层7及层间介电层3所形成，其中第二孔洞12是形成于金属掩模层8、图案化第一介电保护层7及部分层间介电层3之中，最终形成第一通孔13，其中第一通孔如图11所示，所述第一通孔13呈阶梯状，分两个部分构成，上半部分的截面形状例如为长方形，下半部分的截面形状例如为倒梯形，且长方形宽度大于倒梯形底边长度，最终第一通孔形成于金属掩模层8、图案化第一介电保护层7、层间介电层3、介电层2中，并且暴露出基底101。
可选的，在本实施例中，通过沉积例如铜金属的电镀等步骤在第一通孔13中填充铜等导电层，可形成于基底101电接触的金属互连结构，从而获得半导体结构。
在本发明中，为了减小反射涂层的厚度差异，故进行平坦化制程，通过对半导体结构的制备方法的优化，增加了曝光及蚀刻的工艺窗口，且蚀刻造成的深度差异也减小，进而更容易控制半导体结构的电阻值。
以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (8)
1.一种半导体结构的制备方法，其特征在于，其包括：
提供一衬底，所述衬底包括一基底；
在所述衬底上形成一介电层；
在所述介电层上形成层间介电层；
在所述层间介电层上形成第一介电保护层；
微影蚀刻所述第一介电保护层，以形成一图案化第一介电保护层，其中所述图案化第一介电保护层具有至少一凸部；
形成一金属掩模层于所述图案化第一介电保护层上；
进行平坦化步骤，以暴露出所述凸部的平坦表面，其中平坦化后的所述金属掩模层的上表面与所述凸部的上表面齐平；
形成第二介电保护层于所述凸部及所述金属掩模层上；
形成第一孔洞，所述第一孔洞贯穿所述第二介电保护层、所述凸部及部分所述层间介电层，且位于所述层间介电层中；
去除剩余所述第二介电保护层；
形成第二孔洞，所述第二孔洞位于所述第一孔洞之上，其中所述第二孔洞贯穿所述图案化第一介电保护层及部分所述层间介电层，且所述第二孔洞的深度小于所述第一孔洞的深度；
形成第一通孔，所述第一通孔通过刻蚀所述第一孔洞及所述第二孔洞形成，并暴露出所述基底。
2.根据权利要求1所述的制备方法，其特征在于，所述第一孔洞的形成步骤包括以下步骤：
在所述第二介电保护层上形成第二图案化阻抗层；
以所述第二图案化阻抗层为掩模，来蚀刻所述第二介电保护层、所述凸部及部分所述层间介电层，形成所述第一孔洞。
3.根据权利要求1所述的制备方法，其特征在于，所述第二孔洞宽度等于或大于所述凸部宽度。
4.根据权利要求1所述的制备方法，其特征在于，所述第二孔洞开口宽度大于所述第一孔洞开口宽度。
5.根据权利要求1所述的制备方法，其特征在于，所述凸部的形成包括以下步骤：
在所述第一介电保护层上形成第一抗反射涂层；
在所述第一抗反射涂层上形成第一图案化阻抗层；
以所述第一图案化阻抗层为掩模，来刻蚀所述第一抗反射涂层及部分所述第一介电保护层。
6.根据权利要求5所述的制备方法，其特征在于，所述第一图案化阻抗层的宽度等于所述凸部的宽度。
7.根据权利要求1所述的制备方法，其特征在于，所述凸部的高度为40纳米至60纳米。
8.根据权利要求1所述的制备方法，其特征在于，所述介电层包括选自氮化硅、碳化硅、氮氧化硅、磷化钨钴的其中至少一种。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010315712.8A CN111524857B (zh) | 2020-04-21 | 2020-04-21 | 一种半导体结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010315712.8A CN111524857B (zh) | 2020-04-21 | 2020-04-21 | 一种半导体结构及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111524857A CN111524857A (zh) | 2020-08-11 |
| CN111524857B true CN111524857B (zh) | 2024-02-06 |
Family
ID=71903816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010315712.8A Active CN111524857B (zh) | 2020-04-21 | 2020-04-21 | 一种半导体结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111524857B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116053203B (zh) * | 2023-03-07 | 2023-06-30 | 合肥晶合集成电路股份有限公司 | 互连结构的制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104183536A (zh) * | 2013-05-21 | 2014-12-03 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
| CN107978515A (zh) * | 2016-10-21 | 2018-05-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN108074861A (zh) * | 2016-11-11 | 2018-05-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101776284B1 (ko) * | 2011-03-03 | 2017-09-20 | 삼성전자주식회사 | 반도체 기억 소자의 제조 방법 |
| US20130178068A1 (en) * | 2012-01-10 | 2013-07-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual damascene process and apparatus |
| CN109494149B (zh) * | 2017-09-13 | 2020-10-23 | 联华电子股份有限公司 | 半导体结构的制作方法 |
-
2020
- 2020-04-21 CN CN202010315712.8A patent/CN111524857B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104183536A (zh) * | 2013-05-21 | 2014-12-03 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
| CN107978515A (zh) * | 2016-10-21 | 2018-05-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN108074861A (zh) * | 2016-11-11 | 2018-05-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111524857A (zh) | 2020-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6083822A (en) | Fabrication process for copper structures | |
| US6316329B1 (en) | Forming a trench mask comprising a DLC and ASH protecting layer | |
| JPH03291921A (ja) | 集積回路製作方法 | |
| US20050176239A1 (en) | Method for making contact making connections | |
| EP0534631B1 (en) | Method of forming vias structure obtained | |
| CN109427578A (zh) | 半导体结构及其形成方法 | |
| KR20020009211A (ko) | 듀얼 다마신 배선구조의 반도체 소자 및 그 제조방법 | |
| JPH11135626A (ja) | 半導体装置の製造方法 | |
| US6329281B1 (en) | Methods for fabricating a multilevel interconnection for an integrated circuit device utilizing a selective overlayer | |
| JP2001230317A (ja) | 多層配線構造の形成方法及び半導体装置の多層配線構造 | |
| JPH03138934A (ja) | 異なる深さを有する窓のエッチング法 | |
| US6495452B1 (en) | Method to reduce capacitance for copper interconnect structures | |
| TW200303599A (en) | Manufacturing method of semiconductor device | |
| JP4532768B2 (ja) | デュアルダマシン配線の形成方法 | |
| US5994228A (en) | Method of fabricating contact holes in high density integrated circuits using taper contact and self-aligned etching processes | |
| JPH09260487A (ja) | 半導体素子の開口部の形成方法と半導体素子の製造方法、及びその半導体素子 | |
| CN111524857B (zh) | 一种半导体结构及其制备方法 | |
| US6319820B1 (en) | Fabrication method for dual damascene structure | |
| JP3312604B2 (ja) | 半導体装置の製造方法 | |
| CN211350636U (zh) | 半导体器件 | |
| CN111128691A (zh) | 半导体装置的制造方法及其接触插塞的制造方法 | |
| US5904559A (en) | Three dimensional contact or via structure with multiple sidewall contacts | |
| CN111211095B (zh) | 导电互连线的制造方法 | |
| US6815337B1 (en) | Method to improve borderless metal line process window for sub-micron designs | |
| US20020001877A1 (en) | Interconnect formation in a semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information | ||
| CB02 | Change of applicant information |
Address after: 230012 No.88, xifeihe Road, Hefei comprehensive free trade zone, Xinzhan District, Hefei City, Anhui Province Applicant after: Nexchip Semiconductor Corporation Address before: 230012 No.88, xifeihe Road, Hefei comprehensive free trade zone, Xinzhan District, Hefei City, Anhui Province Applicant before: HEFEI JINGHE INTEGRATED CIRCUIT Co.,Ltd. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant |