KR20020009211A - 듀얼 다마신 배선구조의 반도체 소자 및 그 제조방법 - Google Patents

듀얼 다마신 배선구조의 반도체 소자 및 그 제조방법 Download PDF

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Abstract

콘택홀이 개구되지 않는 문제를 해결하고, 식각저지층을 사용함으로써, 층간절연막에서 유전율이 높아져 기생 커패시턴스가 증가하는 문제를 억제할 수 있는 듀얼 다마신(Dual Damascen) 배선구조의 반도체 소자 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은 제1 도전패턴이 형성된 반도체 기판에 제1 층간절연막을 증착한 후, 제1 층간절연막과 식각선택비를 갖는 식각저지층 패턴을 특정영역에만 부분적으로 형성한다. 그 후, 제2 층간절연막과, 구리(Cu)를 이용한 제2 도전층을 형성한다.

Description

듀얼 다마신 배선구조의 반도체 소자 및 그 제조방법{Semiconductor device having dual damascen pattern structure and fabricating method thereof}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 듀얼 다마신 배선구조를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
다마신(Damascen)기법 또는 상감법이란, 옛날의 공예품 장식기법의 하나로서 금속이나 도자기 또는 목재등의 표면에 다양한 무늬를 음각하여 새기고, 음각된 부위에 다른 소재, 예컨대 금, 은 및 자개등을 박아 넣는 기법을 말한다.
이와 같은 다마신 기법이 최근 반도체 소자의 제조공정에서 차세대 금속배선 형성기술의 하나로서 주목을 받고 있다. 특히 IBM사에서 1997년 듀얼 다마신 기법을 이용한 구리 배선공정을 반도체 소자의 제조공정에 적용한다는 발표후, 로직 소자(Logic Device)를 중심으로 다마신 공정을 이용한 구리 배선공정에 대한 많은 연구가 활발히 진행되고 있다.
일반적으로 구리배선은 건식식각시 반응생성물(by-product)의 증기압이 낮아 건식식각이 어렵다는 단점과, 쉽게 부식(Corrosion)이 발생하는 단점을 지니고 있기 때문에, 사실상 반도체 소자의 금속배선 재료로서 사용하기가 어려웠다.
그러나 건식식각을 사용하지 않고, 다마신 기법과 화학기계적 연마(CMP: Chemical Mechanical Polishing, 이하 CMP라 함)공정을 이용하여 구리배선의 형성이 가능해졌다. 일반적으로 구리배선은 기존의 다른 금속배선 재료보다 낮은 저항을 갖고, 일렉트로-마이그레이션(electro-migration) 특성이 우수한 특징을 갖는다. 또한 구리배선은 반도체 소자의 금속배선 공정에서 공정단계를 감소시켜 공정 비용을 줄일 수 있는 장점이 있다.
도 1 및 도 2는 종래 기술에 의한 반도체 소자의 듀얼 다마신 배선 형성방법을 설명하기 위해 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)에 제1 도전패턴(30)을 형성하고, 제1 층간절연막(20)을 증착한다. 상기 제1 층간절연막(20) 위에 제2 층간절연막(40)을 증착한 후, 사진 및 식각공정을 진행하여 상기 제1 층간절연막(20) 일부를 노출시키는 제2 층간절연막(40) 패턴을 형성한다. 마지막으로 제2 층간절연막(40) 패턴이 형성된 반도체 기판 위에 포토레지스트 패턴(50)을 형성하고 식각공정을 진행하여 상기 제1 도전패턴(30)과 연결되는 비아콘택홀(60)을 형성한다.
그러나 상술한 종래 기술에 의한 반도체 소자의 다마신 배선 형성방법은, 비아콘택홀을 건식식각할 때, 종횡비(aspect ratio)가 커지면, 식각경사도 및 반응부산물 등의 영향으로 비아콘택홀의 바닥이 완전히 개구되지 않는 문제(70)가 발생한다. 이러한 문제는 집적도가 점차 높아지는 고집적화된 반도체 소자일수록 그 정도가 심각하게 발생할 수 있다. 따라서, 이러한 문제를 보완하기 위해 제1 층간절연막과 제2 층간절연막 사이에 식각저지층을 사용하는 방법이 이용되고 있다.
도 2를 참조하면, 반도체 기판(11) 위에 제1 도전패턴(31), 제1 층간절연막(21), 제2 층간절연막(41) 및 포토레지스트 패턴(51) 등은 도 1과 동일하게 만든다. 그러나 제1 층간절연막(21)과 제2 층간절연막(41) 사이에 질화막(SiN)을 이용한 식각저지층(35)을 더 형성한다.
상술한 듀얼 다마신 배선 형성방법은 식각저지층(35)을 이용하여 과도식각(overetching)을 수행하여 비아콘택홀(61)의 바닥이 개구되지 않는 문제점은 해결할 수 있으나, 층간절연막 사이에 유전율이 높은 질화막, 예컨대 식각저지층(35)의 사용이 불가피하다. 이렇게 유전율이 높은 막질을 층간절연막에 사용할 경우에는, 층간절연막에서 기생 커패시턴스(parasitic capacitance)가 증가하여 반도체 소자가 동작시에 RC 지연(Relay)이 증가하는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는 식각저지층을 이용함으로서 비아콘택홀 바닥이 개구되지 않는 문제를 해결하면서, 층간절연막의 기생 커패시턴스를 낮출 수 있는 듀얼 다마신 배선 구조를 갖는 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법을 제공하는데 있다.
도 1 및 도 2는 종래 기술에 의한 반도체 소자의 듀얼 다마신 배선 형성방법을 설명하기 위해 도시한 단면도들이다.
도 3 내지 도 8은 본 발명의 제1 실시예에 의한 반도체 소자의 듀얼 다마신 배선 형성방법을 설명하기 위해 도시한 단면도들이다.
도 9 내지 도 13은 본 발명의 제2 실시예에 의한 반도체 소자의 듀얼 다마신 배선 형성방법을 설명하기 위해 도시한 단면도들이다.
도 14 내지 도 18은 본 발명의 제3 실시예에 의한 반도체 소자의 듀얼 다마신 배선 형성방법을 설명하기 위해 도시한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판, 102: 제1 도전패턴,
104: 제1 층간절연막, 106: 식각저지층 패턴,
108: 제2 층간절연막, 110: 포토레지스트 패턴,
112: 포토레지스트 패턴, 114: 제2 도전층,
116: 비아(via) 콘택홀, 118: 제1 메탈 트랜치,
120: 제2 메탈 트랜치.
상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판과, 상기 반도체 기판 위에 형성된 제1 도전패턴과, 상기 제1 도전패턴 위를 덮는 제1 층간절연막과, 상기 제1 층간절연막 위에 국부적으로 형성된 식각저지층 패턴과, 상기 식각저지층 패턴이 있는 영역에서 상기 제1 층간절연막 내에 형성되고 상기 제1 도전패턴과 연결된 비아 콘택 플러그와, 상기 식각저지층 패턴 위에 형성된 제2 층간절연막과, 상기 식각저지층 패턴이 있는 영역에서, 상기 제2 층간절연막 내에 형성되고, 상기 식각저지층 패턴 일부를 식각하여 형성되고, 상기 비아콘택 플러그와 연결된 메탈 콘택 플러그를 구비하는 것을 특징으로 하는 듀얼 다마신 배선 구조의 반도체 소자를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 국부적으로 형성된 식각저지층 패턴의 크기는 상기 메탈 콘택 플러그의 바닥의 표면적보다 더 큰 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 특징에 의한 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법은, 제1 도전패턴이 형성된 반도체 기판 위에 제1 층간절연막을 증착한다. 상기 제1 층간절연막 위에 식각저지층을 증착한다. 상기 식각저지층을 패터닝하여 식각저지층 패턴을 형성한다. 상기 식각저지층 패턴이 형성된 반도체 기판 위에 제2 층간절연막을 증착한다. 상기 제2 층간절연막을 패터닝하여 상기 식각저지층 패턴이 노출되는 제1 메탈 트랜치와 상기 제2 층간절연막 및 제1 층간절연막의 일부까지 식각된 제2 메탈 트랜치를 형성한다. 상기 반도체 기판에 사진 및 식각공정을 진행하여 상기 제1 메탈 트랜치 내부에 상기 제1 도전패턴을 노출시키는 비아콘택홀을 형성한다. 상기 제1 메탈 트랜치, 제2 메탈 트랜치 및 비아콘택홀을 채우면서 반도체 기판 위를 덮은 제2 도전층을 형성한다. 마지막으로 상기 제2 도전층을 화학기계적 연마로 평탄화시킨다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 특징에 의한 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법은, 제1 도전패턴이 형성된 반도체 기판 위에 제1 층간절연막을 증착한다. 상기 제1 층간절연막 위에 식각저지층을 증착한다. 상기 식각저지층을 패터닝하여 식각저지층 패턴을 형성한다. 상기 식각저지층 패턴이 형성된 반도체 기판 위에 제2 층간절연막을 증착한다. 상기 반도체 기판에 사진 및 식각공정을 진행하여 상기 제1 도전패턴을 노출시키는 비아콘택홀을 형성한다. 상기 제2 층간절연막을 패터닝하여 상기 식각저지층 패턴을 노출시키는 제1 메탈 트랜치와 상기 제2 층간절연막 및 제1 층간절연막의 일부까지 식각된 제2 메탈 트랜치를 형성한다. 상기 제1 메탈 트랜치, 제2 메탈 트랜치 및 비아콘택홀을 채우면서 반도체 기판 위를 덮은 제2 도전층을 형성한다. 마지막으로, 상기 제2 도전층을 화학기계적 연마로 평탄화시킨다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 특징에 의한 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법은, 제1 도전패턴이 형성된 반도체 기판 위에 제1 층간절연막을 증착한다. 상기 제1 층간절연막 위에 식각저지층을 증착한다. 상기 식각저지층을 패터닝하여 제1 식각저지층 패턴을 형성한다. 상기 제1 식각저지층 패턴에 사진 및 식각을 진행하여 후속공정에서 비아콘택홀을 자기정렬식으로 형성시킬 수 있는 제2 식각저지층 패턴을 형성한다. 상기 제2 식각저지층 패턴이 형성된 반도체 기판 위에 제2 층간절연막을 증착한다. 상기 제2 층간절연막에 사진 및 식각공정을 진행하여 제2 식각저지층 패턴을 노출시킴과 동시에 자기정렬 방식으로 상기 제1 도전패턴을 노출시키는 비아콘택홀을 만드는 제1 메탈 트랜치와 상기 제1 식각저지층 패턴에 의해 식각이 정지된 제2 메탈 트랜치를 형성한다. 상기 제1 메탈 트랜치, 제2 메탈 트랜치 및 비아콘택홀을 채우면서 반도체 기판 위를 덮은 제2 도전층을 형성한다. 마지막으로, 상기 제2 도전층을 화학기계적 연마로 평탄화시킨다.
본 발명의 바람직한 실시예에 의하면, 상기 제2 도전층은 구리를 사용하는것이 적합하고, 상기 식각저지층은 상기 제1 층간절연막보다 식각율이 낮은 물질로서 SiN, SiC 및 SiO2중에서 선택된 하나의 물질인 것이 적합하다.
또한 상기 식각저지층 패턴의 폭은 상기 제1 메탈 트랜치의 폭보다 더 큰 것이 바람직하고, 상기 제2 도전층을 증착하기 전에 제1 메탈 트랜치, 제2 메탈 트랜치 및 비아콘택홀 내부에 접착을 개선하거나, 확산을 방지할 수 있는 막질을 더 형성하는 것이 적합하다.
본 발명에 따르면, 식각저지층 패턴을 특정영역에만 부분적으로 사용함으로써, 비아콘택홀 식각시에 바닥면이 개구되지 않는 문제를 해결하고, 층간절연막의 유전율이 높아지는 것을 억제하여 기생 커패시턴스 증가를 최소화할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
먼저, 도 8을 참조하여 본 발명에 의한 듀얼 다마신 배선 구조를 갖는 반도체 소자를 상세히 설명하기로 한다.
본 발명에 의한 듀얼 다마신 배선 구조를 갖는 반도체 소자의 구성은, 반도체 기판(100)과, 상기 반도체 기판 위에 형성된 제1 도전패턴(102)과, 상기 제1 도전패턴 위를 덮는 제1 층간절연막(104)과, 상기 제1 층간절연막 위에 국부적으로 형성된 식각저지층 패턴(106)과, 상기 식각저지층 패턴이 있는 영역에서 상기 제1 층간절연막 내에 형성되고 상기 제1 도전패턴과 연결된 비아 콘택 플러그(122)와, 상기 식각저지층 패턴 위에 형성된 제2 층간절연막(108)과, 상기 식각저지층 패턴이 있는 영역에서, 상기 제2 층간절연막 내에 형성되고, 상기 식각저지층 패턴 일부를 식각하여 형성되고, 상기 비아콘택 플러그와 연결된 메탈 콘택 플러그(114')로 이루어진다.
상기 본 발명에 의한 듀얼 다마신 배선 구조를 갖는 반도체 소자의 구성에 있어서, 식각저지층 패턴(106)은 본 발명의 목적을 달성하는 주요한 수단이 된다. 먼저, 비아 콘택 플러그(122)를 형성하기 위한 비아콘택홀을 식각할 때 식각저지층으로 사용되기 때문에 비아콘택홀의 바닥이 개구되지 않는 문제를 해결할 수 있는 수단이 된다.
또한, 상기 메탈 콘택 플러그(114')를 형성하기 위한 메탈 트랜치의 바닥면보다 상기 식각저지층 패턴(106)의 크기를 0.05㎛ 정도만 크게 형성한다. 따라서, 식각저지층 패턴(106)은 특정영역, 즉 메탈 트랜치 및 비아콘택홀이 형성되는 영역에만 부분적으로 형성되고 나머지 부분에는 형성되지 않는다. 그러므로 층간절연막에 유전율이 높은 막질을 사용하여 발생되는 기생 커패시턴스 증가 문제를 억제할 수 있다.
이어서, 상기 듀얼 다마신 배선 구조를 갖는 반도체 소자를 제조하는 방법을 3가지 실시예로 나누어 설명한다.
제1 실시예; 트랜치를 먼저 식각하여 듀얼 다마신 배선을 형성하는 경우
도 3 내지 도 8은 본 발명의 제1 실시예에 의한 반도체 소자의 듀얼 다마신 배선 형성방법을 설명하기 위해 도시한 단면도들이다.
도 3을 참조하면, 제1 도전패턴(102)이 형성된 반도체 기판(100)에 제1 층간절연막(104)을 형성한다. 상기 제1 층간절연막(104)은 산화막계열의 절연막을 사용하여 형성하는 것이 적합하다. 이어서, 상기 제1 층간절연막(104) 위에 식각저지층을 500∼1000Å의 두께로 증착한다. 상기 식각저지층은 상기 제1 층간절연막(104)보다 식각율이 낮은 절연막이 적합하며, SiN, SiC 및 SiO2중에서 하나의 물질을 사용하여 형성하는 것이 적합하다.
그 후, 상기 식각저지층에 사진 및 식각공정을 진행하여 식각저지층 패턴(106)을 특정영역에만 부분적으로 형성한다. 상기 식각저지층 패턴(106)이 형성되는 영역은 후속공정에서 제1 메탈 트랜치와 비아콘택홀(via contact hole)이 형성되는 영역이다.
도 4를 참조하면, 상기 식각저지층 패턴(106)이 형성된 반도체 기판 위에 제2 층간절연막(108)을 충분한 두께로 형성한다. 상기 제2 층간절연막(108)은 상기 제1 층간절연막(104)과 식각율이 유사하거나 동일한 특징을 갖는 산화막계열의 막질을 사용하여 형성하는 것이 바람직하다.
도 5를 참조하면, 상기 제2 층간절연막(108)에 포토레지스트 패턴(110)을 형성하고 하부막질을 식각한다. 상기 제1 메탈 트랜치(118)가 형성되는 영역에서는 식각저지층 패턴(106)에 의해 식각이 정지되지만, 제2 메탈 트랜치(120)가 형성되는 영역에서는 식각저지층 패턴(106)이 없는 관계로 제2 층간절연막(108)과 제1 층간절연막(104) 일부까지 식각된다.
이때 식각저지층 패턴(106)이 제1 메탈 트랜치(118) 영역에서 식각정지의 기능을 올바르게 수행하기 위해서는, 상기 식각저지층 패턴(106)의 폭이 제1 메탈 트랜치의 폭보다 반드시 커야한다. 가급적 유전율이 높은 식각저지층 패턴(106)의폭을 줄이기 위해, 상기 식각저지층 패턴(106)의 폭은 상기 제1 메탈 트랜치(118)의 폭보다 0.05㎛ 정도 큰 것이 바람직하다.
도 6을 참조하면, 상기 포토레지스트 패턴(110)을 제거하고, 비아콘택홀(116)을 형성하기 위한 다른 포토레지스트 패턴(112)을 형성한다. 상기 다른 포토레지스트 패턴(112)을 이용하여 하부의 제1 도전패턴을 일부 노출시키는 비아콘택홀(116)을 형성한다.
여기서, 상기 식각저지층 패턴(106)을 이용하여 상기 제1 메탈 트랜치를 이미 형성하였으므로, 상기 비아콘택홀(116)을 식각하는 전체적인 깊이는 상기 제1 메탈 트랜치의 깊이 만큼 낮아지게 된다. 따라서 비아콘택홀(116)의 깊이가 깊어서 바닥면이 개구되지 않는 문제점을 해결할 수 있다.
도 7을 참조하면, 상기 다른 포토레지스트 패턴(112)을 제거하고, 상기 제1 메탈 트랜치 바닥에 노출된 식각저지층(106)의 일부도 건식식각으로 제거한다. 그 후, 반도체 기판의 표면을 따라서 노출된 산화막계열의 막질, 예컨대 제1 층간절연막(104) 및 제2 층간절연막(109)과, 후속공정에서 형성되는 구리배선과의 확산을 억제하거나, 접착력을 증가시키기 위한 막질(미도시)을 반도체 기판 위에 블랭킷(blanket) 방식으로 형성할 수 있다. 이러한 막질은 TiN, Ta 및 TaN중에서 선택된 하나의 단일막 혹은 그 하나를 포함하는 복합막을 사용하여 형성할 수 있다.
이어서, 상기 비아콘택홀, 제1 메탈 트랜치 및 제2 메탈 트랜치를 채우면서 반도체 기판 위를 충분히 덮는 제2 도전층(114), 예컨대 구리층을 형성한다. 상기구리층을 형성하는 방법은, 물리적 기상증착(Physical Vapor Deposition) 혹은 화학기상증착(Chemical Vapor Deposition)법을 통해 구리 시드층(Cu seed layer)을 먼저 형성한 후, 상기 구리시드층을 전기 도금(electro plating)으로 키우는 방식으로 형성한다. 따라서 비아콘택홀, 제1 메탈 트랜치 및 제2 메탈 트랜치 내부에서 보이드(void)가 발생하는 문제를 억제하고, 공정진행 시간을 단축할 수 있다.
도 8을 참조하면, 상기 구리로 이루어진 제1 도전층(114)이 형성된 반도체 기판 표면을 화학기계적 연마(CMP)로 에치백(etchback)하여 상기 제2 층간절연막(108)의 표면을 노출시킨다. 이에 따라 제2 도전층 패턴(114')이 형성된다. 따라서, 상기 제1 메탈 트랜치가 있는 영역, 즉 비아콘택홀과 연결되는 영역에서는 제1 도전층 패턴(114')의 두께가 상기 제2 메탈 트랜치가 있는 영역에서의 제2 도전층 패턴(114')의 두께보다 더 얇게 형성된다.
제2 실시예; 비아콘택홀을 먼저 식각하여 듀얼 다마신 배선을 형성하는 경우
본 제2 실시예는 상술한 제1 실시예에서 공정의 순서를 변경한 방식이다. 아래에 설명되는 제2 실시예에서 상기 제1 실시예와 중복되는 부분은 그 설명을 생략한다.
도 9 내지 도 13은 본 발명의 제2 실시예에 의한 반도체 소자의 듀얼 다마신 배선 형성방법을 설명하기 위해 도시한 단면도들이다.
도 9를 참조하면, 반도체 기판(200) 위에 제1 도전패턴(202)을 형성하고, 제1 층간절연막(204)을 증착한다. 상기 제1 층간절연막(204) 위에 식각저지층 패턴(206)을 SiN, SiC 및 SiO2중에서 선택한 어느 하나의 재질로 형성한다.
도 10을 참조하면, 상기 식각저지층 패턴(206)이 형성된 반도체 기판 위에 제2 층간절연막(208)을 증착한다. 이어서 비아콘택홀(216)을 식각하기 위한 포토레지스트 패턴(210)을 형성하고 하부막질에 대하여 식각을 진행하여 상기 제1 도전패턴(202) 일부를 노출시키는 비아콘택홀(216)을 형성한다.
도 11을 참조하면, 상기 포토레지스트 패턴(210)을 제거하고, 제1 메탈 트랜치(218) 및 제2 메탈 트랜치(220)를 식각하기 위한 다른 포토레지스트 패턴(212)을 상기 제2 층간절연막(208) 위에 형성한다. 이어서, 상기 다른 포토레지스트 패턴(212)을 이용하여 하부막질을 식각한다.
이때, 제1 메탈 트랜치(218) 영역에서는 본 발명에 의해서 특정영역에만 형성된 식각저지층 패턴(206)에 의해 제1 층간절연막(204) 위에서 식각이 정지된다. 그러나, 제2 메탈 트랜치(220) 영역에서는 식각저지막 패턴이 없는 관계로 제1 층간절연막(204) 일부까지 식각이 이루어진다.
도 12를 참조하면, 상기 다른 포토레지스트 패턴(212)을 제거하고, 건식식각 으로 상기 제1 메탈 트랜치(218) 영역에 노출된 식각저지층 패턴(206)의 일부도 제거한다. 필요하다면, 상기 노출된 반도체 기판 위에 접착력을 개선하거나, 확산을 방지하기 위한 막질을 블랭킷 방식으로 형성한다. 이어서, 상기 결과물에 제2 도전층(214)인 구리층을 상기 비아콘택홀, 제1 메탈 트랜치 및 제2 메탈 트랜치를 채우면서 상기 반도체 기판 위를 덮도록 형성한다.
도 13을 참조하면, 상기 제1 도전층(214)이 형성된 반도체 기판 위에 화학기계적 연마 공정을 상기 제2 층간절연막(208) 표면이 노출되도록 진행한다. 따라서, 상기 제1 메탈 트랜치 및 상기 제2 메탈 트랜치에 제2 도전층 패턴(214)이 형성된다.
제3 실시예; 비아콘택홀을 자기정렬식으로 식각하여 듀얼 다마신 배선을 형성하는 경우
본 제3 실시예 역시 상술한 제1 실시예에서 비아콘택홀을 식각하는 공정 순서를 변경한 방식이다. 아래에 설명되는 제3 실시예에서 상기 제1 실시예와 중복되는 부분은 그 설명을 생략한다.
도 14 내지 도 18은 본 발명의 제3 실시예에 의한 반도체 소자의 듀얼 다마신 배선 형성방법을 설명하기 위해 도시한 단면도들이다.
도 14를 참조하면, 반도체 기판(300) 위에 제1 도전패턴(302)을 형성하고, 제1 층간절연막(304)을 증착한다. 상기 제1 층간절연막(304) 위에 제1 식각저지층 패턴(306)을 SiN, SiC 및 SiO2중에서 선택한 어느 하나의 재질을 이용하여 형성한다. 상술한 제1 및 제2 실시예와 다르게, 상기 제1 식각저지층 패턴(306)은 후속공정에서 형성되는 제1 메탈 트랜치 영역뿐만 아니라, 제2 메탈 트랜치 영역에도 형성되는 차이가 있다.
도 15 및 도 16을 참조하면, 두 개의 제1 식각저지층 패턴(306)중, 제1 메탈 트랜치가 형성될 영역에 있는 제1 식각저지층 패턴에 다시 패터닝을 진행하여 후속공정에서 비아콘택홀이 자기정렬식으로 형성될 수 있는 제2 식각저지층 패턴(309)을 형성한다. 상기 제2 식각저지층 패턴(309)이 형성된 반도체 기판 위에 제2 층간절연막(308)을 증착한다.
도 17을 참조하면, 상기 제2 층간절연막(308)이 형성된 반도체 기판 위에 제1 메탈 트랜치(318) 및 제2 메탈 트랜치(320)를 형성하기 위한 포토레지스트 패턴(310)을 형성하고 하부막질을 식각한다. 이때, 제1 메탈 트랜치(318) 영역에서는 제2 층간절연막(208)에 대한 식각이 끝난 후에, 상기 제2 식각저지층 패턴(309)의 형상에 의해 자기정렬 방식의 식각이 계속 진행된다.
상기 제2 식각저지층 패턴(308)에 의한 자기정렬 방식의 식각에 의해 하부의 제1 도전패턴(302)의 표면 일부가 노출되는 비아콘택홀(316)이 형성된다. 한편, 제2 메탈 트랜치(320) 영역에서는 제1 식각저지층 패턴(306)에 의해 하부의 제1 층간절연막(304)으로 식각이 더 이상 일어나지 않고 정지된다.
도 18을 참조하면, 상기 포토레지스트 패턴(310)을 제거하고, 상기 제1 및 제2 메탈 트랜치(318, 320)에 의해 노출된 제1 및 제2 식각저지층 패턴(306, 309)의 일부를 제거한다. 이어서, 상기 제1 및 제2 메탈 트랜치 내부에 접착을 개선하거나, 확산을 방지하기 위한 막질(미도시)을 블랭킷 방식으로 형성한다.
그 후, 상기 결과물 위에 구리로 된 제2 도전층을 형성한다. 상기 제2 도전층에 의하여 상기 비아콘택홀, 제1 메탈 트랜치 및 제2 메탈 트랜치는 모두 매립(filling)된다. 마지막으로 제2 도전층에 대하여 화학기계적 연마 공정을 진행하여 상기 제2 층간절연막(308) 표면이 노출되게 함으로써 제2 도전막 패턴(314')를 형성한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 식각저지층 패턴을 특정영역에만 부분적으로 사용함으로써, 첫째, 비아콘택홀 식각시에 콘택홀 바닥이 개구되지 않는 문제를 해결할 수 있다. 둘째, 식각저지층 패턴에 의해 층간절연막의 유전율이 높아지는 것을 억제하여 기생 커패시턴스 증가를 최소화할 수 있다.

Claims (23)

  1. 반도체 기판;
    상기 반도체 기판 위에 형성된 제1 도전패턴;
    상기 제1 도전패턴 위를 덮는 제1 층간절연막;
    상기 제1 층간절연막 위에 국부적으로 형성된 식각저지층 패턴;
    상기 식각저지층 패턴이 있는 영역에서 상기 제1 층간절연막 내에 형성되고 상기 제1 도전패턴과 연결된 비아 콘택 플러그;
    상기 식각저지층 패턴 위에 형성된 제2 층간절연막;
    상기 식각저지층 패턴이 있는 영역에서, 상기 제2 층간절연막 내에 형성되고, 상기 식각저지층 패턴 일부를 식각하여 형성되고, 상기 비아콘택 플러그와 연결된 메탈 콘택 플러그를 구비하는 것을 특징으로 하는 듀얼 다마신 배선 구조의 반도체 소자.
  2. 제1항에 있어서,
    상기 국부적으로 형성된 식각저지층 패턴의 크기는 상기 메탈 콘택 플러그의 바닥의 표면적보다 더 큰 것을 특징으로 하는 듀얼 다마신 배선 구조의 반도체 소자.
  3. 제1 도전패턴이 형성된 반도체 기판 위에 제1 층간절연막을 증착하는 공정;
    상기 제1 층간절연막 위에 식각저지층을 증착하는 공정;
    상기 식각저지층을 패터닝하여 식각저지층 패턴을 형성하는 공정;
    상기 식각저지층 패턴이 형성된 반도체 기판 위에 제2 층간절연막을 증착하는 공정;
    상기 제2 층간절연막을 패터닝하여 상기 식각저지층 패턴이 노출되는 제1 메탈 트랜치와 상기 제2 층간절연막 및 제1 층간절연막의 일부까지 식각된 제2 메탈 트랜치를 형성하는 공정;
    상기 반도체 기판에 사진 및 식각공정을 진행하여 상기 제1 메탈 트랜치 내부에 상기 제1 도전패턴을 노출시키는 비아콘택홀을 형성하는 공정;
    상기 제1 메탈 트랜치, 제2 메탈 트랜치 및 비아콘택홀을 채우면서 반도체 기판 위를 덮은 제2 도전층을 형성하는 공정; 및
    상기 제2 도전층을 화학기계적 연마로 평탄화시키는 공정을 구비하는 것을 특징으로 하는 듀얼 다마신 배선 구조를 갖는 반도체 소자의 형성방법.
  4. 제3항에 있어서,
    상기 제2 도전층은 구리를 사용하여 형성하는 것을 특징으로 하는 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법.
  5. 제3항에 있어서,
    상기 식각저지층은 상기 제1 층간절연막보다 식각율이 낮은 물질을 사용하는 것을 특징으로 하는 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법.
  6. 제5항에 있어서,
    상기 제1 층간절연막보다 식각율이 낮은 물질은 SiN, SiC 및 SiO2로 이루어진 절연막 군에서 선택된 하나의 물질인 것을 특징으로 하는 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법.
  7. 제3항에 있어서,
    상기 식각저지층 패턴의 두께는 500∼1000Å 범위인 것을 특징으로 하는 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법.
  8. 제3항에 있어서,
    상기 식각저지층 패턴의 폭은 상기 제1 메탈 트랜치의 폭보다 더 큰 것을 특징으로 하는 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법.
  9. 제3항에 있어서,
    상기 비아콘택홀을 형성한 후, 상기 제1 메탈 트랜치, 제1 메탈 트랜치 및 비아콘택홀 내부에 접착을 개선하거나, 확산을 방지하는 막질을 형성하는 공정을 더 진행하는 것을 특징으로 하는 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법.
  10. 제1 도전패턴이 형성된 반도체 기판 위에 제1 층간절연막을 증착하는 공정;
    상기 제1 층간절연막 위에 식각저지층을 증착하는 공정;
    상기 식각저지층을 패터닝하여 식각저지층 패턴을 형성하는 공정;
    상기 식각저지층 패턴이 형성된 반도체 기판 위에 제2 층간절연막을 증착하는 공정;
    상기 반도체 기판에 사진 및 식각공정을 진행하여 상기 제1 도전패턴을 노출시키는 비아콘택홀을 형성하는 공정;
    상기 제2 층간절연막을 패터닝하여 상기 식각저지층 패턴을 노출시키는 제1 메탈 트랜치와 상기 제2 층간절연막 및 제1 층간절연막의 일부까지 식각된 제2 메탈 트랜치를 형성하는 공정;
    상기 제1 메탈 트랜치, 제2 메탈 트랜치 및 비아콘택홀을 채우면서 반도체 기판 위를 덮은 제2 도전층을 형성하는 공정; 및
    상기 제2 도전층을 화학기계적 연마로 평탄화시키는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 다마신 배선 형성방법
  11. 제10항에 있어서,
    상기 제2 도전층은 구리를 사용하여 형성하는 것을 특징으로 하는 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법.
  12. 제10항에 있어서,
    상기 식각저지층은 상기 제1 층간절연막보다 식각율이 낮은 물질을 사용하는 것을 특징으로 하는 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법.
  13. 제13항에 있어서,
    상기 제1 층간절연막보다 식각율이 낮은 물질은 SiN, SiC 및 SiO2로 이루어진 절연막 군에서 선택된 하나의 물질인 것을 특징으로 하는 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법.
  14. 제10항에 있어서,
    상기 식각저지층 패턴의 두께는 500∼1000Å 범위인 것을 특징으로 하는 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법.
  15. 제10항에 있어서,
    상기 식각저지층 패턴의 폭은 상기 제1 메탈 트랜치의 폭보다 더 큰 것을 특징으로 하는 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법.
  16. 제10항에 있어서,
    상기 제1 및 제2 메탈 트랜치를 형성한 후, 상기 제1 메탈 트랜치, 제2 메탈 트랜치 및 비아콘택홀 내부에 접착을 개선하거나 확산을 방지하는 막질을 형성하는 공정을 더 진행하는 것을 특징으로 하는 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법.
  17. 제1 도전패턴이 형성된 반도체 기판 위에 제1 층간절연막을 증착하는 공정;
    상기 제1 층간절연막 위에 식각저지층을 증착하는 공정;
    상기 식각저지층을 패터닝하여 제1 식각저지층 패턴을 형성하는 공정;
    상기 제1 식각저지층 패턴에 사진 및 식각을 진행하여 후속공정에서 비아콘택홀을 자기정렬식으로 형성시킬 수 있는 제2 식각저지층 패턴을 형성하는 공정;
    상기 제2 식각저지층 패턴이 형성된 반도체 기판 위에 제2 층간절연막을 증착하는 공정;
    상기 제2 층간절연막에 사진 및 식각공정을 진행하여 제2 식각저지층 패턴을 노출시킴과 동시에 자기정렬 방식으로 상기 제1 도전패턴을 노출시키는 비아콘택홀을 만드는 제1 메탈 트랜치와 상기 제1 식각저지층 패턴에 의해 식각이 정지된 제2 메탈 트랜치를 형성하는 공정;
    상기 제1 메탈 트랜치, 제2 메탈 트랜치 및 비아콘택홀을 채우면서 반도체기판 위를 덮은 제2 도전층을 형성하는 공정; 및
    상기 제2 도전층을 화학기계적 연마로 평탄화시키는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 다마신 배선 형성방법
  18. 제17항에 있어서,
    상기 제2 도전층은 구리를 사용하여 형성하는 것을 특징으로 하는 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법.
  19. 제17항에 있어서,
    상기 식각저지층은 상기 제1 층간절연막보다 식각율이 낮은 물질을 사용하는 것을 특징으로 하는 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법.
  20. 제19항에 있어서,
    상기 제1 층간절연막보다 식각율이 낮은 물질은 SiN, SiC 및 SiO2로 이루어진 절연막 군에서 선택된 하나의 물질인 것을 특징으로 하는 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법.
  21. 제17항에 있어서,
    상기 식각저지층 패턴의 두께는 500∼1000Å 범위인 것을 특징으로 하는 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법.
  22. 제17항에 있어서,
    상기 제1 식각저지층 패턴의 폭은 상기 제1 메탈 트랜치의 폭보다 더 큰 것을 특징으로 하는 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법.
  23. 제17항에 있어서,
    상기 제1 메탈 트랜치, 제2 메탈 트랜치 및 비아콘택홀을 형성한 후, 상기 제1 메탈 트랜치, 제2 메탈 트랜치 및 비아콘택홀 내부에 접착을 개선하거나 확산을 방지하는 막질을 형성하는 공정을 더 진행하는 것을 특징으로 하는 듀얼 다마신 배선 구조를 갖는 반도체 소자의 제조방법.
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