JPH11274122A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH11274122A
JPH11274122A JP10075938A JP7593898A JPH11274122A JP H11274122 A JPH11274122 A JP H11274122A JP 10075938 A JP10075938 A JP 10075938A JP 7593898 A JP7593898 A JP 7593898A JP H11274122 A JPH11274122 A JP H11274122A
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film
forming
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雅延 池田
Kenichi Watanabe
健一 渡邊
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嘉之 大倉
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Abstract

(57)【要約】 【課題】 有機層間絶縁膜を有する多層配線構造を備え
た半導体装置において、前記有機層間絶縁膜上に、低誘
電率の研磨ストッパ膜を形成し、さらに下層配線パター
ンにディッシングが生じた場合にも上層の配線パターン
を歩留まり良く、安定して形成する。 【解決手段】 前記低誘電率研磨ストッパ膜として有機
SOG膜を使い、ディッシングが生じている下層配線パ
ターン上に平坦化層間絶縁膜を形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、特に多層配線構造を有する半導体装置およびその
製造方法に関する。従来より、半導体装置を微細化する
ことにより、スケーリング則に沿った動作速度の高速化
が図られている。一方、最近の半導体集積回路装置で
は、個々の半導体装置間を配線するのに一般に多層配線
構造が使用されるが、かかる多層配線構造では、半導体
装置が非常に微細化された場合、多層配線構造中の配線
パターンが近接しすぎ、配線パターン間の寄生容量によ
る配線遅延の問題が生じる。
【0002】そこで、従来より、前記多層配線構造中に
おける配線遅延の問題を解決すべく、多層配線構造中で
層間絶縁膜を構成する絶縁膜に、従来より使われている
SiO2 系の絶縁膜の代わりに炭化水素系の有機絶縁膜
を使い、また配線パターンに、従来より使われているA
lの代わりにCuを使うことが研究されている。かかる
有機絶縁膜は誘電率が約2.5であるが、この値は従来
のSiO2 層間絶縁膜より40%も低い。また、配線パ
ターンにCuを使う場合、従来より使われていたドライ
エッチング工程によるパターニングが非常に困難である
ため、Cu配線パターンはダマシン法により形成する必
要がある。
【0003】
【従来の技術】図1(A),(B)は、従来の有機絶縁
膜を層間絶縁膜に使った多層配線構造を有する半導体装
置の製造工程を示す図である。図1(A)を参照する
に、半導体装置を構成する拡散領域等(図示せず)が形
成されている基板11上には、炭化水素系の有機絶縁材
料、例えばダウケミカル社製のSiLK(商品名)がス
ピンコーティングにより形成され、さらにそれをパター
ニングすることにより、前記基板11上に、配線パター
ンを収容する溝を含む層間絶縁膜12を形成する。さら
に、前記層間絶縁膜12上にTiN膜13をスパッタリ
ングにより略一様な厚さに形成し、さらに前記TiN膜
13上にスパッタリングを行うことにより、前記層間絶
縁膜12上にCu層14を、前記層間絶縁膜12中の溝
を埋めるように形成する。さらに、図1(B)の工程
で、前記Cu層14を化学機械研磨(CMP)法により
研磨することにより、前記層間絶縁膜12上に残留する
Cu層が除去され、図1(B)に示す、前記層間絶縁膜
12中の溝がCuパターン14Aにより埋められた、い
わゆるダマシン構造を有する多層配線構造が、前記基板
11上に得られる。
【0004】かかる図1(A),(B)に示した構成の
多層配線構造の形成においては、前記CMP工程の際に
前記有機層間絶縁膜12が研磨されてしまい、その結
果、図1(B)に示すように、前記Cuパターン14A
を設計通りの寸法に形成することが困難である。これに
対し、従来より、前記有機層間絶縁膜12の表面上にS
iO2 膜12AをCVD法等により形成し、かかるSi
2 膜12Aをストッパとして前記CMP工程を実行す
ることが提案されている。例えば前記Cu層14をAl
2 3 を主体とするスラリを使って研磨する場合、前記
SiO2 膜は実質的に研磨されないので、図1(C)に
示すように、前記Cuパターン14Aおよび層間絶縁膜
12の厚さを設計値通りに制御することができる。
【0005】
【発明が解決しようとする課題】しかし、図1(C)の
工程では、前記SiO2 膜12Aが約4.0と非常に大
きな誘電率を有するため、前記SiO2 膜12Aが低誘
電率の有機層間絶縁膜12上に形成された場合、電気力
線が前記SiO2 膜12Aに集中し、配線パターン14
A間の寄生容量が増大してしまう。
【0006】また、図1(C)の工程により多層配線構
造を形成する場合、図2(A)〜(D)に示すように特
に下層の配線パターンの幅が広い場合に、かかる下層配
線パターンに生じるディッシングの結果、上層の配線パ
ターンに短絡が生じる危険がある。ただし、図2(A)
〜(D)中、先に説明した部分には同一の参照符号を付
し、説明を省略する。
【0007】図2(A)を参照するに、前記Cu層14
は、前記有機層間絶縁膜12中に形成された溝12Gを
埋めるように形成されているが、図1(C)の工程に対
応する図2(B)の工程においてCMPを行うことによ
り、前記溝12Gを埋めるCuパターン14Aには、溝
12Gの幅が広いため、ある程度のディッシングが生じ
ることが避けられない。そこで、このような、配線パタ
ーン14Aにディッシングが生じている構造上に図2
(C)の工程において層間絶縁膜15を形成すると、前
記層間絶縁膜15上にも前記配線パターン14Aのディ
ッシングに対応した凹部15Aが形成される。
【0008】そこで、図2(D)の工程において前記層
間絶縁膜15上にさらに有機層間絶縁膜16を形成し、
前記有機層間絶縁膜中に、前記パターン14Aに対応し
て溝16A,16Bを形成し、前記溝16A,16Bを
Cu層18により埋め、さらに前記層間絶縁膜16上の
Cu層18をCMP法により研磨・除去することによ
り、前記溝16A,16Bを埋める、幅の狭い配線パタ
ーン18A,18Bが得られる。
【0009】しかし、図2(D)の状態では、前記層間
絶縁膜16の下の層間絶縁膜15が前記配線パターン1
4Aのディッシングに対応してくぼんでいるため前記溝
18A,18Bの底部の位置も対応して深くなり、その
結果、前記溝18Aと18Bとの間にCu層よりなる架
橋部18Cが残ってしまう。換言すると、図2(D)の
構造では配線パターン18Aと18Bとが短絡してしま
う。
【0010】そこで、本発明は上記の課題を解決した新
規で有用な半導体装置およびその製造方法を提供するこ
とを概括的課題とする。本発明のより具体的な課題は、
有機層間絶縁膜中に形成された溝を導体パターンで埋め
たダマシン多層配線構造を有する半導体装置において、
前記有機層間絶縁膜表面に、前記導体パターンを研磨す
るCMP工程に対して耐性を有し、しかも誘電率の低い
研磨ストッパ層を形成した半導体装置、およびその製造
方法を提供することにある。
【0011】本発明のその他の課題は、有機層間絶縁膜
中に形成された溝を導体パターンで埋めたダマシン多層
配線構造を有する半導体装置において、ディッシングを
生じている下側配線パターン上に重なって形成される別
の配線パターンの短絡を解消した半導体装置、およびそ
の製造方法を提供することにある。
【0012】
【課題を解決するための手段】本発明は上記の課題を、
請求項1に記載したように、基板上に層間絶縁膜を形成
する工程と、前記層間絶縁膜上に有機SOG膜を形成す
る工程と、前記有機SOG膜および前記層間絶縁膜をパ
ターニングして、前記有機SOG膜を貫通し前記層間絶
縁膜中に到達する凹部を形成する工程と、前記有機SO
G膜上に、前記凹部を埋めるように導体層を形成する工
程と、前記導体層のうち、前記有機SOG膜よりも上に
位置する部分を、前記有機SOG膜をストッパに化学機
械研磨により除去し、前記凹部を埋めるように導体パタ
ーンを形成する工程とよりなることを特徴とする半導体
装置の製造方法により、または請求項2に記載したよう
に、前記層間絶縁膜は、炭化水素系ポリマーよりなるこ
とを特徴とする請求項1記載の半導体装置の製造方法に
より、または請求項3に記載したように、前記層間絶縁
膜は、芳香族系ポリマーよりなることを特徴とする請求
項1記載の半導体装置の製造方法により、または請求項
4に記載したように、前記導体層はCuよりなることを
特徴とする請求項1〜3のうち、いずれか一項記載の半
導体装置の製造方法により、または請求項5に記載した
ように、前記凹部を形成する工程の後、前記導体層を形
成する工程よりも前に、前記凹部の表面を、前記凹部の
表面形状に沿った高融点金属膜で覆う工程を含むことを
特徴とする請求項4記載の半導体装置の製造方法によ
り、または請求項6に記載したように、前記凹部は、前
記層間絶縁膜を貫通するように形成されることを特徴と
する請求項1〜5のうち、いずれか一項記載の半導体装
置の製造方法により、または請求項7に記載したよう
に、さらに、前記導体パターンを形成する工程の後、前
記有機SOG膜上に平坦化絶縁膜を形成する工程と、前
記平坦化絶縁膜中に凹部を形成する工程と、前記平坦化
絶縁膜中の凹部を埋めるように、別の導体パターンを形
成する工程とを含むことを特徴とする、請求項1〜6の
うち、いずれか一項記載の半導体装置の製造方法によ
り、または請求項8に記載したように、前記平坦化絶縁
膜を形成する工程は、液体状の絶縁膜を、前記液体状の
絶縁膜が前記導体パターンを覆うように、塗布により形
成する工程を含むことを特徴とする請求項7記載の半導
体装置の製造方法により、または請求項9に記載したよ
うに、前記平坦化絶縁膜を形成する工程は、前記有機S
OG膜上に別の絶縁膜を形成し、さらに前記別の絶縁膜
を化学機械研磨により平坦化する工程を含むことを特徴
とする請求項7記載の半導体装置の製造方法により、ま
たは請求項10に記載したように、さらに、前記導体パ
ターンを形成する工程の後、前記有機SOG膜上に、液
体状の絶縁膜を塗布することにより第1の平坦化層間絶
縁膜を形成する工程と、前記第1の平坦化層間絶縁膜上
に第2の平坦化層間絶縁膜を形成する工程と、前記第2
の平坦化層間絶縁膜を貫通して前記第1の平坦化層間絶
縁膜に到達する凹部を形成する工程と、前記凹部を埋め
るように、ダマシン構造を有する別の導体パターンを形
成する工程とを含むことを特徴とする、請求項1〜7の
うち、いずれか一項記載の半導体装置の製造方法によ
り、または請求項11に記載したように、基板上に層間
絶縁膜を形成する工程と、前記層間絶縁膜中に配線溝を
形成する工程と、前記配線溝を埋めるように導体層を形
成する工程と、前記導体層のうち、前記層間絶縁膜を覆
う部分を化学機械研磨により除去し、前記配線溝を埋め
る導体パターンを形成する工程とを含む半導体装置の製
造方法において、前記導体パターンを覆うように、前記
層間絶縁膜上に液体状の絶縁膜を塗布する工程をさらに
含むことを特徴とする半導体装置の製造方法により、ま
たは請求項12に記載したように、基板上に層間絶縁膜
を形成する工程と、前記層間絶縁膜中に配線溝を形成す
る工程と、前記配線溝を埋めるように導体層を形成する
工程と、前記導体層のうち、前記層間絶縁膜を覆う部分
を化学機械研磨により除去し、前記配線溝を埋める導体
パターンを形成する工程とを含む半導体装置の製造方法
において、前記導体パターンを覆うように、前記層間絶
縁膜上に別の層間絶縁膜を形成する工程と、さらに前記
別の層間絶縁膜を化学機械研磨により平坦化する工程と
を含むことを特徴とする半導体装置の製造方法により、
または請求項13に記載したように、基板と、前記基板
上に形成された層間絶縁膜と、前記層間絶縁膜上に形成
された別の絶縁膜と、前記別の絶縁膜を貫通して形成さ
れ、前記層間絶縁膜中に到達する凹部と、前記凹部を埋
める導体パターンとを有し、前記別の絶縁膜は有機SO
Gよりなることを特徴とする半導体装置により、または
請求項14に記載したように、前記導体パターンはCu
よりなることを特徴とする請求項13記載の半導体装置
により、または請求項15に記載したように、前記層間
絶縁膜は炭化水素系ポリマーよりなることを特徴とする
請求項13または14記載の半導体装置により、または
請求項16に記載したように、前記層間絶縁膜は芳香族
ポリマーよりなることを特徴とする請求項13または1
4記載の半導体装置により、または請求項17に記載し
たように、さらに、前記溝と前記導体パターンとの間
に、前記凹部の形状に沿った形状の導体膜を含むことを
特徴とする請求項13〜16のうち、いずれか一項記載
の半導体装置により、または請求項18に記載したよう
に、前記凹部は、前記層間絶縁膜を貫通することを特徴
とする請求項13〜16のうち、いずれか一項記載の半
導体装置により、または請求項19に記載したように、
基板と、前記基板上に形成された第1の層間絶縁膜と、
前記第1の層間絶縁膜中に形成された第1の凹部と、前
記第1の凹部を埋める第1の導体パターンと、前記第1
の層間絶縁膜上に、前記第1の導体パターンを覆うよう
に形成された、平坦化主面を有する第2の層間絶縁膜
と、前記第2の層間絶縁膜中に形成された第2の凹部
と、前記第2の凹部を埋める第2の導体パターンとより
なることを特徴とする半導体装置により、または請求項
20に記載したように、前記第2の層間絶縁膜は有機絶
縁膜よりなることを特徴とする請求項19記載の半導体
装置により、または請求項21に記載したように、前記
第2の層間絶縁膜は、平坦な主面を有する有機絶縁膜よ
りなる第1の膜と、前記第1の膜上に形成された第2の
膜とよりなることを特徴とする請求項19記載の半導体
装置により、または請求項22に記載したように、前記
第1の層間絶縁膜中に形成された第1の導体パターンは
第1のピッチで繰り返され、前記第2の層間絶縁膜中に
形成された第2の導体パターンは前記第1のピッチより
も小さい第2のピッチで繰り返されることを特徴とする
請求項19〜21のうち、いずれか一項記載の半導体装
置により、または請求項23に記載したように、前記第
1の層間絶縁膜中に形成された第1の導体パターンは第
1の方向に延在し、前記第2の層間絶縁膜中に形成され
た第2の導体パターンは前記第1の方向とは異なる第2
の方向に延在することを特徴とする請求項19〜22の
うち、いずれか一項記載の半導体装置により、または請
求項24に記載したように、前記第1の層間絶縁膜中に
形成された第1の導体パターンは第1の方向に延在し、
前記第2の層間絶縁膜中に形成された第2の導体パター
ンも、前記第1の方向に延在することを特徴とする請求
項19〜22のうち、いずれか一項記載の半導体装置に
より、または請求項25に記載したように、前記第2の
層間絶縁膜は、平坦な主面を有する無機絶縁膜よりなる
ことを特徴とする請求項19記載の半導体装置により、
解決する。[作用]本発明の第1の特徴によれば、有機
絶縁材料よりなる層間絶縁膜中に溝等の凹部を形成し、
前記凹部を導体層で充填し、さらに前記層間絶縁膜上の
前記導体層を化学機械研磨により除去してダマシン構造
の多層配線構造を形成する際に、前記層間絶縁膜表面に
有機SOG膜を研磨ストッパとして形成することによ
り、前記化学機械研磨の際に前記有機層間絶縁膜が研磨
されて導体パターンの高さあるいは層間絶縁膜の厚さが
所望の設計値からずれてしまう問題が解決される。ま
た、本発明では前記層間絶縁膜として誘電率が低い有機
絶縁材料を使うため、多層配線構造の寄生容量を最小化
できる。さらに、前記研磨ストッパとして有機SOG膜
を使うことにより、研磨ストッパとして通常のCVDS
iO2 膜を使った場合に生じる電気力線の集中およびこ
れに伴う寄生容量の増大の問題が回避される。かかる有
機SOGが金属層の化学機械研磨の際に有効な研磨スト
ッパとして作用することは、本発明の発明者が、本発明
の基礎となる研究において初めて発見したものである。
【0013】以下の表1は、前記有機SOG膜を含む様
々な絶縁膜に対して、様々な研磨剤を使って化学機械研
磨を行った場合の研磨速度を示す。ただし、表1中、
「Cu研磨条件」とあるのはCu層に最適な研磨を行っ
た場合で、研磨剤としてAl23 を、また酸化剤とし
てH2 2 を使い、回転数を60rpmに、また圧力を
4.0psiに設定して研磨を行った場合に対応する。
同様に、「Al研磨条件」とあるのはAl層に最適な研
磨を行った場合で、研磨剤としてAl2 3 を、また酸
化剤としてH2 2 を使い、回転数を50rpmに、さ
らに圧力を5.0psiに設定して研磨を行った場合
を、また「W研磨条件」とあるのはW層に最適な研磨を
行った場合で、研磨剤としてAl2 3 を、また酸化剤
として硝酸鉄を使い、回転数を60rpmに、さらに圧
力を5.0psiに設定して研磨を行った場合を示す。
【0014】
【表1】
【0015】表1よりわかるように、いずれの研磨条件
においても有機SOG膜の研磨速度はせいぜい10〜1
3/min程度で、他の酸化膜例えばプラズマSiO2
膜あるいはプラズマSiN膜の研磨速度とは桁違いに小
さいことがわかる。また、有機SOG膜を研磨した場
合、プラズマSiO2 膜の研磨で発生しやすいスクラッ
チもほとんど見られないことが確認された。
【0016】本発明の第2の特徴によれば、ダマシン構
造を有する多層配線構造において、下層の配線パターン
に発生するディッシング、およびディッシングに伴う上
層の配線パターンの短絡の問題が、かかるディッシング
を生じている下層配線パターン上に平坦化層間絶縁膜を
形成し、前記上層の配線パターンをかかる平坦化層間絶
縁膜上に形成することにより、解消される。かかる平坦
化層間絶縁膜の形成は、例えば液体状の有機層間絶縁膜
を塗布する、あるいは形成された層間絶縁膜の表面を化
学機械研磨により平坦化する等により実行できる。
【0017】
【発明の実施の形態】[第1実施例]図3(A)〜
(C),図4(D)〜(F),図5(G)〜(I),図
6(J),(K)および図7(L)〜(N)は、本発明
の第1実施例による半導体装置の製造工程を示す。
【0018】図3(A)を参照するに、MOSFET等
の活性素子が形成されたSi基板21上にSiO2 膜2
2をプラズマCVD法により、例えば300nmの厚さ
に堆積し、さらに前記SiO2 膜22上にSiN膜23
を約50nmの厚さに堆積する。次に、図3(B)の工
程において、前記SiN膜23上に典型的にはアライド
シグナル社製のFLARE2.0(商品名)等の芳香族
系ポリマー、あるいはダウケミカル社製のSiLK(商
品名)等の炭化水素系ポリマーよりなる有機層間絶縁膜
24を、典型的には400nmの厚さにスピンコーティ
ングにより形成し、さらに前記有機層間絶縁膜24上に
有機SOG膜25を、スピンコーティングにより約50
nmの厚さに形成する。図3(B)の工程では、前記層
間絶縁膜24およびSOG膜25を形成した後、400
°CのN2 雰囲気中で約1時間熱処理し、前記膜24お
よび25を硬化させる。通常のSiO2 膜が4.1程度
の誘電率を有するのに対し、前記有機層間絶縁膜は2.
8程度の非常に低い誘電率を有する。また、前記有機S
OG膜25も3.0程度の非常に低い誘電率を有する。
【0019】次に、図3(C)の工程において、図3
(B)の構造上にレジスト膜26Aを形成し、これを露
光・現像して、前記有機層間絶縁膜24中に形成される
導体パターンに対応したレジスト開口部26Bを形成
し、さらに図4(D)の工程で、前記レジスト膜26A
をマスクに、前記有機SOG膜25および有機層間絶縁
膜24をプラズマエッチングによりそれぞれエッチング
し、前記有機層間絶縁膜24中に多数の溝24Aを形成
する。その際、前記有機SOG膜25のエッチングには
CF4 とArの混合ガスを使い、また前記有機層間絶縁
膜24のエッチングにはO2 を使う。前記有機層間絶縁
膜24のエッチングではO2 を使うため、前記レジスト
膜26Aは層間絶縁膜24のエッチングの際に除去され
てしまうが、前記有機SOG膜25はO2 プラズマを使
ったエッチングに対して耐性を有するため、前記有機S
OG膜25は層間絶縁膜24のエッチングの際にエッチ
ングマスクとして作用する。
【0020】さらに、図4(E)の工程において、図4
(D)の構造上にTiN膜26をスパッタリングにより
典型的には50nmの厚さに形成し、さらに前記TiN
膜26上にCu層27をスパッタリングにより、約80
0nmの厚さに形成する。さらに、図4(F)の工程
で、前記図4(E)の構造をH2 中、400°Cで約5
分間熱処理し、前記Cu層27をリフローさせる。リフ
ローの結果、前記Cu層27は前記溝24Aを完全に充
填する。
【0021】次に、図5(G)の工程で、前記Cu層2
7のうち、前記有機SOG膜25よりも上の部分をAl
2 3 をスラリとした化学機械研磨により、研磨・除去
する。前記Cu層27の化学機械研磨は、例えば酸化剤
としてH2 2 を使い、回転数を60rpmに設定し、
また圧力を4.0psiに設定して行う。その結果、先
に表1で説明したように、前記有機SOG膜25はほと
んど研磨されず、研磨は図5(G)に示すように、前記
有機SOG膜25が露出した時点で実質的に停止する。
換言すると、前記有機SOG膜25は化学機械研磨工程
に対して有効な研磨ストッパとなる。図5(G)の工程
において、前記導体パターン27Aは、前記有機層間絶
縁膜24およびその上の有機SOG膜25中に埋設した
ダマシン構造の配線パターンを形成する。
【0022】次に、図5(H)の工程で、図5(G)の
構造上に前記有機層間絶縁膜24と同じ組成の有機層間
絶縁膜28をスピンコーティングにより典型的には10
0nmの厚さに形成し、さらに400°Cで約1時間、
2 雰囲気中での熱処理により硬化させた後、前記層間
絶縁膜28上にSiO2 膜29をプラズマCVD法によ
り、典型的には500nmの厚さに堆積する。ただし、
前記SiO2 膜29は、例えば前記有機SOG膜により
形成してもよい。
【0023】さらに、図5(I)の工程において、前記
SiO2 膜29上にレジスト膜30を形成し、さらにこ
れを露光・現像して開口部30Aを形成した後、図6
(J)の工程で前記レジスト膜30をマスクに前記Si
2 膜29およびその下の有機層間絶縁膜28をプラズ
マエッチングによりパターニングし、前記導体パターン
27Aに対応したコンタクトホール29Aを前記SiO
2 膜29中に形成する。図6(J)の工程では、前記S
iO2 膜29中に前記開口部29Aを形成するのにCF
4 とCH2 F2 混合ガスとArの混合ガスをエッチング
ガスとして使い、一方前記有機層間絶縁膜28をプラズ
マエッチングするのにはO2 とAr混合ガスをエッチン
グガスとして使う。前記有機層間絶縁膜28をエッチン
グする際には前記レジスト膜30はエッチングガスによ
り除去されるが、前記SiO2 膜29中に形成された前
記開口部29Aがエッチングマスクの働きをなす。
【0024】さらに図6(K)の工程において図6
(J)の構造上に前記コンタクトホール29Aの形状に
沿ってTiN膜31をスパッタリングにより約50nm
の厚さに堆積し、さらに前記TiN膜31を電極にCu
層32をスパッタリングにより、典型的には1000n
mの厚さに形成する。さらに図7(L)の工程で前記図
6(K)の構造をH2 中、400°Cで約5分間熱処理
することにより、前記Cu層32がリフローし、さらに
図7(M)の工程において、前記Cu層32のうち、前
記SiO2 膜29上にある部分を化学機械研磨により除
去し、前記コンタクトホール29Aを埋める導体プラグ
32Aを形成する。さらに、図7(M)の構造上に、図
3(A)〜図5(G)の工程を繰り返すことにより、図
7(N)に示す有機SOG膜34で覆われた有機層間絶
縁膜33中に形成されたダマシン構造を有する導体パタ
ーン33Aが形成される。
【0025】図8は、図7(N)の多層配線構造におけ
る配線の寄生容量を、配線間隔を変化させながら測定し
た結果を、前記有機SOG膜25あるいは34のかわり
に通常のプラズマCVD−SiO2 膜を使った場合と比
較対照しながら示す。ただし、図8中、○は前記有機S
OG膜を使った場合を、また●は前記プラズマCVD−
SiO2 膜を使った場合を示す。ただし、いずれの場合
も配線幅は0.4μmとしている。
【0026】図8を参照するに、配線間隔が0.7μm
以上では両者の差は小さいが、配線間隔が短くなるにつ
れて、本発明の構成の多層配線構造の方が優れた結果を
示すことがわかる。 [第2実施例]先にも図2(A)〜(D)で説明したよ
うに、従来のダマシン構造を有する多層配線構造では、
下層配線パターンの幅が広い場合、かかる下層配線パタ
ーンにはディッシングが生じやすいが、かかるディッシ
ングが生じた場合、上層の配線パターンに短絡が生じて
半導体装置の製造歩留まりが低下する問題があった。
【0027】以下、上記ディッシングの問題を解決し
た、本発明の第2実施例による半導体装置の製造方法
を、図9(A)〜(C),図10(D)〜(F),図1
1(G)〜(I),図12(J)〜(K)および図13
(L)〜(M)を参照しながら説明する。図9(A)を
参照するに、MOSFET等の活性素子(図示せず)が
形成されたSi基板上にはSiO2 膜42がプラズマC
VD法により約200nmの厚さに形成され、さらに前
記SiO2 膜42上にはアライドシグナル社製FLAR
E2.0(商品名)等の芳香族ポリマー、あるいはダウ
ケミカル社製SiLK等の炭化水素系ポリマーよりなる
有機層間絶縁膜43が約400nmの厚さに、スピンコ
ーティングにより形成される。先にも説明したように、
かかる有機層間絶縁膜43は約2.8程度の非常に低い
誘電率を有し、高速半導体装置の層間絶縁膜として好適
である。図9(A)の構造では、さらに前記有機層間絶
縁膜43上に有機SOGよりなる研磨ストッパ膜44
を、スピンコーティングにより、典型的には50nmの
厚さに形成する。また、前記有機SOG膜の代わりに、
前記研磨ストッパ膜44を厚さが約100nmのプラズ
マCVD−SiO2 膜により形成してもよい。
【0028】次に、図9(B)の工程において、図9
(A)の構造上に開口部45Bを有するレジストパター
ン45Aを形成し、さらに図9(C)の工程で前記レジ
ストパターン45をマスクに、前記研磨ストッパ膜44
を前記開口部45Aに対応して、CF4 とCH2 2
Arの混合ガスを使ったプラズマエッチング工程により
エッチングし、前記研磨ストッパ膜44中に開口部44
Aを形成する。
【0029】次に、図10(D)の工程においてエッチ
ングガスをO2 とArの混合ガスに切り替え、前記研磨
ストッパ膜44をマスクに前記有機層間絶縁膜43をプ
ラズマエッチングし、前記有機層間絶縁膜43中に前記
開口部44Aに対応した開口部43Aを、前記SiO2
膜42が露出されるように形成する。また、前記O2
スを使った有機層間絶縁膜43のプラズマエッチングの
際に前記レジストパターン45も除去される。
【0030】さらに、図10(E)の工程において、図
10(D)の構造上にTiN等の高融点金属化合物膜4
5をスパッタリングにより約50nmの厚さに堆積し、
さらに前記高融点金属化合物膜45上にCu層46を約
800nmの厚さにスパッタリングにより堆積する。次
に、図10(F)の工程において図10(E)の構造を
約400°CのH2雰囲気中、約0.1Torrの圧力
下で約5分間熱処理することにより前記Cu層46をリ
フローさせ、さらに図11(G)の工程においてAl2
3 をスラリとする化学機械研磨を行い、前記研磨スト
ッパ層44上のCu層部分を研磨・除去する。先に表1
で説明したように、かかるCu層46の化学機械研磨
は、前記研磨ストッパ層44として有機SOGを使った
場合に、図11(G)に示す研磨ストッパ層44が露出
した状態で非常に高い選択性を持って停止させることが
できる。また、通常のプラズマCVD−SiO2 膜を前
記研磨ストッパ層44として使っても、図11(G)の
状態で研磨を効果的に停止させることができる。かかる
Cu層46の化学機械研磨の結果、前記開口部43Aを
埋める、いわゆるダマシン構造のCuパターン46Aが
形成される。先にも図2(B)で説明したように、この
ようにして形成されたCuパターン46Aでは、特にパ
ターン46Aの幅が広い場合、その表面46Bに顕著な
ディッシングが生じる。
【0031】次に、図11(H)の工程において、本実
施例では図11(G)の構造上に別の有機層間絶縁膜4
7を、スピンコーティングにより約200nmの厚さに
形成し、さらに図11(I)の工程において前記有機層
間絶縁膜47上にプラズマCVD法により、厚さが約5
00nmのSiO2 層間絶縁膜48を形成する。前記有
機層間絶縁膜47としては、先に層間絶縁膜43を形成
するのに使った芳香族系ポリマーあるいは炭化水素系ポ
リマーを使うことができる。層間絶縁膜47は液体状原
料のスピンコーティングにより形成されるため、前記配
線パターン46Aの表面46Bにディッシングが生じて
いても、平坦化された表面を形成する。また、これに伴
い、前記層間絶縁膜47上に形成される層間絶縁膜48
も平坦化した表面を有する。
【0032】次に、図12(J)の工程において、前記
層間絶縁膜48およびその下の層間絶縁膜47を貫通し
て、前記導体パターン46Aの表面46Bを露出するコ
ンタクトホール48Aが形成され、さらに図12(K)
の工程で図12(J)の構造上にTiN等の高融点金属
化合物膜49が約50nmの厚さに形成され、さらにそ
の上にCu層50がスパッタリングにより、約800n
mの厚さに堆積される。前記コンタクトホール48Aの
形成は、前記SiO2 膜48をCF4 ,CH22 とA
rの混合ガスを使ったプラズマエッチングによりエッチ
ングし、次にその下の有機層間絶縁膜47をO2 とAr
の混合ガスプラズマによりエッチングすることにより実
行される。
【0033】前記Cu層50は、次に図13(L)の工
程で、約400°CのH2 雰囲気中で約0.1Torr
の圧力下、約5分間熱処理することによりリフローさ
れ、さらに図13(M)の工程において前記SiO2
間絶縁膜48より上のCu層50を化学機械研磨するこ
とにより、前記コンタクトホール48Aを埋めるCuプ
ラグ50Aが形成される。
【0034】さらに、図13(M)の構造上に、先に説
明した図3(A)〜5(G)と同様な工程を繰り返すこ
とにより、図13(N)に示す、有機層間絶縁膜51中
に導体パターン54Aを埋設したダマシン構造の多層配
線構造が得られる。図13(N)の構造では、前記有機
層間絶縁膜51は、有機SOGあるいはプラズマCVD
−SiO2 よりなる研磨ストッパ層52を担持してい
る。また、図13(N)の構造を形成するに当たり、図
13(M)の構造上に図9(A)〜図11(G)の工程
を行ってもよい。図13(N)の構造において、ダマシ
ン導体パターン54Aは導体プラグ50Aを介して下側
の導体パターン46Aにコンタクトする。
【0035】本実施例では、前記導体パターン54Aが
平坦化された層間絶縁膜48上に形成されるため、かり
に前記下側導体パターン46Aの表面46Bに顕著なデ
ィッシングが存在しても、導体パターン54Aどうしが
短絡する等の問題は生じない。また、本実施例におい
て、前記導体パターン54Aは下側導体パターン46A
と同一方向に延在しても、また他の方向、例えば直交す
る方向に延在してもよい。 [第3実施例]図14(A)〜(C),図15(D)〜
(E),図16(F)〜(G)および図17(H)は、
本発明の第3実施例による半導体装置の製造工程を示
す。
【0036】図14(A)を参照するに、図14(A)
の工程は図11(G)の工程に対応しており、MOSF
ET等の活性素子が形成されたSi基板61上にSiO
2 膜62を介して有機層間絶縁膜63が形成される。前
記有機層間絶縁膜63上には有機SOGあるいはプラズ
マCVD−SiO2 等よりなる研磨ストッパ膜64が形
成されており、研磨ストッパ膜64および前記有機層間
絶縁膜63中に形成された溝中に、TiN等の高融点金
属膜65を介してダマシン構造のCuパターン66A
が、Cu層の堆積および化学機械研磨により、先の実施
例と同様に形成される。前記化学機械研磨の結果、前記
Cuパターン66Aの表面66Bにはディッシングが生
じる。
【0037】次に、図14(B)の工程で、図14
(A)の構造上にSiN膜67をプラズマCVD法によ
り約50nmの厚さに形成し、さらに前記SiN膜67
上にプラズマCVD法により、SiO2 層間絶縁膜68
を約1000nmの厚さに堆積する。図14(B)の工
程において、前記SiN膜67はCuパターン66Aか
らCuが前記SiO2 層間絶縁膜68に拡散するのを阻
止する拡散障壁として作用する。
【0038】次に、図14(C)の工程で、図14
(B)の前記SiO2 層間絶縁膜68を、シリカをスラ
リとしたCMP工程により、平坦化する。さらに図15
(D)の工程において、前記層間絶縁膜68にCF4
CH2 2 とArとの混合ガスをエッチングガスとした
プラズマエッチング工程を行い、前記層間絶縁膜68お
よびその下のSiN膜67を貫通して前記導体パターン
66Aの表面66Bを露出するコンタクトホール68A
を形成する。
【0039】さらに、図15(E)の工程で、図15
(D)の構造上にTiN膜等の高融点金属膜69をスパ
ッタリングにより約50nmの厚さに堆積し、続いてC
u層70をスパッタリングにより、約800nmの厚さ
に堆積する。次に、図16(F)の工程において、図1
5(D)の構造を、約0.1TorrのH2 雰囲気中、
約400°Cで約5分間の熱処理を行うことにより前記
Cu層70をリフローさせ、さらに図16(G)の工程
において前記Cu層70をAl2 3 をスラリとした化
学機械研磨工程により前記SiO2 層間絶縁膜68上か
ら除去する。前記Cu層70の化学機械研磨工程は、前
記SiO2 層間絶縁膜68が露出した時点で研磨の選択
性により、自動的に停止する。前記化学機械研磨の結
果、前記SiO2 層間絶縁膜68は、下側の導体パター
ン66Aにディッシングが生じているにもかかわらず、
平坦な主面を有する。
【0040】さらに、図17(H)の工程において、前
記SiO2 層間絶縁膜68上において先に説明した図3
(A)〜図5(G)の工程を実行することにより、有機
層間絶縁膜71中の溝に保持されたダマシン構造の導体
パターン73Aを有する多層配線構造が得られる。前記
有機層間絶縁膜71上には、有機SOG膜あるいはプラ
ズマCVD−SiO2 膜よりなる研磨ストッパ膜72が
形成されているのがわかる。
【0041】本実施例においても、前記上側導体パター
ン73Aが相互に短絡する問題は、前記下側導体パター
ン66Aにディッシングが生じていても、前記層間絶縁
膜68を平坦化することにより、効果的に回避される。
図18は、先に説明した本発明の第2実施例および第3
実施例により半導体装置を製造した場合の歩留まりを、
同じ半導体装置を図2(A)〜(D)に説明した従来の
方法により製造した場合と比較して示す図である。
【0042】図18を参照するに、本発明の構成を採用
することにより、従来は40〜50%に過ぎなかった歩
留まりが、ほぼ100%まで向上することがわかる。ま
た、従来見られていた歩留まりが配線幅の減少と共に低
下する傾向が、本発明では見られなくなっている。ま
た、本実施例において、前記導体パターン73Aは下側
導体パターン66Aと同一方向に延在しても、また他の
方向、例えば直交する方向に延在してもよい。
【0043】以上に説明した本発明の実施例において、
前記導体層27、32あるいは46、50は、スパッタ
リング以外にも、電解めっきや無電解めっき、あるいは
CVD法により形成してもよい。また、前記導体層とし
ては、Cu以外にAl等を使うことも可能である。以
上、本発明を好ましい実施例について説明したが、本発
明はかかる特定の実施例に限定されるものではなく、特
許請求の範囲に記載した本発明の要旨内において様々な
変形・変更が可能である。
【0044】
【発明の効果】請求項1〜7および15〜20記載の本
発明の特徴によれば、前記層間絶縁膜上に研磨ストッパ
として有機SOG膜を形成することにより、ダマシン構
造を有する多層配線構造を、化学機械研磨工程を使っ
て、所望のサイズに形成することができる。かかる有機
SOG膜は非常に誘電率が低いため、誘電率の低い有機
層間絶縁膜と組み合わせて使った場合、多層配線構造で
生じる配線遅延を最小限に抑止することができる。
【0045】請求項8〜14および21〜27記載の本
発明の特徴によれば、ダマシン構造を有する多層配線構
造において、下層配線パターンにディッシングが生じて
いても、前記下層配線パターンを覆う層間絶縁膜を平坦
化することにより、上層の配線パターン相互間に生じる
短絡の問題を解消することができる。
【図面の簡単な説明】
【図1】(A)〜(C)は従来のダマシン構造を有する
多層配線構造の形成工程を示す図である。
【図2】従来のダマシン構造を有する多層配線構造にお
いて生じていた問題点を説明する図である。
【図3】(A)〜(C)は、本発明の第1実施例による
半導体装置の製造工程を示す図(その1)である。
【図4】(D)〜(F)は、本発明の第1実施例による
半導体装置の製造工程を示す図(その2)である。
【図5】(G)〜(I)は、本発明の第1実施例による
半導体装置の製造工程を示す図(その3)である。
【図6】(J)〜(K)は、本発明の第1実施例による
半導体装置の製造工程を示す図(その4)である。
【図7】(L)〜(N)は、本発明の第1実施例による
半導体装置の製造工程を示す図(その5)である。
【図8】本発明の第1実施例による多層配線構造におけ
る配線容量を、従来の多層配線構造と比較して示す図で
ある。
【図9】(A)〜(C)は、本発明の第2実施例による
半導体装置の製造工程を示す図(その1)である。
【図10】(D)〜(F)は、本発明の第2実施例によ
る半導体装置の製造工程を示す図(その2)である。
【図11】(G)〜(I)は、本発明の第2実施例によ
る半導体装置の製造工程を示す図(その3)である。
【図12】(J)〜(K)は、本発明の第2実施例によ
る半導体装置の製造工程を示す図(その4)である。
【図13】(L)〜(N)は、本発明の第2実施例によ
る半導体装置の製造工程を示す図(その5)である。
【図14】(A)〜(C)は、本発明の第3実施例によ
る半導体装置の製造工程を示す図(その1)である。
【図15】(D)〜(E)は、本発明の第3実施例によ
る半導体装置の製造工程を示す図(その2)である。
【図16】(F)〜(G)は、本発明の第3実施例によ
る半導体装置の製造工程を示す図(その3)である。
【図17】(H)は、本発明の第3実施例による半導体
装置の製造工程を示す図(その4)である。
【図18】本発明の第2および第3実施例の効果を説明
する図である。
【符号の説明】
11,21,41,61 基板 12,24,28,33,43,47,51,63,6
8,71 有機層間絶縁膜 12A 研磨ストッパ膜 13 高融点金属化合物膜 14 Cu層 14A Cuパターン 15 層間絶縁膜 15A 凹部 22,29,42,48,62 SiO2 膜 23,67 SiN膜 24A,43A 溝 25,34 有機SOG膜 26,31,45,49,53,65,69 TiN膜 26A,30,45A レジスト膜 26B,30A,45B レジスト開口部 27,32,46,50,70 Cu層 27A,33A,46A,54A,66A,73A C
uパターン 29A,48A,68A コンタクトホール 32A,50A,70A Cuプラグ 44,52,72 研磨ストッパ層 44A 研磨ストッパ層開口部 46B,66B Cuパターン表面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡邊 健一 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 (72)発明者 大倉 嘉之 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内

Claims (25)

    【特許請求の範囲】
  1. 【請求項1】 基板上に層間絶縁膜を形成する工程と、 前記層間絶縁膜上に有機SOG膜を形成する工程と、 前記有機SOG膜および前記層間絶縁膜をパターニング
    して、前記有機SOG膜を貫通し前記層間絶縁膜中に到
    達する凹部を形成する工程と、 前記有機SOG膜上に、前記凹部を埋めるように導体層
    を形成する工程と、 前記導体層のうち、前記有機SOG膜よりも上に位置す
    る部分を、前記有機SOG膜をストッパに化学機械研磨
    により除去し、前記凹部を埋めるように導体パターンを
    形成する工程とよりなることを特徴とする半導体装置の
    製造方法。
  2. 【請求項2】 前記層間絶縁膜は、炭化水素系ポリマー
    よりなることを特徴とする請求項1記載の半導体装置の
    製造方法。
  3. 【請求項3】 前記層間絶縁膜は、芳香族系ポリマーよ
    りなることを特徴とする請求項1記載の半導体装置の製
    造方法。
  4. 【請求項4】 前記導体層はCuよりなることを特徴と
    する請求項1〜3のうち、いずれか一項記載の半導体装
    置の製造方法。
  5. 【請求項5】 前記凹部を形成する工程の後、前記導体
    層を形成する工程よりも前に、前記凹部の表面を、前記
    凹部の表面形状に沿った高融点金属膜で覆う工程を含む
    ことを特徴とする請求項4記載の半導体装置の製造方
    法。
  6. 【請求項6】 前記凹部は、前記層間絶縁膜を貫通する
    ように形成されることを特徴とする請求項1〜5のう
    ち、いずれか一項記載の半導体装置の製造方法。
  7. 【請求項7】 さらに、前記導体パターンを形成する工
    程の後、前記有機SOG膜上に平坦化絶縁膜を形成する
    工程と、前記平坦化絶縁膜中に凹部を形成する工程と、
    前記平坦化絶縁膜中の凹部を埋めるように、別の導体パ
    ターンを形成する工程とを含むことを特徴とする、請求
    項1〜6のうち、いずれか一項記載の半導体装置の製造
    方法。
  8. 【請求項8】 前記平坦化絶縁膜を形成する工程は、液
    体状の絶縁膜を、前記液体状の絶縁膜が前記導体パター
    ンを覆うように、塗布により形成する工程を含むことを
    特徴とする請求項7記載の半導体装置の製造方法。
  9. 【請求項9】 前記平坦化絶縁膜を形成する工程は、前
    記有機SOG膜上に別の絶縁膜を形成し、さらに前記別
    の絶縁膜を化学機械研磨により平坦化する工程を含むこ
    とを特徴とする請求項7記載の半導体装置の製造方法。
  10. 【請求項10】 さらに、前記導体パターンを形成する
    工程の後、前記有機SOG膜上に、液体状の絶縁膜を塗
    布することにより第1の平坦化層間絶縁膜を形成する工
    程と、前記第1の平坦化層間絶縁膜上に第2の平坦化層
    間絶縁膜を形成する工程と、前記第2の平坦化層間絶縁
    膜を貫通して前記第1の平坦化層間絶縁膜に到達する凹
    部を形成する工程と、前記凹部を埋めるように、ダマシ
    ン構造を有する別の導体パターンを形成する工程とを含
    むことを特徴とする、請求項1〜7のうち、いずれか一
    項記載の半導体装置の製造方法。
  11. 【請求項11】 基板上に層間絶縁膜を形成する工程
    と、 前記層間絶縁膜中に配線溝を形成する工程と、 前記配線溝を埋めるように導体層を形成する工程と、 前記導体層のうち、前記層間絶縁膜を覆う部分を化学機
    械研磨により除去し、前記配線溝を埋める導体パターン
    を形成する工程とを含む半導体装置の製造方法におい
    て、 前記導体パターンを覆うように、前記層間絶縁膜上に液
    体状の絶縁膜を塗布する工程をさらに含むことを特徴と
    する半導体装置の製造方法。
  12. 【請求項12】 基板上に層間絶縁膜を形成する工程
    と、 前記層間絶縁膜中に配線溝を形成する工程と、 前記配線溝を埋めるように導体層を形成する工程と、 前記導体層のうち、前記層間絶縁膜を覆う部分を化学機
    械研磨により除去し、前記配線溝を埋める導体パターン
    を形成する工程とを含む半導体装置の製造方法におい
    て、 前記導体パターンを覆うように、前記層間絶縁膜上に別
    の層間絶縁膜を形成する工程と、 さらに前記別の層間絶縁膜を化学機械研磨により平坦化
    する工程とを含むことを特徴とする半導体装置の製造方
    法。
  13. 【請求項13】 基板と、 前記基板上に形成された層間絶縁膜と、 前記層間絶縁膜上に形成された別の絶縁膜と、 前記別の絶縁膜を貫通して形成され、前記層間絶縁膜中
    に到達する凹部と、 前記凹部を埋める導体パターンとを有し、 前記別の絶縁膜は有機SOGよりなることを特徴とする
    半導体装置。
  14. 【請求項14】 前記導体パターンはCuよりなること
    を特徴とする請求項13記載の半導体装置。
  15. 【請求項15】 前記層間絶縁膜は炭化水素系ポリマー
    よりなることを特徴とする請求項13または14記載の
    半導体装置。
  16. 【請求項16】前記層間絶縁膜は芳香族ポリマーよりな
    ることを特徴とする請求項13または14記載の半導体
    装置。
  17. 【請求項17】 さらに、前記溝と前記導体パターンと
    の間に、前記凹部の形状に沿った形状の導体膜を含むこ
    とを特徴とする請求項13〜16のうち、いずれか一項
    記載の半導体装置。
  18. 【請求項18】 前記凹部は、前記層間絶縁膜を貫通す
    ることを特徴とする請求項13〜16のうち、いずれか
    一項記載の半導体装置。
  19. 【請求項19】 基板と、 前記基板上に形成された第1の層間絶縁膜と、 前記第1の層間絶縁膜中に形成された第1の凹部と、 前記第1の凹部を埋める第1の導体パターンと、 前記第1の層間絶縁膜上に、前記第1の導体パターンを
    覆うように形成された、平坦化主面を有する第2の層間
    絶縁膜と、 前記第2の層間絶縁膜中に形成された第2の凹部と、 前記第2の凹部を埋める第2の導体パターンとよりなる
    ことを特徴とする半導体装置。
  20. 【請求項20】 前記第2の層間絶縁膜は有機絶縁膜よ
    りなることを特徴とする請求項19記載の半導体装置。
  21. 【請求項21】 前記第2の層間絶縁膜は、平坦な主面
    を有する有機絶縁膜よりなる第1の膜と、前記第1の膜
    上に形成された第2の膜とよりなることを特徴とする請
    求項19記載の半導体装置。
  22. 【請求項22】 前記第1の層間絶縁膜中に形成された
    第1の導体パターンは第1のピッチで繰り返され、前記
    第2の層間絶縁膜中に形成された第2の導体パターンは
    前記第1のピッチよりも小さい第2のピッチで繰り返さ
    れることを特徴とする請求項19〜21のうち、いずれ
    か一項記載の半導体装置。
  23. 【請求項23】 前記第1の層間絶縁膜中に形成された
    第1の導体パターンは第1の方向に延在し、前記第2の
    層間絶縁膜中に形成された第2の導体パターンは前記第
    1の方向とは異なる第2の方向に延在することを特徴と
    する請求項19〜22のうち、いずれか一項記載の半導
    体装置。
  24. 【請求項24】 前記第1の層間絶縁膜中に形成された
    第1の導体パターンは第1の方向に延在し、前記第2の
    層間絶縁膜中に形成された第2の導体パターンも、前記
    第1の方向に延在することを特徴とする請求項19〜2
    2のうち、いずれか一項記載の半導体装置。
  25. 【請求項25】 前記第2の層間絶縁膜は、平坦な主面
    を有する無機絶縁膜よりなることを特徴とする請求項1
    9記載の半導体装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004503088A (ja) * 2000-06-30 2004-01-29 ラム リサーチ コーポレーション 有機ケイ酸塩ガラスにデュアルダマシン構造をエッチングするための方法
KR100421278B1 (ko) * 2001-06-26 2004-03-09 주식회사 하이닉스반도체 반도체소자의 제조방법
US6737348B2 (en) 2001-05-14 2004-05-18 Matsushita Electric Industrial Co., Ltd. Method for forming buried interconnect
KR100559037B1 (ko) * 1999-11-23 2006-03-10 주식회사 하이닉스반도체 금속배선 및 그의 형성방법
KR100571259B1 (ko) * 1999-12-23 2006-04-13 주식회사 하이닉스반도체 반도체 소자의 다마신 패턴 형성방법
US7091123B2 (en) 2001-09-04 2006-08-15 Nec Electronics Corporation Method of forming metal wiring line including using a first insulating film as a stopper film
US7215028B2 (en) 2003-09-26 2007-05-08 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP2008510314A (ja) * 2004-08-19 2008-04-03 インテル・コーポレーション 一体型の低kハードマスク

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6904675B1 (en) * 1996-09-27 2005-06-14 Hewlett-Packard Development, L.P. Method of forming electrical interconnects having electromigration-inhibiting plugs
US6476775B1 (en) * 2000-03-13 2002-11-05 Rcd Technology Corporation Method for forming radio frequency antenna
JP3566203B2 (ja) * 2000-12-06 2004-09-15 株式会社東芝 半導体装置及びその製造方法
US6559543B1 (en) * 2001-11-16 2003-05-06 International Business Machines Corporation Stacked fill structures for support of dielectric layers
JP4250006B2 (ja) * 2002-06-06 2009-04-08 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
KR100526870B1 (ko) * 2003-06-04 2005-11-09 삼성전자주식회사 반도체 소자에서의 국부 상호연결배선 형성방법
US7319065B1 (en) * 2003-08-08 2008-01-15 Advanced Micro Devices, Inc. Semiconductor component and method of manufacture
KR20070063499A (ko) * 2004-10-26 2007-06-19 로무 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
KR102321209B1 (ko) * 2014-11-03 2021-11-02 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102534051B1 (ko) * 2018-04-06 2023-05-18 삼성디스플레이 주식회사 도전층의 연결 구조
CN113611663A (zh) * 2021-08-23 2021-11-05 上海芯物科技有限公司 一种半导体表面平坦化的方法及制得的半导体和用途

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4678709A (en) * 1982-09-15 1987-07-07 Raychem Corporation Electrical insulation
JPH0770534B2 (ja) * 1993-01-11 1995-07-31 日本電気株式会社 半導体装置の製造方法
JP2643793B2 (ja) * 1993-09-14 1997-08-20 日本電気株式会社 半導体装置及びその製造方法
JPH07111263A (ja) * 1993-10-14 1995-04-25 Kawasaki Steel Corp Wプラグ形成方法
JP2751820B2 (ja) * 1994-02-28 1998-05-18 日本電気株式会社 半導体装置の製造方法
JPH0845936A (ja) * 1994-05-31 1996-02-16 Texas Instr Inc <Ti> ダミーリードを用いた高速lsi半導体装置およびその信頼性改善方法
JPH08124926A (ja) * 1994-10-20 1996-05-17 Oki Electric Ind Co Ltd 配線の形成方法
US5550405A (en) * 1994-12-21 1996-08-27 Advanced Micro Devices, Incorporated Processing techniques for achieving production-worthy, low dielectric, low interconnect resistance and high performance ICS
JP3149739B2 (ja) * 1995-07-14 2001-03-26 ヤマハ株式会社 多層配線形成法
JPH09172016A (ja) 1995-12-21 1997-06-30 Ricoh Co Ltd 半導体装置の製造方法
AU1670597A (en) * 1996-02-07 1997-08-28 Hitachi Chemical Company, Ltd. Cerium oxide abrasive, semiconductor chip, semiconductor device, process for the production of them, and method for the polishing of substrates
US6825132B1 (en) * 1996-02-29 2004-11-30 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device including an insulation film on a conductive layer
JP3015752B2 (ja) * 1996-02-29 2000-03-06 三洋電機株式会社 半導体装置の製造方法
JPH09306988A (ja) * 1996-03-13 1997-11-28 Sony Corp 多層配線の形成方法
JP3323055B2 (ja) * 1996-04-03 2002-09-09 株式会社東芝 半導体装置およびその製造方法
JP3015767B2 (ja) * 1996-12-25 2000-03-06 三洋電機株式会社 半導体装置の製造方法及び半導体装置
JPH10242271A (ja) * 1997-02-28 1998-09-11 Sony Corp 半導体装置及びその製造方法
US5981374A (en) * 1997-04-29 1999-11-09 International Business Machines Corporation Sub-half-micron multi-level interconnection structure and process thereof
JP3390329B2 (ja) * 1997-06-27 2003-03-24 日本電気株式会社 半導体装置およびその製造方法
US6030904A (en) * 1997-08-21 2000-02-29 International Business Machines Corporation Stabilization of low-k carbon-based dielectrics
US5882996A (en) * 1997-10-14 1999-03-16 Industrial Technology Research Institute Method of self-aligned dual damascene patterning using developer soluble arc interstitial layer
US5877076A (en) * 1997-10-14 1999-03-02 Industrial Technology Research Institute Opposed two-layered photoresist process for dual damascene patterning
US5976968A (en) * 1997-10-14 1999-11-02 Industrial Technology Research Institute Single-mask dual damascene processes by using phase-shifting mask
US6051321A (en) * 1997-10-24 2000-04-18 Quester Technology, Inc. Low dielectric constant materials and method
JP3309783B2 (ja) * 1997-10-31 2002-07-29 日本電気株式会社 半導体装置の製造方法
US6017813A (en) * 1998-01-12 2000-01-25 Vanguard International Semiconductor Corporation Method for fabricating a damascene landing pad
US6204168B1 (en) * 1998-02-02 2001-03-20 Applied Materials, Inc. Damascene structure fabricated using a layer of silicon-based photoresist material
US5939788A (en) * 1998-03-11 1999-08-17 Micron Technology, Inc. Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper
TW374948B (en) * 1998-07-28 1999-11-21 United Microelectronics Corp Method of prevention of poisoning trenches in dual damascene process structures and dielectric layer windows
JP3353743B2 (ja) * 1999-05-18 2002-12-03 日本電気株式会社 半導体装置とその製造方法
JP2002009152A (ja) * 2000-06-21 2002-01-11 Nec Corp 半導体装置及びその製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100559037B1 (ko) * 1999-11-23 2006-03-10 주식회사 하이닉스반도체 금속배선 및 그의 형성방법
KR100571259B1 (ko) * 1999-12-23 2006-04-13 주식회사 하이닉스반도체 반도체 소자의 다마신 패턴 형성방법
JP2004503088A (ja) * 2000-06-30 2004-01-29 ラム リサーチ コーポレーション 有機ケイ酸塩ガラスにデュアルダマシン構造をエッチングするための方法
US6737348B2 (en) 2001-05-14 2004-05-18 Matsushita Electric Industrial Co., Ltd. Method for forming buried interconnect
KR100421278B1 (ko) * 2001-06-26 2004-03-09 주식회사 하이닉스반도체 반도체소자의 제조방법
US7091123B2 (en) 2001-09-04 2006-08-15 Nec Electronics Corporation Method of forming metal wiring line including using a first insulating film as a stopper film
US7215028B2 (en) 2003-09-26 2007-05-08 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US7400045B2 (en) 2003-09-26 2008-07-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US7935623B2 (en) 2003-09-26 2011-05-03 Panasonic Corporation Semiconductor device and method for fabricating the same
US8329572B2 (en) 2003-09-26 2012-12-11 Panasonic Corporation Semiconductor device and method for fabricating the same
US8648472B2 (en) 2003-09-26 2014-02-11 Panasonic Corporation Semiconductor device
JP2008510314A (ja) * 2004-08-19 2008-04-03 インテル・コーポレーション 一体型の低kハードマスク

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