KR100327297B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

유기층간 절연막을 갖는 다층 배선구조를 구비한 반도체장치에 있어서, 상기 유기층간 절연막 상에 저유전율의 연마 스토퍼막을 형성하고, 다시 하층 배선 패턴에 디싱이 생긴 경우에도 상층의 배선패턴을 수율이 좋고 안정하게 형성한다.
전기 저유전율 연마 스토퍼막은 유기 S0G막을 사용하고, 디싱(dishing)이 생기고 있는 하층 배선패턴 상에 평탄화층간 절연막을 형성한다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND FABRICATING METHOD THEREOF}
본 발명은 일반적으로 반도체장치에 관한 것이며, 특히 다층 배선구조를 갖는 반도체장치 및 그 제조방법에 관한 것이다.
종래부터, 반도체장치를 미세화함으로써, 스케일링법에 따른 동작속도의 고속화가 도모되고 있다. 한편, 최근의 반도체집적회로장치에서는 개개의 반도체장치간을 배선하는 데 일반적으로 다층 배선구조가 사용되지만, 이러한 다층 배선구조에서는 반도체장치가 대단히 미세화된 경우, 다층 배선구조중의 배선패턴이 너무 근접해서, 배선패턴 간의 기생용량에 의한 배선지연의 문제가 생긴다.
그래서, 종래부터, 상기 다층 배선구조 중에 서의 배선지연의 문제를 해결기 위해, 다층 배선구조 중에서 층간 절연막을 구성하는 절연막에, 종래부터 사용되고 있는 SiO2계의 절연막 대신에 탄화수소계의 유기절연막을 사용하고, 또한 배선패턴에, 종래부터 사용하고 있는 Al 대신에 Cu를 사용하는 것이 연구되고 있다. 이러한 유기절연막은 유전율이 약2.5이지만, 이 값은 종래의 SiO2층간 절연막보다 40%나 낮다. 또한, 배선패턴에 Cu를 사용되고 있는 경우, 종래부터 사용하는 드라이 에칭(dry etching)공정에 의한 패터닝이 대단히 곤란하기 때문에, Cu 배선패턴은 다마신법에 의해 형성할 필요가 있다.
도1a 및 1b는 종래의 유기절연막을 층간 절연막으로 사용한 다층 배선구조를 갖는 반도체장치의 제조공정을 나타내는 도면이다.
도1a를 참조하면, 반도체장치를 구성하는 확산영역 등(도시하지 않음)이 형성되어 있는 기판(11) 상에는, 탄화수소계의 유기절연재료, 예컨대 다우케미컬사제의 SiLK(상품명)이 스핀코팅에 의해 형성되고, 다시 그것을 패터닝함으로써, 상기 기판(11) 상에 배선패턴을 수용하는 홈을 포함하는 유기 층간 절연막(12)을 형성한다. 그다음 상기 유기 층간 절연막(12)상에 TiN막(13)을 스퍼터링에 의해 거의 균일한 두께로 형성하고, 다시 상기 TiN막(13) 상에 스퍼터링을 함으로써, 상기 유기 층간 절연막(12) 상에 Cu층(14)을 상기 층간 절연막(12)중의 홈을 매립하도록 형성한다. 그 다음 도1b의 공정에서, 상기 Cu층(14)을 화학기계연마(CMP) 법에 의해 연마함으로써, 상기 층간 절연막(12) 상에 잔류하는 Cu층이 제거되어, 도1b에 나타낸 바와 같으며, 상기 층간 절연막(12) 중의 홈이 배선 패턴(14A)에 의해 매립되는, 소위 다마신구조를 갖는 다층 배선구조가 상기 기판(11) 상에 얻어진다.
이러한 도1a, 도1b에 나타낸 구성의 다층 배선구조의 형성에 있어서는, 상기 CMP 공정시에 상기 유기층간 절연막(12)이 연마되어 버리고, 그 결과 도lb에 나타낸 바와 같이, 상기 배선 패턴(14A)를 설계대로의 치수로 형성하기가 곤란하다.
이것에 대하여, 종래부터, 상기 유기 층간 절연막(12)의 표면 상에 Si02막(12A)을 CVD법 등에 의해 형성하고, 이러한 Si02막(12A)을 스토퍼로하여 상기 CMP공정을 실행하는 것이 제안되어 있다. 예컨대 상기 Cu층(14)을 Al203를 주체로 하는 슬러리를 사용하여 연마하는 경우, 상기 Si02막(12A)은 실질적으로 연마되지 않으므로, 도1c에 나타낸 바와 같이, 상기 배선 패턴(14A) 및 유기 층간 절연막(12)의 두께를 설계치대로 제어 할 수 있다.
그러나, 도1c의 공정에서는 상기 Si02막(12A)이 약4.0으로 대단히 큰 유전율을 갖기 때문에, 상기 Si02막(12A)이 저유전율의 유기층간 절연막(12) 상에 형성된 경우, 상기 전기력선이 상기 Si02막(12A)에 집중하여, 배선패턴(14A) 간의 기생용량이 증대하여 버린다.
또한, 도1c의 공정에 의해 다층 배선구조를 형성하는 경우, 도2a 내지 도2d에 나타낸 바와 같이 특히 하층의 배선패턴의 폭이 넓은 경우에, 이러한 하층 배선패턴에 생기는 디싱의 결과 상층의 배선패턴에 단락이 생기는 위험이 있다. 다만, 도2a 내지 도2d 중에서, 먼저 설명한 부분에는 동일한 참조부호를 붙이고, 설명을 생략한다.
도2a를 참조하면, 상기 Cu층(14)은 상기 유기층간 절연막(12) 중에 형성된 홈(12G)을 매립하도록 형성되어 있지만, 도1c의 공정에 대응하는 도2b의 공정에서 CMP를 함으로써, 상기 홈(12G)를 매립하는 배선 패턴(14A)으로는, 홈(12G)의 폭이 넓기 때문에, 어느 정도의 디싱이 생기는 것을 피할 수 없다. 그래서, 이러한 배선패턴(14A)에 디싱이 생기고 있는 구조 상에 도2c의 공정에서 층간 절연막(15)을 형성하면, 상기 층간 절연막(15) 상에도 상기 배선패턴(14A)의 디싱에 대응한 오목부(15A)가 형성된다.
그래서, 도2d의 공정에서 상기 층간 절연막(15) 상에 다시 유기 층간 절연막(16)을 형성하고, 상기 유기 층간 절연막(16) 중에, 상기 배선 패턴(14A)에 대응하여 홈(16A,16B)을 형성하고, 상기 홈(16A,16B)을 Cu층(18)으로 매립하고, 다시 상기 유기 층간 절연(막16) 상의 Cu층(18)을 CMP법에 의해 연마 제거함으로써, 상기 홈(16A,16B)을 매립하여, 폭이 좁은 배선패턴(18A,18B)이 얻어진다.
그러나, 도 2d의 상태에서는, 상기 유기 층간 절연막(16)의 밑의 층간 절연막(15)이 상기 배선패턴(14A)의 디싱에 대응하여 오목하게 되어 있기 때문에 상기 홈(18A,18B)의 저부의 위치도 대응하여 깊어지고, 그 결과 상기 홈(18A,18B)과의 사이에 Cu층으로 되는 가교부(18C)가 남게된다. 환언하면, 도 2d의 구조에서는 배선패턴(18A,18B)이 단락하고 만다.
그래서, 본 발명은 상기의 과제를 해결한 신규하고 유용한 반도체 장치 및 그 제조방법을 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는 유기층간 절연막 중에 형성된 홈을 도체패턴으로 매립한 다마신 다층 배선구조를 갖는 반도체장치에 있어서, 상기 유기층간 절연막 표면에, 상기 도체패턴을 연마하는 CMP 공정에 대하여 내성을 갖고, 더구나 유전율이 낮은 연마 스토퍼층을 형성한 반도체장치 및 그 제조방법을 제공하는 것에 있다.
본 발명의 그 밖의 과제는 유기층간 절연막 중에 형성된 홈을 도체패턴으로 매립한 다마신 다층 배선구조를 갖는 반도체장치에 있어서, 디싱이 발생하고 있는 하측 배선패턴 상에 겹치어 형성되는 별도의 배선패턴의 단락을 해소한 반도체 장치 및 그 제조방법을 제공하는 것에 있다.
도1a∼도1c는 종래의 다마신 구조(damacscene structure)를 갖는 다층 배선구조의 형성공정을 나타내는 도면.
도2는 종래의 다마신구조를 갖는 다층 배선구조에서 생긴 문제점을 설명하는 도면.
도3a∼도3c는 본 발명의 제1실시예에 의한 반도체장치의 제조공정을 나타내는 도면(그 1).
도4d∼도4f는 본 발명의 제1실시예에 의한 반도체장치의 제조공정을 나타내는 도면(그 2).
도5g∼도5i는 본 발명의 제l 실시예에 의한 반도체장치의 제조공정을 나타내는 도면(그 3) 이다.
도6j∼도6k는 본 발명의 제1실시예에 의한 반도체장치의 제조공정을 나타내는 도면(그 4).
도7l∼7n은 본 발명의 제1실시예에 의한 반도체장치의 제조공정정를 나타내는 도면(그 5).
도8은 본 발명의 제l 실시예에 의한 다층 배선구조에서의 배선용량을 종래의다층 배선구조와 비교하여 나타내는 도면.
도9a∼9c는 본 발명의 제2실시예에 의한 반도체장치의 제조공정을 나타내는 도면(그 1).
도10d∼10f는 본 발명의 제2실시예에 의한 반도체장치의 제조공정을 나타내는 도면(그 2).
도11g∼11i는 본 발명의 제2실시예에 의한 반도체장치의 제조공정을 나타내는 도면(그 3).
도12j∼12k는 본 발명의 제2실시예에 의한 반도체장치의 제조공정을 나타내는 도면(그 4).
도13l∼도13n은 본 발명의 제2실시예에 의한 반도체장치의 제조공정을 나타내는 도면(그 5).
도14a∼14c는 본 발명의 제3실시예에 의한 반도체장치의 제조공정을 나타내는 도면(그 1).
도15d∼15e는 본 발명의 제3실시예에 의한 반도체장치의 제조공정을 나타내는 도면(그 2).
도16f∼16g는 본 발명의 제3실시예에 의한 반도체장치의 제조공정을 나타내는 도면(그 3).
도17h는 본 발명의 제3실시예에 의한 반도체장치의 제조공정을 나타내는 도면(그 4).
도18은 본 발명의 제2 및 제3실시예의 효과를 설명하는 도면.
[부호의 설명]
11, 21, 41, 61 기판
12, 16, 24, 28, 33, 43, 47, 51, 63, 68, 71 유기 층간 절연막
13 TiN막
14, 18 Cu층
14A, 18A, 18B 배선패턴
15 층간 절연막
15A 오목부
12A, 22, 29, 42, 48, 62 SiO2막
23, 67 SiN막
24A, 43A 홈
25, 34 유기S0G막
26, 31, 45, 49, 53, 65, 69 고융점 금속 화합물막
26A, 30, 45A 레지스트(resist)막
26B, 30A, 45B 레지스트 개구부
27, 32, 46, 50, 70 Cu층
27A, 33A, 46A, 54A, 66A, 73A Cu패턴
29A, 48A, 68A 콘택트홀
32A, 50A, 70A Cu플러그
44, 52, 72 연마 스토퍼층
44A 연마 스토퍼층 개구부
46B, 66B Cu패턴 표면
본 발명은 상기의 과제를
청구항1에 기재한 바와 같이,
기판 상에 층간 절연막을 형성하는 공정과,
상기 층간 절연막 상에 유기S0G막을 형성하는 공정과,
상기 유기S0G막 및 상기 층간 절연막을 패터닝하여, 상기 유기S0G막을 관통하여 상기 층간 절연막 중에 도달하는 오목부를 형성하는 공정과,
상기 유기S0G막 상에 상기 오목부를 매립하도록 도체층을 형성하는 공정과,
상기 도체층 중 상기 유기S0G막보다도 위에 위치하는 부분을 상기 유기S0G막을 스토퍼로 하여 화학기계연마에 의해 제거하여, 상기 오목부를 매립하도록 도체패턴을 형성하는 공정으로 되는 것을 특징으로 하는 반도체장치의 제조방법에 의해, 또는
청구항2에 기재한 바와 같이,
상기 층간 절연막은 탄화수소계 중합체로 되는 것을 특징으로 하는 청구항1기재의 반도체장치의 제조방법에 의해, 또는
청구항3에 기재한 바와 같이,
상기 층간 절연막은 방향족계 중합체로 되는 것을 특징으로 하는 청구항1 기재의 반도체장치의 제조방법에 의해, 또는
청구항4에 기재한 바와 같이,
상기 도체층은 Cu로 되는 것을 특징으로 하는 청구항1 기재의 반도체장치의 제조방법에 의해, 또는
청구항5에 기재한 바와 같이,
상기 오목부를 형성하는 공정 후에, 상기 도체층을 형성하는 공정보다도 전에, 상기 오목부의 표면을 상기 오목부의 표면형상을 따른 고융점금속막으로 덮는 공정을 포함하는 것을 특징으로 하는 청구항4 기재의 반도체장치의 제조방법에 의해, 또는
청구항6에 기재한 바와 같이,
상기 오목부는 상기 층간 절연막을 관통하도록 형성되는 것을 특징으로 하는 청구항1∼5 중 어느 한 항 기재의 반도체장치의 제조방법에 의해, 또는
청구항7에 기재한 바와 같이,
상기 도체패턴을 형성하는 공정 후에, 상기 유기S0G막 상에 평탄화 절연막을 형성하는 공정과, 상기 평탄화 절연막 중에 오목부를 형성하는 공정과, 상기 평탄화 절연막중의 오목부를 매립하도록, 별도의 도체패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 청구항1∼5 중 어느 한 항 기재의 반도체장치의 제조방법에 의해, 또는
청구항8에 기재한 바와 같이,
상기 평탄화 절연막을 형성하는 공정은 액체상의 절연막을 상기 액체상의 절연막이 상기 도체패턴을 덮도록, 도포에 의해 형성하는 공정을 포함하는 것을 특징으로 하는 청구항7 기재의 반도체장치의 제조방법에 의해, 또는
청구항9에 기재한 바와 같이,
상기 평탄화 절연막을 형성하는 공정은 상기 유기S0G막 상에 별도의 절연막를 형성하고, 다시 상기 별도의 절연막을 화학기계연마에 의해 평탄화하는 공정을 포함하는 것을 특징으로 하는 청구항7 기재의 반도체장치의 제조방법에 의해, 또는
청구항10에 기재한 바와 같이,
또한, 상기 도체패턴을 형성하는 공정 후, 상기 유기S0G막 상에 액체상의 절연막을 도포함으로써 제1 평탄화 층간 절연막을 형성하는 공정과, 상기 제1 평탄화 층간 절연막 상에 제2 평탄화 증간 절연막을 형성하는 공정과, 상기 제2 평탄화 층간 절연막을 관통하여 상기 제l 평탄화 층간 절연막에 도달하는 오목부를 형성하는 공정과, 상기 오목부를 매립하도록 다마신구조를 갖는 별도의 도체패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 청구항1∼7 중 어느 한 항 기재의 반도체장치의 제조방법에 의해, 또는
청구항11에 기재한 바와 같이,
기판 상에 층간 절연막을 형성하는 공정과,
상기 층간 절연막 중에 배선홈을 형성하는 공정과,
상기 배선홈을 매립하도록 도체층을 형성하는 공정과,
상기 도체층 중 상기 층간 절연막을 덮는 부분을 화학기계연마에 의해 제거하여, 상기 배선홈을 매립하는 도체패턴을 형성하는 공정을 포함하는 반도체장치의 제조방법에 있어서,
상기 도체패턴을 덮도록, 상기 층간 절연막 상에 액체상의 절연막을 도포하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법에 의해, 또는
청구항12에 기재한 바와 같이,
기판 상에 층간 절연막을 형성하는 공정과,
상기 층간 절연막중에 배선홈을 형성하는 공정과,
상기 배선홈을 매립하도록 도체층을 형성하는 공정과,
상기 도체층 중 상기 층간 절연막을 덮는 부분을 화학기계연마에 의해 제거하여, 상기 배선홈을 매립하는 도체패턴을 형성하는 공정을 포함하는 반도체장치의 제조방법에 있어서,
상기 도체패턴을 덮도록, 상기 층간 절연막 상에 별도의 층간 절연막을 형성하는 공정과,
상기 별도의 층간 절연막을 화학기계연마에 의해 평탄화하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법에 의해, 또는
청구항13에 기재한 바와 같이,
기판과,
상기 기판 상에 형성된 층간 절연막과,
상기 층간 절연막 상에 형성된 별도의 절연막과,
상기 별도의 절연막을 관통하여 형성되고, 상기 층간 절연막 중에 도달하는 오목부와,
상기 오목부를 매립하는 도체패턴을 가지며,
상기 별도의 절연막은 유기S0G로 되는 것을 특징으로 하는 반도체장치에 의해, 또는
청구항14에 기재한 바와 같이,
상기 도체패턴은 Cu로 되는 것을 특징으로 하는 청구항13 기재의 반도체장치에 의해, 또는
청구항15에 기재한 바와 같이,
상기 층간 절연막은 탄화수소계 중합체로 되는 것을 특징으로 하는 청구항13 또는 14 기재의 반도체장치에 의해, 또는
청구항16에 기재한 바와 같이,
상기 층간 절연막은 방향족 중합체로 되는 것을 특징으로 하는 청구항13 또는 14 기재의 반도체장치에 의해, 또는
청구항17에 기재한 바와 같이,
또한, 상기 홈과 상기 도체패턴 간에 상기 오목부의 형상을 따른 형상의 도체막을 포함하는 것을 특징으로 하는 청구항13 또는 14 기재의 반도체장치에 의해, 또는
청구항18에 기재한 바와 같이,
상기 오목부는 상기 층간 절연막을 관통하는 것을 특징으로 하는 청구항13또는 14 기재의 반도체장치에 의해, 또는
청구항19에 기재한 바와 같이,
기판과,
상기 기판 상에 형성된 제1 층간 절연막과,
상기 제1 층간 절연막 중에 형성된 제l 오목부와,
상기 제1 오목부를 매립하는 제l의 도체패턴과,
상기 제1 층간 절연막 상에 상기 제1 도체패턴을 덮도록 형성된 평탄화 주면을 갖는 제2 층간 절연막과,
상기 제2 층간 절연막 중에 형성된 제2 오목부와,
상기 제2 오목부를 매립하는 제2 도체패턴으로 되는 것을 특징으로 하는 반도체장치에 의해, 또는
청구항20에 기재한 바와 같이,
상기 제2 층간 절연막은 유기절연막으로 되는 것을 특징으로 하는 청구항19 기재의 반도체장치에 의해, 또는
청구항21에 기재한 바와 같이,
상기 제2 층간 절연막은 평탄한 주면을 갖는 유기절연막으로 되는 제1 막과, 상기 제1 막 상에 형성된 제2 막으로 되는 것을 특징으로 하는 청구항19 기재의 반도체장치에 의해, 또는
청구항22에 기재한 바와 같이,
상기 제1 층간 절연막 중에 형성된 제1 도체패턴은 제1 피치로 반복되고, 상기 제2 층간 절연막 중에 형성된 제2 도체패턴은 상기 제1 피치보다도 작은 제2 피치로 반복되는 것을 특징으로 하는 청구항19∼21 중 어느 한 항 기재의 반도체장치에 의해, 또는
청구항23에 기재한 바와 같이,
상기 제1 층간 절연막 중에 형성된 제1 도체패턴은 제1 방향으로 연재하고, 상기 제2 층간 절연막 중에 형성된 제2 도체패턴은 상기 제1 방향과는 다른 제2 방향으로 연재하는 것을 특징으로 하는 청구항19∼221중 어느 한 항 기재의 반도체장치에 의해, 또는
청구항24에 기재한 바와 같이,
상기 제1 층간 절연막 중에 형성된 제1 도체패턴은 제1 방향으로 연재하고, 상기 제2 층간 절연막 중에 형성된 제2 도체패턴도 상기 제1 방향으로 연재하는 것을 특징으로 하는 청구항19∼21 중 어느 한 항 기재의 반도체장치에 의해, 또는
청구항25에 기재한 바와 같이,
상기 제2 층간 절연막은 평탄한 주면을 갖는 무기절연막으로 되는 것을 특징으로 하는 청구항19 기재의 반도체장치에 의해 해결한다.
[작용]
본 발명의 제l 특징에 의하면, 유기절연재로 되는 층간 절연막 중에 홈 등의 오목부를 형성하여, 상기 오목부를 도체층으로 충전하고, 다시 상기 층간 절연막 상의 상기 도체층을 화학기계연마에 의해 제거하여 다마신구조의 다층 배선구조를 형성할 때에, 상기 층간 절연막 표면에 유기S0G막을 연마스토퍼로하여 형성함으로써, 상기 화학기계연마 시에 상기 유기층간 절연막이 연마되어 도체패턴의 높이 또는 층간 절연막의 두께가 소망하는 설계치로부터 어긋나버리는 문제가 해결된다. 또한, 본 발명에서는 상기 층간 절연막으로서 유전율이 낮은 유기절연재료를 사용하기 때문에, 다층 배선구조의 기생용량을 최소화할 수 있다. 또한 상기 연마스토퍼로서 유기S0G막을 사용함으로써, 연마스토퍼로서 통상의 CVD Si02막을 사용한 경우에 생기는 전기력선의 집중 및 그에 따른 기생용량 증대의 문제가 회피된다. 이러한 유기SOG가 금속층의 화학기계연마 시에 유효한 연마스토퍼로서 작용하는 것은 본 발명의 발명자가 본 발명의 기초가 되는 연구에서 처음으로 발견한 것이다.
이하의 표1은 상기 유기S0G막을 포함하는 여러 가지 절연막에 대하여, 여러가지 연마제를 사용하여 화학기계연마를 행한 경우의 연마속도를 나타낸다. 다만, 표1 중 「Cu 연마조건」이라고 되어 있는 것은 Cu층에 최적의 연마를 행한 경우로서, 연마제로서 Al203를, 또한 산화제로서 H202를 사용하고, 회전수를 60rpm으로, 또한 압력을 4.0psi로 설정하여 연마를 행한 경우에 대응한다. 마찬가지로, 「Al 연마조건」이라고 되어 있는 것은 Al층에 최적의 연마를 행한 경우로서, 연마제로서 Al203를, 또한 산화제로서 H202를 사용하고, 회전수를 50rpm으로, 압력을 5.0psi로 설정하여 연마를 행한 경우를, 또한 「W연마조건」이라고 되어 있는 것은 W층에 최적한 연마를 행한 경우로서, 연마제로서 Al203을, 또한 산화제로서 초산철을 사용하고, 회전수를 60rpm으로, 압력을 5.0psi로 설정하여 연마를 행한 경우를 나타낸다.
연마조건
Cu연마조건 Al연마조건 W연마조건
플라즈마 SiO2막 120A/min 130A/min 110A/min플라즈마 SiN막 350 300 240유기 SOG 10 12 13
표1로부터 알 수 있는 바와 같이, 어느쪽의 연마조건에 있어서도 유기SOG막의 연마속도는 겨우 10∼13/min정도 이고, 다른 산화막 예컨대 플라즈마(plasma) Si02막 또는 플라즈마 SiN막의 연마속도와는 현격하게 작다는 것을 안다. 또한, 유기S0G막을 연마한 경우, 플라즈마 Si02막의 연마로 발생하기 쉬운 스크레치(scratch)도 거의 보이지 않는 것이 확인되었다.
본 발명의 제2 특징에 의하면, 다마신구조를 갖는 다층 배선구조에 있어서, 하층의 배선패턴에 발생하는 디싱 및 디싱에 따르는 상층의 배선패턴의 단락의 문제가 이러한 디싱을 발생하고 있는 하층 배선패턴 상에 평탄화 층간 절연막를 형성하여, 상기 상층의 배선패턴을 이러한 평탄화 층간 절연막 상에 형성함으로써 해소된다. 이러한 평탄화 층간 절연막의 형성은 예컨대 액체상의 유기층간 절연막을 도포하는, 또는 형성된 층간 절연막의 표면을 화학기계연마에 의해 평탄화하는 등으로 실행할 수 있다.
실시예
[제1 실시예]
도3a∼3c, 도4d∼4f, 도5g∼5i, 도6j, 6k 및 도7l∼7n은 본 발명의 제l 실시예에 의한 반도체장치의 제조공정을 나타낸다.
도3a를 참조하면, M0SFET 등의 활성소자가 형성된 Si 기판(21) 상에 Si02막(22)을 플라즈마 CVD법에 의해, 예컨대 300nm의 두께로 퇴적하고, 다시 상기 Si02막(22) 상에 SiN막(23)을 약50nm의 두께로 퇴적한다.
다음에 도3b의 공정에서, 상기 SiN막(23) 상에 통상적으로는 얼라이드 시그날사제의 FLARE2.0(상품명) 등의 방향족계 중합체, 또는 다우케미컬사제의 SiLK(상품명) 등의 탄화수소계 중합체로 되는 유기층간 절연막(24)을 통상적으로는 400nm의 두께로 스핀코팅에 의해 형성하고, 다시 상기 유기층간 절연막(24) 상에 유기S0G막(25)을 스핀코팅에 의해 약50nm의 두께로 형성한다. 도3b의 공정에서는 상기 유기 층간 절연막(24) 및 유기 S0G막(25)을 형성한 후, 400℃의 N2분위기 중에서 약1시간 열처리하여, 상기 막(24,25)을 경화시킨다. 통상의 Si02막이 4.1정도의 유전율을 갖는데 대하여, 상기 유기 층간 절연막(24)은 2.8정도의 대단히 낮은 유전율을 갖는다. 또한, 상기 유기S0G막(25)도 3.0정도의 대단히 낮은 유전율을 갖는다.
다음에 도3c의 공정에서, 도3b의 구조 상에 레지스트막(26A)을 형성하고, 이것을 노광현상하여, 상기 유기층간 절연막(24) 중에 형성되는 도체패턴에 대응한 레지스트 개구부(26B)를 형성하고, 다시 도4d의 공정에서, 상기 레지스트막(26A)을 마스크(mask)로 상기 유기S0G막(25) 및 유기층간 절연막(24)을 플라즈마 에칭(etching)에 의해 각각 에칭하여, 상기 유기층간 절연막(24)중에 다수의홈(24A)을 형성한다. 그 때, 상기 유기S0G막(25)의 에칭에는 CF4와 Ar의 혼합가스를 사용하고, 또한 상기 유기층간 절연막(24)의 에칭에서는 02를 사용한다. 상기 유기층간 절연막(24)의 에칭으로서는 02를 사용하기 때문에, 상기 레지스트막(26A)은 층간 절연막(24)의 에칭 시에 제거되어버리지만, 상기 유기S0G막(25)은 02플라즈마를 사용한 에칭에 대하여 내성을 갖기 때문에, 상기 유기SOG막(25)은 층간 절연막(24)의 에칭 시에 에칭 마스크로서 작용한다.
그 다음 도4e의 공정에서, 도4d의 구조 상에 고융점 금속 화합물막(26)을 스퍼터링에 의해 통상적으로는 50nm의 두께로 형성하여, 다시 상기 고융점 금속 화합물막(26) 상에 Cu층(27)을 스퍼터링에 의해, 약800nm의 두께로 형성한다.
그다음 도4f의 공정에서, 상기 도4e의 구조를 H2중, 400℃에서 약5분간 열처리하여, 상기 Cu층(27)을 리플로(reflow)시킨다. 리플로의 결과 상기 Cu층(27)은 상기 홈(24A)을 완전히 충전한다.
다음에 도5g의 공정에서, 상기 Cu층(27) 중 상기 유기S0G막(25)보다도 위의 부분을 Al203를 슬러리로한 화학기계연마에 의해 연마 제거한다. 상기 Cu층(27)의 화학기계연마는 예컨대 산화제로서 H202를 사용하고, 회전수를 60rpm으로 설정하고, 또한 압력을 4.0psi로 설정하여 한다. 그 결과 먼저 표1로 설명한 바와 같이, 상기 유기SOG막(25)은 거의 연마되지 않고, 연마는 도5g에 나타낸 바와 같이, 상기 유기S0G막(25)이 노출한 시점에서 실질적으로 정지한다. 환언하면, 상기 유기S0G막(25)의 화학기계연마공정에 대하여 유효한 연마스토퍼가 된다. 도5g의 공정에서, 상기 Cu패턴(27A)은 상기 유기층간 절연막(24) 및 그 위의 유기S0G막(25) 중에 매립한 다마신구조의 배선패턴을 형성한다.
다음에 도5h의 공정에서, 도5g의 구조 상에 상기 유기 층간 절연막(24)과 같은 조성의 유기 층간 절연막(28)을 스핀코팅에 의하여 전형적으로는 100nm의 두께로 형성하고, 다시 400℃에서 약1시간, N2분위기 중에서의 열처리에 의하여 경화시킨 후, 상기 유기 층간 절연막(28) 상에 SiO2막(29)을 플라즈마 CVD법에 의해, 통상적으로는 500nm의 두께로 퇴적한다. 다만, 상기 Si02막(29)은 예컨대 상기 유기S0G막에 의해 형성하여도 좋다.
그다음 도5i의 공정에서, 상기 Si02막(29) 상에 레지스트막(30)을 형성하고, 다시 이것을 노광 현상하여 개구부(30A)를 형성한 후, 도6j의 공정에서 상기 레지스트막(30)을 마스크로하여 상기 Si02막(29) 및 그 밑의 유기층간 절연막(28)을 플라즈마 에칭에 의해 패터닝하여, 상기 Cu패턴(27A)에 대응한 콘택트홀(29A)을 상기 Si02막(29) 중에 형성한다. 도6j의 공정에서는, 상기 Si02막(29) 중에 상기 개구부(29A)를 형성하는 데는 CF4와 CH2F2혼합가스와 Ar의 혼합가스를 에칭가스로하여 사용하고, 한편 상기 유기 층간 절연막(28)을 플라즈마 에칭하는 데는 02와 Ar 혼합가스를 에칭가스로서 사용한다. 상기 유기 층간 절연막(28)을 에칭할 때에는 상기 레지스트막(30)이 에칭가스에 의해 제거되지만, 상기 Si02막(29) 중에 형성된 상기 개구부(29A)가 에칭 마스크의 작용을 한다.
그 다음 도6k의 공정에서 도6j의 구조 상에 상기 콘택트홀(29A)의 형상을 따라서 고융점 금속 화합물막(31)을 스퍼터링에 의해 약50nm의 두께로 퇴적하고, 다시 상기 고융점 금속 화합물막(31)을 전극으로 Cu층(32)을 스퍼터링에 의해, 통상적으로는 1000nm의 두께로 형성한다.
그 다음 도7l의 공정에서 상기 도6k의 구조를 H2중, 400℃에서 약5분간 열처리함으로써, 상기 Cu층(32)이 리플로우하고, 다시 도7m의 공정에서, 상기 Cu층(32) 중 상기 Si02막(29) 상에 있는 부분을 화학기계연마에 의해 제거하여, 상기 콘택트홀(29A)을 매립하는 도체 플러그(32A)를 형성한다. 또한 도7m의 구조 상에, 도3a∼도5g의 공정을 되풀이함으로써, 도7n에 나타내는 유기S0G막(34)으로 피복된 유기 층간 절연막(33) 중에 형성된 다마신구조를 갖는 Cu패턴(33A)이 형성된다.
도8은 도7n의 다마신구조에서의 배선의 기생용량을 배선간격을 변화시키면서 측정한 결과를, 상기 유기S0G막(25 또는 34) 대신에 통상의 플라즈마 CVD-Si02막을 사용한 경우와 비교 대조하면서 나타낸다. 다만, 도8 중 ○은 상기 유기S0G막을 사용한 경우를, 또한 ●은 상기 플라즈마 CVD-Si02막을 사용한 경우를 나타낸다. 다만, 어느쪽의 경우도 배선폭은 0.4㎛로 하고 있다.
도8을 참조하면, 배선간격이 0.7㎛ 이상에서는 양자의 차가 작지만, 배선간격이 짧아짐에 따라서, 본 발명의 구성의 다층 배선구조 쪽이 우수한 결과를 나타내는 것을 알수 있다.
[제2실시예]
앞에서도, 도2a∼2d에서 설명한 바와 같이, 종래의 다마신구조를 갖는 다층배선구조에서는, 하층 배선패턴의 폭이 넓은 경우, 이러한 하층 배선패턴에는 디싱이 생기기 쉽지만, 이러한 디싱이 생긴 경우, 상층의 배선패턴에 단락이 생겨서 반도체장치의 제조수율이 저하하는 문제가 있었다.
이하, 상기 디싱의 문제를 해결한 본 발명의 제2실시예에 의한 반도체장치의 제조방법을 도9a∼9c, 도10d∼10f, 도11g∼11i, 12j∼12k 및 도13l∼13m을 참조하면서 설명한다.
도9a를 참조하면, M0SFET 등의 활성소자(도시하지 않음)가 형성된 Si기판(41) 상에는 Si02막(42)이 플라즈마 CVD법에 의해 약200nm의 두께로 형성되고, 다시 상기 Si02막(42) 상에는 얼라이드 시그날사제 FLARE2.0(상품명) 등의 방향족중합체 또는 다우케미컬사제 SiLK 등의 탄화수소계중합체로 되는 유기층간 절연막(43)이 약400nm의 두께로 스핀코팅에 의해 형성된다. 앞에서도 설명한 바와 같이, 이러한 유기층간 절연막(43)은 약2.8정도의 대단히 낮은 유전율을 가지며, 고속반도체장치의 층간 절연막으로서 최적이다. 도9a의 구조에서는 당시 유기 층간 절연막(43) 상에 유기S0G로 되는 연마스토퍼막(44)을 스핀코팅에 의해, 통상적으로는 50nm의 두께로 형성한다. 또한, 상기 유기S0G막 대신에, 상기 연마스토퍼막(44)을 두께가 약100nm의 플라즈마 CVD-Si02막에 의해 형성하여도 좋다.
다음에 도9b의 공정에서, 도9a의 구조 상에 개구부(45B)를 갖는 레지스트패턴(45A)을 형성하고, 다시 도9c의 공정에서 상기 레지스트패턴(45)을 마스크로 하여, 상기 연마스토퍼막(44)을 상기 개구부(45B)에 대응하여, CF4와 CH2F2와 Ar의 혼합가스를 사용한 플라즈마 에칭공정에 의해 에칭하여, 상기 연마스토퍼막(44) 중에 개구부(44A)를 형성한다.
다음에 도10d의 공정에서, 에칭가스를 02와 Ar의 혼합가스로 바꿔서, 상기 연마스토퍼막(44)을 마스크로 하여 상기 유기층간 절연막(43)을 플라즈마 에칭하여, 상기 유기층간 절연막(43) 중에 상기 개구부(44A)에 대응한 개구부(43A)를 상기 Si02막(42)이 노출되도록 형성한다. 또한, 상기 02가스를 사용한 유기층간 절연막(43)의 플라즈마 에칭 시에 상기 레지스트패턴(45A)도 제거된다.
그다음 도10e의 공정에서, 도10d의 구조 상에 TiN 등의 고융점금속화합물막(45)을 스퍼터링에 의해 약50nm의 두께로 퇴적하고, 다시 상기 고융점금속화합물막(45) 상에 Cu층(46)을 약800nm의 두께로 스퍼터링에 의해 퇴적한다.
다음에 도10f의 공정에서, 도10e의 구조를 약400℃의 H2분위기 중, 약0.1Torr의 압력하에서 약5분간 열처리함으로써 상기 Cu층(46)을 리플로우시키고, 다시 도11g의 공정에서 A1203를 슬러리로 하는 화학기계연마를 하여, 상기 연마스토퍼층(44) 상의 Cu층부분을 연마 제거한다. 표1에서 설명한 바와 같이, 이러한 Cu층(46)의 화학기계연마는 상기 연마스토퍼층(44)으로서 유기SOG를 사용한 경우에, 도11g에 나타내는 연마스토퍼층(44)이 노출한 상태에서 대단히 높은 선택성을 갖고 정지시킬 수 있다. 또한, 통상의 플라즈마 CVD-Si02막을 상기 연마스토퍼층(44)으로서 사용하더라도, 도11g의 상태에서 연마를 효과적으로 정지시킬 수 있다. 이러한 Cu층(46)의 화학기계연마의 결과 상기 개구부(43A)를 매립하는, 소위 다마신구조의 Cu패턴(46A)이 형성된다. 앞에서도 도2b에서 설명한 바와 같이, 이렇게 형성된 Cu패턴(46A)에서는 특히 Cu패턴(46A)의 폭이 넓은 경우, 그 표면(46B)에 현저한 디싱이 생긴다.
다음에 도11h의 공정에서, 본 실시예로서는 도11g의 구조 상에 별도의 유기층간 절연막(47)을 스핀코팅에 의해 약200nm의 두께로 형성하고, 다시 도11i의 공정에서 상기 유기 층간 절연막(47) 상에 플라즈마 CVD법에 의해, 두께가 약500nm의 Si02층간 절연막(48)을 형성한다. 상기 유기 층간 절연막(47)으로서는 먼저 층간 절연막(43)을 형성하는데 사용한 방향족계 중합체 또는 탄화수소계 중합체를 사용할 수 있다. 층간 절연막(47)은 액체상 원료의 스핀코팅에 의해 형성되기 때문에, 상기 Cu패턴(46A)의 표면(46B)에 디싱이 생기고 있더라도, 평탄화된 표면을 형성한다. 또한 이에 따라, 상기 유기 층간 절연막(47) 상에 형성되는 Si02층간 절연막(48)도 평탄화한 표면을 갖는다.
다음에 도12j의 공정에서, 상기 층간 절연막(48) 및 그 밑의 층간 절연막(47)을 관통하여, 상기 Cu패턴(46A)의 표면(46B)을 노출하는 콘택트홀(48A)이 형성되고, 다시 도12k의 공정에서 도12j의 구조 상에 TiN 등의 고융점금속화합물막(49)이 약50nm의 두께로 형성되고, 다시 그 위에 Cu층(50)이 스퍼터링에 의해, 약800nm의 두께로 퇴적된다. 상기 콘택트홀(48A)의 형성은 상기 SiO2막(48)을 CF4, CH2F2와 Ar의 혼합가스를 사용한 플라즈마 에칭에 의해 에칭하고, 다시 그 밑의 유기 층간 절연막(47)을 02와 Ar의 혼합가스 플라즈마에 의해 에칭함으로써 실행한다.
상기 Cu층(50)은 다음에 도13l의 공정에서, 약400℃의 H2분위기 중에서 약0.1Torr의 압력하, 약5분간 열처리함으로써 리플로우되고, 다시 도13m의 공정에서 상기 SiO2층간 절연막(48)보다 위의 Cu층(50)을 화학기계연마함으로써, 상기 콘택트홀(48A)을 매립하는 Cu플러그(50A)가 형성된다.
그 다음 도13m의 구조 상에 먼저 설명한 도3a∼5g와 같은 공정을 반복함으로써 도13n에 나타내는, 유기층간 절연막(51) 중에 Cu패턴(54A)을 매립한 다마신구조의 다층 배선구조가 얻어진다. 도13n의 구조에서는, 상기 유기층간 절연막(51)은 유기S0G 또는 플라즈마 CVD-SiO2로 되는 연마스토퍼층(52)을 담지하고 있다. 또한, 도13n의 구조를 형성시에, 도13m의 구조 상에 도9a∼도11g의 공정을 행하여도 좋다. 도13n의 구조에 있어서, 다마신도체패턴(54A)은 도체 플러그(50A)를 개재하여 하측의 도체패턴(46A)에 콘택트한다.
본 실시예에서는 상기 Cu패턴(54A)이 평탄화된 층간 절연막(48) 상에 형성되기 때문에, 가령 상기 하측 Cu패턴(46A)의 표면(46B)에 현저한 디싱이 존재하더라도, Cu패턴(54A) 끼리가 단락하는 등의 문제는 생기지 않는다.
또 본 실시예에 있어서, 상기 Cu패턴(54A)은 하측 Cu패턴(46A)과 동일방향으로 연재하더라도, 또한 다른 방향, 예컨대 직교하는 방향으로 연재하더라도 좋다.
[제3실시예]
도14a∼14c, 도15d∼15e, 도16f∼16g 및 도17h는 본 발명의 제3실시예에 의한 반도체장치의 제조공정을 나타낸다.
도14a를 참조하면, 도14a의 공정은 도11g의 공정에 대응하고 있고, M0SFET 등의 활성소자가 형성된 Si기판(61) 상에 SiO2막(62)을 개재하여 유기 층간 절연막(63)이 형성된다. 상기 유기 층간 절연막(63) 상에는 유기S0G 또는 플라즈마 CVD-SiO2등으로 되는 연마스토퍼막(64)이 형성되어 있고, 연마스토퍼막(64) 및 상기 유기 층간 절연막(63) 중에 형성된 홈중에 TiN 등의 고융점 금속 화합물막(65)을 개재하여 다마신구조의 Cu패턴(66A)이 Cu층의 퇴적 및 화학기계연마에 의해 앞의 실시예와 같이 형성된다. 상기 화학기계연마의 결과 상기 Cu패턴(66A)의 표면(66B)에는 디싱이 생긴다.
다음에 도14b의 공정에서, 도14a의 구조 상에 SiN막(67)을 플라즈마 CVD법에 의해 약50nm의 두께로 형성하고, 다시 상기 SiN막(67) 상에 플라즈마 CVD법에 의해, 유기 층간 절연막(68)을 약1000nm의 두께로 퇴적한다. 도14b의 공정에서, 상기 SiN막(67)은 Cu패턴(66A)으로부터 Cu가 상기 SiO2층간 절연막(68)에 확산하는 것을 저지하는 확산장벽으로서 작용한다.
다음에 도14c의 공정에서, 도14b의 상기 SiO2층간 절연막(68)을 실리카를 슬러리로 한 CMP공정에 의해 평탄화한다. 그다음 도15d의 공정에서, 상기 유기 층간 절연막(68)에 CF4와 CH2F2와 Ar과의 혼합가스를 에칭가스로 한 플라즈마 에칭공정을 하여, 상기 유기 층간 절연막(68) 및 그 밑의 SiN막(67)을 관통하여 상기 Cu패턴(66A)의 표면(66B)을 노출하는 콘택트홀(68A)을 형성한다.
그 다음 도15e의 공정에서, 도15d의 구조 상에 TiN막 등의 고융점 금속 화합물막(69)을 스퍼터링에 의해 약50nm의 두께로 퇴적하고, 계속해서 Cu층(70)을 스퍼터링에 의해, 약800nm의 두께로 퇴적한다.
다음에 도16f의 공정에서, 도15d의 구조를 약0.1Torr의 H2분위기 중, 약400℃에서 약5분간의 열처리를 함으로써 상기 Cu층(70)을 리플로우시키고, 다시 도16g의 공정에서 상기 Cu층(70)을 A1203를 슬러리로 한 화학기계연마공정에 의해 상기 SiO2층간 절연막(68) 상으로부터 제거한다. 상기 Cu층(70)의 화학기계연마공정은 상기 SiO2층간 절연막(68)이 노출한 시점에서 연마의 선택성에 의해 자동적으로 정지한다. 상기 화학기계연마의 결과 상기 SiO2층간 절연막(68)은 하측의 Cu패턴(66A)에 디싱이 생기고 있음에도 불구하고, 평탄한 주면을 갖는다.
그다음 도17h의 공정에서, 상기 SiO2층간 절연막(68) 상에서 먼저 설명한 도3a∼도5g의 공정을 실행함으로써, 유기층간 절연막(71) 중의 홈에 보전된 다마신구조의 Cu패턴(73A)을 갖는 다층 배선구조가 얻어진다. 상기 유기층간 절연막(71) 상에는 유기S0G막 또는 플라즈마 CVD-SiO2막으로 되는 연마스토퍼막(72)이 형성되어 있음을 알 수 있다.
본 실시예에서도, 상기 상측 Cu패턴(73A)이 서로 단락하는 문제는 상기 하측 도체패턴(66A)에 디싱이 생기고 있더라도, 상기 층간 절연막(68)을 평탄화함으로써, 효과적으로 회피된다.
도18은 먼저 설명한 본 발명의 제2실시예 및 제3실시예에 의해 반도체장치를 제조한 경우의 수율을, 같은 반도체장치를 도2a∼2d에 설명한 종래의 방법에 의해 제조한 경우와 비교하여 나타내는 도면이다.
도18을 참조하면, 본 발명의 구성을 채용함으로써, 종래는 40∼50에 불과하던 수율이 거의 100까지 향상하는 것을 알 수 있다. 또한, 종래에 볼 수 있던 수율이 배선폭의 감소와 더불어 저하하는 경향이 본 발명에서는 볼 수 없게 되었다.
또한, 본 실시예에 있어서, 상기 Cu패턴(73A)은 하측 Cu패턴(66A)과 동일방향으로 연재 하더라도, 또한 다른 방향, 예컨대 직교하는 방향으로 연재하더라도 좋다.
이상에 설명한 본 발명의 실시예에서, 상기 도체층(27,32 또는 46,50)은 스퍼터링 이외에도 상기 도금이나 무전해도금, 또는 CVD법에 의해 형성하여도 좋다.또한, 상기 도체층으로서는, Cu 이외에 A1 등을 사용하는 것도 가능하다.
이상, 본 발명을 바람직한 실시예에 관해서 설명하였지만, 본 발명은 이러한 특정한 실시예에 한정되는 것이 아니고, 특허청구의 범위에 기재한 본 발명의 요지내에서 여러가지 변형 변경이 가능하다.
청구항1 내지 7 및 청구항15 내지 20 기재의 본 발명의 특징에서와 같이, 상기 층간 절연막 상에 연마스토퍼로서 유기S0G막을 형성함으로써, 다마신구조를 갖는 다층 배선구조를 화학기계연마공정을 사용하여, 소망하는 사이즈로 형성 할 수 있다. 이러한 유기S0G막은 대단히 유전율이 낮기 때문에, 유전율이 낮은 유기층간 절연막과 짝지워 사용한 경우, 다층 배선구조에서 생기는 배선지연을 최소한으로 억지할 수 있다.
청구항8 내지 14 및 청구항21 내지 27 기재의 본 발명의 특징에서와 같이, 다마신구조를 갖는 다층 배선구조에 있어서, 하층 배선패턴에 디싱이 생기더라도, 상기 하층 배선패턴을 덮는 층간 절연막을 평탄화함으로써, 상층의 배선패턴 상호간에 생기는 단락의 문제를 해소할 수 있다.

Claims (25)

  1. 기판 상에 층간절연막를 형성하는 공정과,
    상기 층간 절연막 상에 유기SOG막을 형성하는 공정과,
    상기 유기S0G막 및 상기 층간 절연막을 패터닝하여, 상기 유기SOG막을 관통하고 상기 층간 절연막 중에 도달하는 오목부를 형성하는 공정과,
    상기 유기S0G막 상에 상기 오목부를 매립하도록 도체층을 형성하는 공정과,
    상기 도체층 중 상기 유기S0G막보다도 위에 위치하는 부분을 상기 유기SOG막을 스토퍼로 화학기계연마에 의해 제거하고, 상기 오목부를 매립하는 도체패턴을 형성하는 공정으로 되는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 층간 절연막은 탄화수소계 중합체로 되는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 층간 절연막은 방향족계 중합체로 되는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 도체층은 Cu로 되는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제4항에 있어서, 상기 오목부를 형성하는 공정 후, 상기 도체층을 형성하는 공정보다도 전에, 상기 오목부의 표면을 상기 오목부의 표면형상을 따른 고융점금속막으로 덮는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 오목부는 상기 층간 절연막을 관통하도록 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 도체패턴을 형성하는 공정 후, 상기 유기S1OG막 상에 평탄화 절연막을 형성하는 공정과, 상기 평탄화 절연막 중에 오목부를 형성하는 공정과, 상기 평탄화 절연막 중의 오목부를 매립하도록 별도의 도체패턴을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제7항에 있어서, 상기 평탄화 절연막을 형성하는 공정은 액체상의 절연막을 상기 액체상의 절연막이 상기 도체패턴을 덮도록 도포에 의해 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제7항에 있어서, 상기 평탄화 절연막을 형성하는 공정은 상기 유기S0G막 상에 별도의 절연막을 형성하고, 다시 상기 별도의 절연막을 화학기계연마에 의해 평탄화하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 도체패턴을 형성하는 공정 후, 상기 유기SOG막 상에 액체상의 절연막을 도포함으로써 제1 평탄화 층간 절연막을 형성하는 공정과, 상기 제1 평탄화 층간 절연막 상에 제2 평탄화 층간 절연막을 형성하는 공정과, 상기 제2 평탄화 층간 절연막을 관통하여 상기 제1 평탄화 층간 절연막에 도달하는 오목부를 형성하는 공정과, 상기 오목부를 매립하도록 다마신구조를 갖는 별도의 도체패턴을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 기판 상에 층간 절연막을 형성하는 공정과,
    상기 층간 절연막 중에 배선홈을 형성하는 공정과,
    상기 배선홈을 매립하도록 도체층을 형성하는 공정과,
    상기 도체층 중 상기 층간 절연막을 덮는 부분을 화학기계연마에 의해 제거하고, 상기 배선홈을 매립하는 도체패턴을 형성하는 공정을 포함하는 반도체장치의 제조방법에 있어서,
    상기 도체패턴을 덮도록 상기 층간 절연막 상에 액체상의 절연막를 도포하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 기판 상에 층간 절연막을 형성하는 공정과,
    상기 층간 절연막 중에 배선홈을 형성하는 공정과,
    상기 배선홈을 매립하도록 도체층을 형성하는 공정과,
    상기 도체층 중 상기 층간 절연막을 덮는 부분을 화학기계연마에 의해 제거하고, 상기 배선 홈을 매립하는 도체패턴을 형성하는 공정을 포함하는 반도체장치의 제조방법에 있어서,
    상기 도체패턴을 덮도록 상기 층간 절연막 상에 별도의 층간 절연막을 형성하는 공정과,
    상기 별도의 층간 절연막을 화학기계연마에 의해 평탄화하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 기판과,
    상기 기판 상에 형성된 층간 절연막과,
    상기 층간 절연막 상에 형성된 별도의 절연막과,
    상기 별도의 절연막을 관통하여 형성되고, 상기 층간 절연막 중에 도달하는 오목부와,
    상기 오목부를 매립하는 도체패턴을 갖고,
    상기 별도의 절연막은 유기S0G로 되는 것을 특징으로 하는 반도체장치.
  14. 제13항에 있어서, 상기 도체패턴은 Cu로 되는 것을 특징으로 하는 반도체장치.
  15. 제13항 또는 제14항에 있어서, 상기 층간 절연막은 탄화수소계 중합체로 되는 것을 특징으로 하는 반도체장치.
  16. 제13항 또는 제14항에 있어서, 상기 층간 절연막은 방향족중합체로 되는 것을 특징으로 하는 반도체장치.
  17. 제13항 또는 제14항에 있어서, 상기 홈과 상기 도체패턴과의 사이에 상기 오목부의 형상을 따른 형상의 도체막을 더 포함하는 것을 특징으로 하는 반도체장치.
  18. 제13항 또는 제14항에 있어서, 상기 오목부는 상기 층간 절연막을 관통하는 것을 특징으로 하는 반도체장치.
  19. 기판과,
    상기 기판 상에 형성된 제1 층간 절연막과,
    상기 제l 층간 절연막 중에 형성된 제1 오목부와,
    상기 제1 오목부를 매립하는 제l 도체패턴과,
    상기 제1 층간 절연막 상에 상기 제1 도체패턴을 덮도록 형성된 평탄화 주면을 갖는 제2 층간 절연막과,
    상기 제2 층간 절연막 중에 형성된 제2 오목부와,
    상기 제2 오목부를 매립하는 제2 도체패턴으로 되는 것을 특징으로 하는 반도체장치.
  20. 제19항에 있어서, 상기 제2 층간 절연막은 유기절연막으로 되는 것을 특징으로 하는 반도체장치.
  21. 제19항에 있어서, 상기 제2 층간 절연막은 평탄한 주면을 갖는 유기절연막으로 되는 제1 막과, 상기 제1 막 상에 형성된 제2 막으로 되는 것을 특징으로 하는 반도체장치.
  22. 제19항 내지 제21항 중 어느 한 항에 있어서, 상기 제1 층간 절연연막 중에 형성된 제1 도체패턴은 제1 피치로 반복되고, 상기 제2 층간 절연막 중에 형성된 제2 도체패턴은 상기 제1 피치보다도 작은 제2 피치로 반복되는 것을 특징으로 하는 반도체장치.
  23. 제19항 내지 제21항 중 어느 한 항에 있어서, 상기 제1 층간 절연막 중에 형성된 제1 도체패턴은 제1 방향으로 연재하고, 상기 제2 층간 절연막 중에 형성된 제2 도체패턴은 상기 제1 방향과는 다른 제2 방향으로 연재하는 것을 특징으로 하는 반도체장치.
  24. 제19항 내지 제21항 중 어느 한 항에 있어서, 상기 제1 층간 절연막 중에 형성된 제l 도체패턴은 제1 방향으로 연재하고, 상기 제2 층간 절연막 중에 형성된 제2 도체패턴도 상기 제1 방향으로 연재하는 것을 특징으로 하는 반도체장치.
  25. 제19항에 있어서, 상기 제2 층간 절연막은 평탄한 주면을 갖는 무기절연막으로 되는 것을 특징으로 하는 반도체장치.
KR1019990009864A 1998-03-24 1999-03-23 반도체 장치 및 그 제조 방법 KR100327297B1 (ko)

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