JP3390329B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP3390329B2
JP3390329B2 JP17205697A JP17205697A JP3390329B2 JP 3390329 B2 JP3390329 B2 JP 3390329B2 JP 17205697 A JP17205697 A JP 17205697A JP 17205697 A JP17205697 A JP 17205697A JP 3390329 B2 JP3390329 B2 JP 3390329B2
Authority
JP
Japan
Prior art keywords
film
mask
metal
silicon oxide
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP17205697A
Other languages
English (en)
Other versions
JPH1117008A (ja
Inventor
達矢 宇佐美
秀充 青木
泰章 土屋
進也 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP17205697A priority Critical patent/JP3390329B2/ja
Priority to GB0015731A priority patent/GB2350931B/en
Priority to GB9813799A priority patent/GB2326765B/en
Priority to US09/104,714 priority patent/US6140225A/en
Priority to TW087110360A priority patent/TW405163B/zh
Priority to CNB981026613A priority patent/CN1139971C/zh
Priority to KR1019980024553A priority patent/KR100321571B1/ko
Publication of JPH1117008A publication Critical patent/JPH1117008A/ja
Priority to US09/439,809 priority patent/US6225217B1/en
Application granted granted Critical
Publication of JP3390329B2 publication Critical patent/JP3390329B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02134Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising hydrogen silsesquioxane, e.g. HSQ
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312Organic layers, e.g. photoresist
    • H01L21/3121Layers comprising organo-silicon compounds
    • H01L21/3122Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H01L21/3124Layers comprising organo-silicon compounds layers comprising polysiloxane compounds layers comprising hydrogen silsesquioxane

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関する。特に多層配線およびその形成方法
に関する。
【0001】
【従来の技術】近年、半導体集積回路は微細化が進んで
おり、特に論理回路においての多層配線ではその傾向が
顕著に身受けられる。多層配線の金属配線間隔が微細に
なってくると、その隣接する配線容量が大きくなってし
まい電気信号のスピードの低下を招いたり、クロストー
ク(他の信号がノイズとして影響を与える現象)の不良
が発生する。その対策の一つとして金属配線層間絶縁膜
の低誘電率化がある。
【0002】たとえば第1の従来例として第43回応用
物理学関係連合講演会講演予稿集第2分冊 p654に
記載されている26a−N−6「Hydrogen S
ilsesquioxane(HSQ)の誘電率評価」
などは低誘電率膜の無機のSOGで比誘電率2.7の値
が示されている。しかしながらこの文献でも記載されて
いるようにO2 プラズマにさらされるとSi−OH結合
が発生し、すなわち水分を含んだ膜となり、誘電率が
3.9と上昇してしまうことが示されている。
【0003】ここではプロセスフローについては記載さ
れていないため、通常の製造方法を予想し実験を行っ
た。図12、13が従来例のプロセスフローである。先
ずシリコン基板上に下層シリコン酸化膜701を約50
0nm形成した。次に第1のアルミニウム系金属配線7
02を形成した。次に低誘電率膜であるHSQ膜703
を約400nm塗布焼成を行い、さらにその上層にはカ
バーシリコン酸化膜704を約1400nm形成した。
【0004】グローバル平坦化のため、化学的機械研磨
(以下CMPと記す)を施しメタル配線上に約700n
m程度酸化膜を残した。フォトレジスト705を塗布、
露光、現像し微細にパターニングした(図12
(a))。そのフォトレジストマスク705をマスクに
前記のカバーシリコン酸化膜704とHSQ膜703を
フロロカーボン系のガスでエッチング加工を行い接続孔
を形成した(図12(b))。次にマスクのフォトレジ
ストマスク705を除去するため、O2 プラズマ処理を
行った。ここで接続孔側面でむき出しとなったHSQ膜
703がO2 プラズマにさらされSi−OH結合をもつ
吸湿部706になったと予想される。そしてさらにその
後レジスト剥離液でレジスト除去を行ったがこの処理で
HSQ膜の吸湿部706はかなりの水分を含んだ膜にな
ったと考えられる(図12(c))。その後接続金属と
して、バリアメタルを窒化チタン膜707、さらにブラ
ンケットCVD法によるタングステン膜708を形成し
た。この時、接続孔はボイド709が成膜時に接続孔よ
り放出した水分が原因でできてしまった(図12
(d))。その後タングステンエッチバックにより接続
孔以外のメタルを除去した(図13(e))。さらに、
第2のアルミニウム系金属配線710を形成した後に接
続抵抗を測定するとオープン不良が発生していた(図1
3(f))。
【0005】また次に溝配線を形成した第2の例を図1
4に示す。シリコン基板にいくつもの下地層が形成され
た後シリコン窒化膜801を約100nm形成し、その
後HSQ膜802を約500nm塗布焼成により形成し
た。その後、シリコン酸化膜803を約100nmキャ
ップ膜として形成した(図14(a))。この後、前記
と同様にフォトレジストマスク804を塗布、露光、現
像しパターニングを行った(図14(b))。そのフォ
トレジストマスク804をマスクにシリコン酸化膜80
3とHSQ膜802をフロロカーボン系ガスを用いエッ
チングし溝を形成した(図14(c))。その後のO2
プラズマによりHSQ膜802が変質し吸湿しやすい膜
となり、その後のレジスト剥離液にさらした時に吸湿部
805が形成された(図14(d))。溝に金属を埋め
込むため、バリアメタルとしてチタン膜806をMOC
VD法により約50nm形成し、その後Cu膜807を
CVD法により500nm形成した(図15(e))。
その後、溝以外のメタルを除去するためにCMP処理を
実施した(図15(f))。この溝配線間の容量を測定
したところ、通常のプラズマ酸化膜で形成した容量と変
わらず、HSQ膜がO2 プラズマによりプラズマ酸化膜
並の誘電率になってしまったと予想される。
【0006】HSQ膜の他の低誘電率膜もO2 プラズマ
に対し問題のあるものは多い。公知文献として月刊Se
miconductor World(セミコンダクタ
ワールド)の1997年2月号のp.82から84に
「フッ素樹脂膜による低誘電率化エッチング特性はクリ
ア、課題は耐酸素プラズマ性」と題し、それを示す例が
記載されている。フッ素樹脂として低誘電率2.5以下
を示す環状フッ素樹脂とシロキサンの重合体で構成され
る物を使用してビアを形成しようと試みている。この従
来例を図16に示す。先ずシリコン基板上の下層シリコ
ン酸化膜901を形成しその上に第1のアルミニウム系
金属配線902を形成する。次にシリコン酸化ライナー
膜903を形成する。次にこの低誘電率であるフッ素樹
脂膜904を形成する。その上にカバーシリコン酸化膜
905を形成する。その上にフォトレジスト906を塗
布、露光、現像しパターニングを行う(図16
(a))。そのフォトレジストマスク906をマスクに
してカバーシリコン酸化膜905とフッ素樹脂904を
同時に開孔を行う(図16(b))。その後にフォトレ
ジストマスク906を除去するためにO2 プラズマを行
うとその開孔はその後ウエハーを割って断面から見ると
ボーイング形状を示している(図16(c))。この後
はこの後に予想されることを述べるが、その後バリアメ
タルとして窒化チタン膜909とプラグとしてアルミニ
ウム系金属907を形成したときにはボイド908が発
生してしまうと考えられる(図16(d))。
【0007】
【発明が解決しようとする課題】第1の問題点は、低誘
電率膜のビアホールまたは溝形成工程後のレジスト剥離
工程で酸素プラズマに低誘電率膜が直接さらされHSQ
の場合は吸湿および比誘電率の上昇を招くことである。
【0008】その理由はHSQ膜が酸素プラズマにさら
されるとSi−H結合がSi−OH結合に変質しそれが
原因で水を含んでしまう膜となってしまうからである。
【0009】第2の問題点は、前記と同様な開孔後のレ
ジスト除去で酸素プラズマにフッ素樹脂がさらされた場
合は微細開孔部の形状がボーイング形状になってしまう
ことである。
【0010】その理由はフッ素樹脂が酸素プラズマにさ
らされると膜の中に構成されている炭素が酸素と反応し
CO2 のガスとなり膜が分解されてしまうからである。
【0011】本発明の目的は半導体集積回路の特に高集
積の多層配線構造でメタル層間容量を低減させるために
低誘電率膜を使用する場合の接続金属抵抗の信頼性、低
配線間容量の信頼性、そして、接続孔部の微細加工性の
向上である。
【0012】本願発明の半導体装置の製造方法は、半導
体基板上に形成された酸素プラズマ耐性のない絶縁膜を
少なくとも一部に含む第1の絶縁層上に第2の絶縁層を
形成し、前記第2の絶縁層上にマスク用金属膜を形成す
る工程と、前記マスク用金属膜上にパターニングされた
フォトレジスト膜を形成する工程と、前記パターニング
されたフォトレジスト膜をマスクにして前記マスク用金
属膜を加工する工程と、酸素を含有するプラズマにより
前記フォトレジスト膜を除去する工程と、前記加工され
たマスク用金属膜をマスクに前記第1の絶縁層と第2の
絶縁層を選択的に除去する工程と、しかる後埋設用金属
膜を前記半導体基板上に堆積し、前記前記第1の絶縁層
と第2の絶縁層が選択的に除去された領域に前記埋設用
金属膜を埋め込む工程と、前記第1の絶縁層と第2の絶
縁層が選択的に除去された領域内以外の前記埋設用金属
膜と前記マスク用金属膜を除去する工程とを含むことを
特徴とする。
【0013】本発明の半導体装置の製造方法を使用する
ことで酸素プラズマに弱い絶縁膜が酸素プラズマにさら
されないため吸湿や誘電率上昇などの膜特性の劣化、そ
して微細加工性の悪化が起こらずに半導体装置を製造で
きるという作用がある。
【0014】
【発明の実施の形態】
(実施例1)図1を参照し詳細に説明を行う。シリコン
基板上に形成された下層シリコン酸化膜101を約50
0nm形成した。その後、第1のアルミニウム系金属配
線102を形成した。さらに低誘電率膜であるHSQ膜
103を塗布および焼成により、約400nm形成し、
その上にカバーシリコン酸化膜104を約1400nm
形成した。グローバル平坦化のためにCMPを実施しメ
タル配線上に約700nmの膜厚が残るようにした。そ
の上にスパッタ法により、タングステンシリサイド膜1
05を約100nm程度形成した。さらにフォトレジス
トマスク106を塗布、露光、現像を行いパターニング
を実施した(図14(a))。そのフォトレジストマス
ク106をマスクにメタル層ここではタングステンシリ
サイド膜105を塩素系ガスにより加工した。フォトレ
ジストマスク106を除去するため酸素プラズマ処理を
実施し、その後レジスト剥離液にさらした(図1
(b))。次に加工されたタングステンシリサイド膜1
05をマスクにその下層にあるカバーシリコン酸化膜1
04およびHSQ膜103を同時にフロロカーボンガス
によりエッチングした(図1(c))。ここでWSiは
フロロカーボンガスによりデポ膜が残りにくい。この理
由は揮発性のガスWF6 またはSiF4 ガスが発生して
しまうからである。その後タングステンシリサイド膜1
05のマスクはそのまま残しバリアメタルとして窒化チ
タン膜107を約50nm成膜し、続いてタングステン
膜108を約500nm成膜した(図1(d))。次に
接続孔以外のメタルを除去するために、メタルCMPを
実施し接続孔以外のタングステン膜108、窒化チタン
膜107、タングステンシリサイド膜105をすべて除
去した(図2(e))。さらに第2のアルミニウム系金
属配線を形成し、2層メタル配線を完成させた(図2
(f))。これを繰り返し行うことで多層配線を形成で
きた。
【0015】酸素プラズマ処理に弱いHSQ膜103が
むき出しになった時にはもうフォトレジストマスク10
6を除去しているため吸湿によるビアホール抵抗のオー
プン不良が発生せずに多層配線を実現できた。 (実施例2)半導体基板上に層間絶縁膜として低誘電率
のHSQ膜202を塗布焼成し形成した。次いで低誘電
率層間膜上にSi窒化膜203、Si酸化膜204をそ
れぞれ100nm、400nmの膜厚にCVD法により
堆積した。さらにフォトレジスト205を堆積した後、
フォトリソグラフィーにより溝配線パターンを形成した
(図3(a))。次にSi酸化膜204に反応性イオン
エッチング(RIE)により、配線溝を形成した。この
時のRIEはC4 F8 、CO、Arガスを用い、Si窒
化膜203とSi酸化膜204とのエッチングレートに
大きな差(選択比SiN:SiO2 =1:20)をもつ
条件で行うことでSi窒化膜203をエッチストッパー
としてSi酸化膜204を400nmエッチングした
(図3(b))。この後、フォトレジストマスクを酸素
プラズマ処理および有機溶剤を用いて除去する(図3
(c))。続いて、RIEにより溝配線パターンをもつ
Si酸化膜204をエッチバックすると同時にSi窒化
膜203およびHSQ膜202を溝配線パターンにエッ
チングした(図4(d))。この時のRIEはCHF3
ガスを用い、Si酸化膜204、Si窒化膜203およ
びHSQ膜202に対し、ほぼ同程度のエッチングレー
トをもつ条件で行うことでHSQ膜2に400nmの深
さの溝を形成した。
【0016】この工程におけるSi窒化膜203および
HSQ膜202のRIEによるパターニングをより正確
に行うには、先ず、第一ステップのエッチングとしてS
i酸化膜204とSi窒化膜203に対し、ほぼ同程度
のエッチングレートをもつ条件でSi窒化膜203が抜
けるまでエッチングした後、第二ステップのエッチング
としてSi窒化膜203とSi酸化膜204とのエッチ
ングレートに大きな選択比をもつ条件でエッチングを行
えば、HSQ膜202はSi酸化膜204とほぼ同程度
の割合でエッチングされるため第一ステップのエッチン
グでパターニングされたSi窒化膜203をハードマス
クとしてHSQ膜202のパターニングが行える。さら
にここで、Si酸化膜204に対して大きな選択比をも
つ低誘電率層間絶縁膜を用いた場合には第一ステップの
エッチングでSi酸化膜204が完全になくなる膜厚だ
け堆積しておけばよい。次に配線用金属のバリアメタル
206としてTiをスパッタ法により20nm堆積した
後、Al207を800nmスパッタ法により堆積した
(図4(e))。この後、化学機械研磨(CMP)によ
り溝内にのみAl/Tiを残すようにAl/Tiを研磨
除去することにより配線を形成した(図4(f))。 (実施例3)膜厚0.1μmのシリコン酸化膜301の
上に低誘電率膜(HSQ)302を塗布焼成にて0.4
μm形成する。HSQ膜302上に、厚み0.05μm
のカバーシリコン酸化膜303を堆積し、更にカバーシ
リコン酸化膜303の上を厚み0.05μmのメタルマ
スクとしてW(タングステン)膜を堆積する(図5
(a))。最上部のW膜を通常のフォトレジストマスク
とドライエッチング工程を用いて図5(b)に示すよう
にパターニングし、フォトレジストマスク305を酸素
プラズマのアッシングおよび有機アルカリ溶液にて剥離
処理することで、フォトレジストおよびドライエッチン
グ残渣を除去する。この剥離処理時には、HSQ膜表面
が、カバーシリコン酸化膜303にて覆われているた
め、HSQ膜表面は損傷を受けない。
【0017】次に、W膜304をマスクにカバーシリコ
ン酸化膜303とHSQ膜302を酸化膜ドライエッチ
ングの条件にてエッチングし、下地のシリコン酸化膜3
01が露出した時点でエッチングを停止し、図5(c)
に示すような溝を形成する。
【0018】ダマシン用の溝が形成された状態で、配線
用金属膜を埋設する。ここでは、配線用金属膜としてC
u膜を例に示す。この場合、バリアメタルとなるTiN
膜306を厚み0.05μmで全面に堆積し、次にCu
膜307を堆積することで、図5(d)に示すような構
造を形成する。最後に、Cu−CMP工程にて、Cu膜
307とバリア用のTiN膜およびマスク用のTiN膜
を研磨除去し、図5(e)に示すような構造を形成す
る。
【0019】Cu膜307およびバリア用のTiN膜3
05の埋設方法は、CVD法でもスパッタ法あるいはス
パッタ法やCVD法をシードにしたメッキ法でもよい
が、被覆性、埋設性の高いCVD法の方が望ましい。ス
パッタ法を用いる場合には、高温でリフローする必要が
ある。
【0020】下地のシリコン酸化膜301の代わりに、
シリコン窒化膜を採用することによって、シリコン酸化
膜とシリコン窒化膜の選択性が高いドライエッチング条
件にて、制御性良く、下地膜1上でエッチングを停止さ
せることができる。
【0021】また、カバーシリコン酸化膜303は、酸
化膜内部に含まれる水分が少ないECR方式などによる
高密度プラズマにて成膜するプラズマシリコン酸化膜が
望ましい。
【0022】フォトレジストマスク5のパターニング
は、I線やG線による光露光でもよく、KrFやArF
等のエキシマレーザー露光もしくはEB(Electr
onBeam)露光、X線露光でもよい。
【0023】メタルマスクのW膜304は、TiN膜も
しくはTi膜を用いてもよい。 (実施例4)実施例1ではメタルマスクとして、WSi
膜、実施例3では、メタルマスクとしてW膜を用いた。
HSQ膜をドライエッチングにて溝を形成する際、WS
i膜、W膜をマスクとして用いた場合は、エッチング堆
積物がほとんど発生しない。しかしながら、TiN膜を
マスクに用いた場合は、エッチング堆積物が発生しやす
いため、TiN膜上を更にカバーすることが望ましい。
本実施例4は、TiN膜をメタルマスクとして用いた場
合、TiN膜を直接マスクとせず、TiN膜上にメタル
カバーシリコン酸化膜408を形成し、図6に示す方法
でダマシン構造を形成する方法について示す。
【0024】図6(a)において、TiN膜404上に
膜厚0.05μmのメタルカバーシリコン酸化膜408
を形成する。メタルカバーシリコン酸化膜408の膜厚
は、カバーシリコン酸化膜403とHSQ膜402の膜
厚を合わせた値に設定することが望ましい。パターニン
グされたレジストマスク405にて、メタルカバーシリ
コン酸化膜408をF系のエッチングガスで、TiN膜
404を塩素系のエッチングガスで加工し、カバーシリ
コン酸化膜403の表面で停止する。エッチング後、レ
ジストマスク405を剥離する(図6(b))。レジス
トマスク剥離時には、HSQ膜表面が、カバーシリコン
酸化膜403に覆われているため、HSQ膜表面は損傷
を受けない。
【0025】次に、メタルカバーシリコン酸化膜408
とHSQ膜402をF系ドライエッチングガスにて加工
し、下地のシリコン酸化膜401が露出した時点でエッ
チングを停止する。この時同時にメタルカバーシリコン
酸化膜408はエッチング除去されるため、エッチング
処理後は、図6(c)に示すような溝が形成される。こ
の実施例4の方式を用いた場合は、TiN膜を直接マス
クとしてHSQ膜をエッチングしないため、ドライエッ
チング時に堆積物が発生しない。
【0026】ダマシン用の溝が形成された図6(c)の
状態から後は、実施例3と同じ方法で、バリアメタルと
なるTiN膜406および配線用金属膜となるCu膜4
07を埋設し(図6(d))、CMPを行うことでダマ
シン配線を形成する(図6(e))。 (実施例5)第1配線となるCu配線を、実施例1もし
くは実施例4に示したようにシングルダマシン法にて形
成した後、第2配線以降をデュアルダマシン法にて形成
する方法を示す。
【0027】実施例3で形成したCuダマシン構造(図
7(a))の上に、層間HSQ膜509を厚さ1.2μ
m塗布にて形成する(図7(b))。
【0028】層間HSQ膜509上に、厚み0.05μ
mのカバーシリコン酸化膜510を堆積し、カバーシリ
コン酸化膜510の上にメタルマスクとなるW膜511
(厚み0.05μm)を堆積する。レジストマスク51
2にてプラグ用ホールのパターン(径0.3μm)を形
成し、パターニングされたレジストマスク512にてW
膜511を加工し、レジストマスク512を剥離除去す
る。
【0029】次に、W膜511をマスクに、カバーシリ
コン酸化膜510およびHSQ膜509を深さ0.7μ
mまでドライエッチングし、プラグ用ホールを形成する
(図7(b))。
【0030】HSQ膜509にプラグ用ホールを形成し
た後、第2配線用の幅0.6μmの配線パターンのレジ
ストマスク513を再びW膜11上に形成する(図7
(c))。レジストマスク513を用いて、W膜511
を塩素系のエッチングガスで加工する。開口部分が大き
くなったW膜511をマスクに、再びカバーシリコン酸
化膜510を深さ0.5μmエッチングする。このエッ
チングによって図8(d)に示す逆凸型の溝が形成され
る。
【0031】ダマシン用の逆凸型溝が形成された図8
(d)の状態から後は、実施例3と同じ方法で、バリア
メタルとなるTiN膜514と配線金属膜となるCu膜
515を埋設し(図8(e))、CMPを行うことでデ
ュアルダマシン配線を形成する(図8(f))。
【0032】本実施例では、第1配線にCu配線を用い
た実施例を示した。Al配線を用いる場合は、微細加工
が容易なためドライエッチングにてAl膜をパターニン
グすることは可能である。従って、第1配線にAl配線
を用いる場合は、Al配線を加工した後、HSQ膜を塗
布することで、Al配線間をHSQ膜にて埋設すること
ができ、埋設後平坦な状態になるため、特にCMP工程
は必要とせず、図7(a)と同様の構造を形成すること
ができる。 (実施例6)実施例5と同じくTiNマスクを用いて、
第2配線以降をデュアルダマシン法にて形成する方法を
示す。
【0033】実施例3で形成したCuダマシン構造(図
9(a))の上に、HSQ膜を2、3回塗布焼成するこ
とにより、図9(b)に示すように1.2μm厚みの層
間HSQ膜609を形成する。
【0034】HSQ膜609上に、厚み0.05μmの
カバーシリコン酸化膜610を堆積し、カバーシリコン
酸化膜610の上にメタルマスクとなるTiN膜611
(厚み0.05μm)を堆積する。
【0035】更に、TiN膜611上に膜厚0.05μ
mのメタルカバーシリコン酸化膜616を堆積する。メ
タルカバーシリコン酸化膜616の膜厚は、カバーシリ
コン酸化膜610と層間HSQ膜609の膜厚を合わせ
た値に設定することが望ましい。レジストマスク617
にてプラグ用ホールのパターン(径0.3μm)を形成
し、パターニングされたレジストマスク617にてメタ
ルカバーシリコン酸化膜616を深さ0.7μmまでエ
ッチングし、レジストマスク617を剥離除去する(図
9(b))。
【0036】レジスト除去後、メタルカバーシリコン酸
化膜616上に、第2配線用の幅0.6μmの配線パタ
ーンのレジストマスク618を形成し(図9(c))、
メタルカバーシリコン酸化膜616をF系のエッチング
ガスにて加工し、TiN膜611を塩素系ガスにて加工
し、逆凸型溝をメタルカバーシリコン酸化膜616に形
成する。加工後、レジストマスク618を除去する(図
10(d))。
【0037】図10(d)の状態から、F系ガスでカバ
ーシリコン酸化膜610およびHSQ膜609を深さ
0.7μmまでドライエッチングし、プラグ用ホールを
形成する(図10(e))。塩素系のガスで、TiN膜
611をエッチング除去する(図10(f))。再び、
F系のガスで、カバーシリコン酸化膜610およびHS
Q膜609を深さ0.5μmエッチングする。このエッ
チングによって図10(f)のメタルカバーシリコン酸
化膜616は、除去され、図11(g)に示す逆凸型の
溝がHSQ膜609に転写される。
【0038】ダマシン用の逆凸型溝が形成された図11
(g)の状態から後は、実施例1と同じ方法で、バリア
メタルとなるTiN膜614と配線金属膜となるCu膜
615を埋設し(図11(h))、CMPを行うことで
デュアルダマシン配線を形成する(図11(i))。
【0039】以上の全ての実施例について酸素プラズマ
に弱い膜としてHSQ膜を使用しているが、酸素プラズ
マに弱い他の膜、有機SOGや、フッ素樹脂、フッ素化
アモルファスカーボン、ポリイミドなどの有機膜、Si
−HおよびSi−CH3 などで終端されたポーラス膜の
中から置き換わっても何ら特許性を欠くものではないこ
とは明白である。
【0040】また酸素プラズマに弱い膜上に直接マスク
用のメタルをのせることも可能である。
【0041】また本発明の趣旨から配線用金属材料また
は埋設用金属材料について特化するものではなく、発明
の効果は配線用金属材料に依存しない。金属の例として
Cuを用いた場合には、配線金属下地層にTiNを堆積
し、Cuをスパッタ法、CVD法、メッキ法などの方法
で成膜し、CMPにより配線部以外のCu/TiNを研
磨除去すれば良い。
【0042】また、Al膜もしくはAl−Cu合金膜も
しくはAl−Si−Cu合金膜などの、Al系の膜の場
合は、バリア膜にTiを用いることが望ましい。
【0043】さらにメタルのマスクとして使用するもの
は前記記述のWSi,W,Ti,TiN,Alなどの中
から少なくとも1つ以上選択できる。
【0044】そして、メタルの除去方法としてCMPを
使用したがエッチバック法も使用できる。
【0045】
【発明の効果】酸素プラズマ処理に弱い絶縁膜で多層配
線を形成する場合にビアホールや溝配線でむき出しにな
った前記絶縁膜が酸素プラズマにさらされることがない
ため、ビアホール抵抗の抵抗上昇不良や誘電率上昇、お
よび開孔部、溝部の形状悪化などの不良が防止できる。
【0046】その理由は酸素プラズマ処理が必要なフォ
トレジスト剥離が酸素プラズマ処理に弱い絶縁膜がむき
出しになる前に除去されるプロセスフローを採っている
からである。
【図面の簡単な説明】
【図1】WSiマスクを用いたスルーホール構造の形成
方法を示した説明図。
【図2】WSiマスクを用いたスルーホール構造の形成
方法を示した説明図。
【図3】SiNマスクを用いたシングルダマシン構造の
形成方法を示した説明図。
【図4】SiNマスクを用いたシングルダマシン構造の
形成方法を示した説明図。
【図5】Wマスクを用いたシングルダマシン構造の形成
方法を示した説明図。
【図6】TiNマスクを用いたシングルダマシン構造の
形成方法を示した説明図。
【図7】Wマスクを用いたデュアルダマシン構造の形成
方法を示した説明図。
【図8】Wマスクを用いたデュアルダマシン構造の形成
方法を示した説明図。
【図9】TiNマスクを用いたデュアルダマシン構造の
形成方法を示した説明図。
【図10】TiNマスクを用いたデュアルダマシン構造
の形成方法を示した説明図。
【図11】TiNマスクを用いたデュアルダマシン構造
の形成方法を示した説明図。
【図12】従来のレジストマスクを用いたスルーホール
構造の形成方法を示した説明図。
【図13】従来のレジストマスクを用いたスルーホール
構造の形成方法を示した説明図。
【図14】従来のレジストマスクを用いたシングルダマ
シン構造の形成方法を示した説明図。
【図15】従来のレジストマスクを用いたシングルダマ
シン構造の形成方法を示した説明図。
【図16】従来のレジストマスクを用いたフッ素樹脂の
スルーホール構造の形成方法を示した説明図。
【符号の説明】
101 下層シリコン酸化膜 102 第1のアルミニウム系金属配線 103 HSQ膜 104 カバーシリコン酸化膜 105 タングステンシリサイド膜 106 フォトレジストマスク 107 窒化チタン膜 108 タングステン膜 109 第2のアルミニウム系金属配線 201 下層絶縁膜 202 HSQ 203 Si窒化膜 204 Si酸化膜 205 フォトレジスト 206 バリアメタル 207 Al 301 シリコン酸化膜 302 低誘電率膜(HSQ) 303 カバーシリコン酸化膜 304 メタルマスク(W膜) 305 フォトレジストマスク 306 バリアメタル(TiN膜) 307 配線金属膜(Cu膜) 401 シリコン酸化膜 402 HSQ 403 カバーシリコン酸化膜 404 メタルマスク(TiN膜) 405 フォトレジストマスク 406 バリアメタル(TiN膜) 407 配線金属膜(Cu膜) 408 メタルカバーシリコン酸化膜 501 シリコン酸化膜 502 HSQ 503 カバーシリコン酸化膜 504 メタルマスク(TiN膜) 505 フォトレジストマスク 506 バリアメタル(TiN膜) 507 配線金属膜(Cu膜) 509 層間HSQ膜 510 カバーシリコン酸化膜 511 メタルマスク(TiN膜) 512 レジストマスク(プラグ用スルーホールパタ
ーン) 513 レジストマスク(配線パターン) 514 バリアメタル 515 配線金属膜(Cu膜) 601 シリコン酸化膜 602 HSQ 603 カバーシリコン酸化膜 604 メタルマスク(TiN膜) 605 フォトレジストマスク 606 バリアメタル(TiN膜) 607 配線金属膜(Cu膜) 609 層間HSQ膜 610 カバーシリコン酸化膜 611 メタルマスク(TiN膜) 612 レジストマスク(プラグ用スルーホールパタ
ーン) 613 レジストマスク(配線パターン) 614 バリアメタル 615 配線金属膜(Cu膜) 616 メタルカバーシリコン酸化膜 617 レジストマスク(プラグ用スルーホールパタ
ーン) 618 レジストマスク(配線パターン) 701 下層シリコン酸化膜 702 第1のアルミニウム系金属配線 703 HSQ膜 704 カバーシリコン酸化膜 705 フォトレジストマスク 706 吸湿部 707 窒化チタン膜 708 タングステン膜 709 ボイド 710 第2のアルミニウム系金属配線 801 シリコン窒化膜 802 HSQ膜 803 シリコン酸化膜 804 フォトレジストマスク 805 吸湿部 806 チタン膜 807 Cu膜 901 下層シリコン酸化膜 902 第1のアルミニウム系金属配線 903 シリコン酸化ライナー膜 904 フッ素樹脂膜 905 カバーシリコン酸化膜 906 フォトレジストマスク 907 アルミニウム系金属膜 908 ボイド 909 窒化チタン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土屋 泰章 東京都港区芝五丁目7番1号 日本電気 株式会社内 (72)発明者 山崎 進也 東京都港区芝五丁目7番1号 日本電気 株式会社内

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体基板上に形成された酸素プラズマ
    耐性のない第1の絶縁層上に第2の絶縁層を形成し、前
    記第2の絶縁層上にマスク用金属膜を形成する工程と、
    前記マスク用金属膜上にパターニングされたフォトレジ
    スト膜を形成する工程と、前記パターニングされたフォ
    トレジスト膜をマスクにして前記マスク用金属膜を加工
    する工程と、酸素を含有するプラズマにより前記フォト
    レジスト膜を除去する工程と、前記加工されたマスク用
    金属膜をマスクに前記第1の絶縁層と第2の絶縁層を選
    択的に除去する工程と、しかる後埋設用金属膜を前記半
    導体基板上に堆積して前記第1の絶縁層と第2の絶縁層
    が選択的に除去された領域に前記埋設用金属膜を埋め込
    む工程と、前記第1の絶縁層と第2の絶縁層が選択的に
    除去された領域内以外の前記埋設用金属膜と前記マスク
    用金属膜を除去する工程とを含むことを特徴とする半導
    体装置の製造方法。
  2. 【請求項2】 前記酸素プラズマ耐性のない絶縁膜はH
    SQ(HydrogenSilsesquioxan
    e)、有機スピンオンガラス、フッ素樹脂、フッ素化ア
    モルファスカーボン、ポリイミド系有機膜、Si−Hお
    よびSi−CH3で終端されたポーラス膜の中の少なく
    とも一つである請求項1記載の半導体装置の製造方法。
  3. 【請求項3】 前記マスク用金属膜がタングステンシリ
    サイド、タングステン、チタン、窒化チタン、アルミニ
    ウムの中の少なくとも一つである請求項1または2記載
    半導体装置の製造方法。
JP17205697A 1997-06-27 1997-06-27 半導体装置およびその製造方法 Expired - Fee Related JP3390329B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP17205697A JP3390329B2 (ja) 1997-06-27 1997-06-27 半導体装置およびその製造方法
GB9813799A GB2326765B (en) 1997-06-27 1998-06-25 Method of manufacturing semiconductor device having multilayer wiring
US09/104,714 US6140225A (en) 1997-06-27 1998-06-25 Method of manufacturing semiconductor device having multilayer wiring
GB0015731A GB2350931B (en) 1997-06-27 1998-06-25 Method of manufacturing semiconductor device having multilayer wiring
TW087110360A TW405163B (en) 1997-06-27 1998-06-26 Method of manufacturing semiconductor device having multilayer wiring
CNB981026613A CN1139971C (zh) 1997-06-27 1998-06-26 具有多层布线的半导体器件的制造方法
KR1019980024553A KR100321571B1 (ko) 1997-06-27 1998-06-27 다중층배선을갖는반도체장치의제조방법
US09/439,809 US6225217B1 (en) 1997-06-27 1999-11-12 Method of manufacturing semiconductor device having multilayer wiring

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17205697A JP3390329B2 (ja) 1997-06-27 1997-06-27 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH1117008A JPH1117008A (ja) 1999-01-22
JP3390329B2 true JP3390329B2 (ja) 2003-03-24

Family

ID=15934725

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17205697A Expired - Fee Related JP3390329B2 (ja) 1997-06-27 1997-06-27 半導体装置およびその製造方法

Country Status (6)

Country Link
US (2) US6140225A (ja)
JP (1) JP3390329B2 (ja)
KR (1) KR100321571B1 (ja)
CN (1) CN1139971C (ja)
GB (1) GB2326765B (ja)
TW (1) TW405163B (ja)

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5989623A (en) * 1997-08-19 1999-11-23 Applied Materials, Inc. Dual damascene metallization
US6274292B1 (en) * 1998-02-25 2001-08-14 Micron Technology, Inc. Semiconductor processing methods
US7804115B2 (en) * 1998-02-25 2010-09-28 Micron Technology, Inc. Semiconductor constructions having antireflective portions
JP3469771B2 (ja) * 1998-03-24 2003-11-25 富士通株式会社 半導体装置およびその製造方法
FR2777697B1 (fr) * 1998-04-16 2000-06-09 St Microelectronics Sa Circuit integre avec couche d'arret et procede de fabrication associe
US20010029091A1 (en) * 1998-04-17 2001-10-11 U.S. Philips Corporation Method for manufacturing an electronic device comprising an organic- containing material
US6281100B1 (en) 1998-09-03 2001-08-28 Micron Technology, Inc. Semiconductor processing methods
US6268282B1 (en) 1998-09-03 2001-07-31 Micron Technology, Inc. Semiconductor processing methods of forming and utilizing antireflective material layers, and methods of forming transistor gate stacks
US6309801B1 (en) * 1998-11-18 2001-10-30 U.S. Philips Corporation Method of manufacturing an electronic device comprising two layers of organic-containing material
GB2389963A (en) * 1998-12-04 2003-12-24 Nec Electronics Corp Semiconductor device and method of manufacture
US6828683B2 (en) 1998-12-23 2004-12-07 Micron Technology, Inc. Semiconductor devices, and semiconductor processing methods
US7235499B1 (en) * 1999-01-20 2007-06-26 Micron Technology, Inc. Semiconductor processing methods
JP3436221B2 (ja) * 1999-03-15 2003-08-11 ソニー株式会社 半導体装置の製造方法
JP2000286254A (ja) * 1999-03-31 2000-10-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000294631A (ja) * 1999-04-05 2000-10-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
EP1112590A1 (en) * 1999-07-01 2001-07-04 Lam Research Corporation Method for patterning a layer of a low dielectric constant material
JP3376965B2 (ja) * 1999-07-13 2003-02-17 日本電気株式会社 半導体装置及びその製造方法
JP4471243B2 (ja) * 1999-08-27 2010-06-02 東京エレクトロン株式会社 エッチング方法およびプラズマ処理方法
JP3348706B2 (ja) 1999-09-29 2002-11-20 日本電気株式会社 半導体装置の製造方法
JP3450247B2 (ja) * 1999-12-28 2003-09-22 Necエレクトロニクス株式会社 金属配線形成方法
US6440860B1 (en) * 2000-01-18 2002-08-27 Micron Technology, Inc. Semiconductor processing methods of transferring patterns from patterned photoresists to materials, and structures comprising silicon nitride
US6541367B1 (en) 2000-01-18 2003-04-01 Applied Materials, Inc. Very low dielectric constant plasma-enhanced CVD films
US6444557B1 (en) * 2000-03-14 2002-09-03 International Business Machines Corporation Method of forming a damascene structure using a sacrificial conductive layer
JP2001338978A (ja) 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
JP3415602B2 (ja) 2000-06-26 2003-06-09 鹿児島日本電気株式会社 パターン形成方法
US6500752B2 (en) * 2000-07-21 2002-12-31 Canon Sales Co., Inc. Semiconductor device and semiconductor device manufacturing method
US6348410B1 (en) * 2000-11-02 2002-02-19 Advanced Micro Devices, Inc. Low temperature hillock suppression method in integrated circuit interconnects
US6500754B1 (en) * 2000-11-02 2002-12-31 Advanced Micro Devices, Inc. Anneal hillock suppression method in integrated circuit interconnects
JP2002208633A (ja) * 2001-01-10 2002-07-26 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100400035B1 (ko) * 2001-02-21 2003-09-29 삼성전자주식회사 균일한 접촉 저항을 갖는 콘택을 구비한 반도체 소자 및그의 제조방법
US6638851B2 (en) * 2001-05-01 2003-10-28 Infineon Technologies North America Corp. Dual hardmask single damascene integration scheme in an organic low k ILD
KR100422348B1 (ko) * 2001-06-15 2004-03-12 주식회사 하이닉스반도체 반도체소자의 제조방법
US20030064582A1 (en) * 2001-09-28 2003-04-03 Oladeji Isaiah O. Mask layer and interconnect structure for dual damascene semiconductor manufacturing
TW506105B (en) * 2001-10-26 2002-10-11 Nanya Technology Corp Method for forming interconnect
DE10240099A1 (de) * 2002-08-30 2004-03-11 Infineon Technologies Ag Herstellungsverfahren für eine Halbleiterstruktur
GB2394879B (en) * 2002-11-04 2005-11-23 Electrolux Outdoor Prod Ltd Trimmer
JP4068072B2 (ja) * 2003-01-29 2008-03-26 Necエレクトロニクス株式会社 半導体装置及びその製造方法
JP3981026B2 (ja) * 2003-01-30 2007-09-26 株式会社東芝 多層配線層を有する半導体装置およびその製造方法
TW200428470A (en) * 2003-06-05 2004-12-16 Semiconductor Leading Edge Tec Method for manufacturing semiconductor device
US6979638B2 (en) * 2004-02-23 2005-12-27 Nanya Technology Corporation Conducting wire and contact opening forming method for reducing photoresist thickness and via resistance
JP2007005840A (ja) * 2006-10-16 2007-01-11 Renesas Technology Corp 半導体集積回路装置の製造方法
JP5096860B2 (ja) * 2007-10-04 2012-12-12 パナソニック株式会社 パターン形成方法
JP4745370B2 (ja) * 2008-06-11 2011-08-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN102222640B (zh) * 2010-04-16 2013-08-14 中芯国际集成电路制造(上海)有限公司 通孔形成方法
JP4819188B2 (ja) * 2011-02-02 2011-11-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8735301B2 (en) * 2011-05-24 2014-05-27 United Microelectronics Corp. Method for manufacturing semiconductor integrated circuit
JP5857690B2 (ja) * 2011-12-02 2016-02-10 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5942867B2 (ja) * 2013-01-22 2016-06-29 富士通株式会社 半導体装置の製造方法
CN104078362A (zh) * 2013-03-29 2014-10-01 中国科学院微电子研究所 半导体器件制造方法
JP6197381B2 (ja) * 2013-06-05 2017-09-20 富士通セミコンダクター株式会社 半導体装置とその製造方法
US20150206794A1 (en) * 2014-01-17 2015-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Removing Micro Scratches In Chemical Mechanical Polishing Processes
JP2018049976A (ja) 2016-09-23 2018-03-29 東芝メモリ株式会社 半導体装置の製造方法
CN112041671B (zh) * 2020-07-24 2023-10-20 长江存储科技有限责任公司 制备和分析薄膜的方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5144871B2 (ja) * 1971-09-25 1976-12-01
US4357203A (en) * 1981-12-30 1982-11-02 Rca Corporation Plasma etching of polyimide
DE3234907A1 (de) * 1982-09-21 1984-03-22 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen einer monolithisch integrierten schaltung
GB2137808A (en) * 1983-04-06 1984-10-10 Plessey Co Plc Integrated circuit processing method
JPH03203240A (ja) * 1989-12-28 1991-09-04 Fujitsu Ltd 半導体装置の製造方法
JPH0719973B2 (ja) * 1990-10-31 1995-03-06 日本電気株式会社 多層配線基板
US5442237A (en) * 1991-10-21 1995-08-15 Motorola Inc. Semiconductor device having a low permittivity dielectric
JPH0722411A (ja) * 1993-06-22 1995-01-24 Kawasaki Steel Corp 埋込プラグの形成方法
US5565384A (en) * 1994-04-28 1996-10-15 Texas Instruments Inc Self-aligned via using low permittivity dielectric
DE69535718T2 (de) * 1994-05-27 2009-03-19 Texas Instruments Inc., Dallas Verbindungsverfahren mit Benutzung eines porösen Isolators zur Reduzierung der Kapazitäten zwischen Leiterbahnen
US5504042A (en) * 1994-06-23 1996-04-02 Texas Instruments Incorporated Porous dielectric material with improved pore surface properties for electronics applications
JPH0950993A (ja) * 1995-08-08 1997-02-18 Fujitsu Ltd 絶縁膜形成方法と半導体装置
US5573633A (en) * 1995-11-14 1996-11-12 International Business Machines Corporation Method of chemically mechanically polishing an electronic component
US6114186A (en) * 1996-07-30 2000-09-05 Texas Instruments Incorporated Hydrogen silsesquioxane thin films for low capacitance structures in integrated circuits
US5880018A (en) * 1996-10-07 1999-03-09 Motorola Inc. Method for manufacturing a low dielectric constant inter-level integrated circuit structure
US5935868A (en) * 1997-03-31 1999-08-10 Intel Corporation Interconnect structure and method to achieve unlanded vias for low dielectric constant materials

Also Published As

Publication number Publication date
KR19990007413A (ko) 1999-01-25
GB2326765A (en) 1998-12-30
CN1204142A (zh) 1999-01-06
JPH1117008A (ja) 1999-01-22
US6140225A (en) 2000-10-31
CN1139971C (zh) 2004-02-25
KR100321571B1 (ko) 2002-03-08
US6225217B1 (en) 2001-05-01
GB2326765B (en) 2000-11-15
TW405163B (en) 2000-09-11
GB9813799D0 (en) 1998-08-26

Similar Documents

Publication Publication Date Title
JP3390329B2 (ja) 半導体装置およびその製造方法
US6333257B1 (en) Interconnection structure and method for forming the same
KR100265771B1 (ko) 감광성 폴리머를 사용하는 듀얼 다마신 공정에 의한 금속 배선형성방법
US20020155693A1 (en) Method to form self-aligned anti-via interconnects
JP3778174B2 (ja) 半導体装置及びその製造方法
US6191028B1 (en) Method of patterning dielectric
US7378340B2 (en) Method of manufacturing semiconductor device and semiconductor device
US6774037B2 (en) Method integrating polymeric interlayer dielectric in integrated circuits
US6821896B1 (en) Method to eliminate via poison effect
JP4108228B2 (ja) 半導体装置の製造方法
JP2004055781A (ja) 半導体装置の製造方法
JP3183238B2 (ja) 半導体装置の製造方法
JP4278497B2 (ja) 半導体装置の製造方法
JP5047504B2 (ja) ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法
JP2001168192A (ja) 半導体装置の製造方法
JP2006133315A (ja) 平坦化材料、反射防止膜形成材料、及びこれらを用いた半導体装置の製造方法
JP2001345380A (ja) 半導体装置の製造方法および半導体装置
JP3683570B2 (ja) 半導体装置の製造方法
JP4207113B2 (ja) 配線構造の形成方法
JP2005203429A (ja) 半導体装置の製造方法
KR20030002119A (ko) 듀얼 다마신 공정에 의한 비아홀 형성 방법
JPH10173051A (ja) 配線形成方法
TW565908B (en) Manufacturing method of dual damanscene structure
KR100509434B1 (ko) 포토레지스트 점착성 개선 방법
JP2000114375A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20000328

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080117

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090117

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100117

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110117

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110117

Year of fee payment: 8

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110117

Year of fee payment: 8

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110117

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120117

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130117

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140117

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees