JP5857690B2 - 半導体装置の製造方法 - Google Patents
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Description
図2は、第1の実施形態による、pチャネルMOSトランジスタ(PMOS)およびnチャネルMOSトランジスタ(NMOS)を集積化した半導体装置の構成を示す断面図である。
先の実施形態では、はじめにアモルファスシリコン膜を形成し、これをpチャネルMOSトランジスタ10の素子領域11において、耐酸化性絶縁膜42および43を使ってパターニングした後、nチャネルMOSトランジスタ20の素子領域21において引張応力膜51を形成していたが、先に引張応力膜を形成し、後からアモルファスシリコン膜を形成し、さらにこれをパターニングすることも可能である。
2 素子分離領域
10 pチャネルMOSトランジスタ
20 nチャネルMOSトランジスタ
11,21 素子領域
12,22 ゲート絶縁膜
13,23 ゲート電極
14A,14B,24A,24B 側壁絶縁膜
15A p型ソースエクステンション領域
15B p型ドレインエクステンション領域
16A p+型ソース領域
16B p+型ドレイン領域
17,17A,17B,17,27A,27B シリサイド層
25A n型ソースエクステンション領域
25B n型ドレインエクステンション領域
26A n+型ソース領域
26B n+型ドレイン領域
41 アモルファスカーボン圧縮応力膜
42 耐酸化性絶縁膜
420 ハードマスク膜
43A〜43F ビアプラグ
43a〜43f ビアホール
51 引張応力膜
R1,R2,R3,R11,R12,R13 レジストパターン
Claims (4)
- 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁面を覆うように側壁絶縁膜を形成する工程と、
前記半導体基板中に、前記ゲート電極直下のチャネル領域を挟んでそれぞれソース領域およびドレイン領域を形成する工程と、
前記半導体基板上に、前記ゲート電極、前記側壁絶縁膜、前記ソース領域および前記ドレイン領域をアモルファスカーボン膜により覆う工程と、
前記アモルファスカーボン膜を覆って、耐酸化性絶縁膜を形成する工程と、
前記耐酸化性絶縁膜を覆って層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記ゲート電極、前記ソース領域および前記ドレイン領域にそれぞれ対応してレジスト開口部を有するレジストパターンを形成する工程と、
前記レジストパターンをマスクに、前記層間絶縁膜中に、前記耐酸化性絶縁膜をストッパとして、ビアホールを形成する工程と、
前記レジストパターンを、酸素を含む雰囲気中において除去する工程と、
前記ビアホールにおいて、前記アモルファスカーボン膜が前記耐酸化性絶縁膜に対して後退しないようにエッチングし、前記ビアホールにおいて前記ゲート電極、前記ソース領域および前記ドレイン領域をそれぞれ露出する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 半導体基板上の第1の素子領域に、第1のゲート絶縁膜を介して第1のゲート電極を形成し、第2の素子領域に、第2のゲート絶縁膜を介して第2のゲート電極を形成する工程と、
前記第1のゲート電極の側壁面を覆うように第1側壁絶縁膜を、また前記第2のゲート電極の側壁面を覆うように第2の側壁絶縁膜をそれぞれ形成する工程と、
前記第1の素子領域において、前記第1のゲート電極直下の第1のチャネル領域から見て前記第1側壁絶縁膜の外側の部分にp型のソース領域およびドレイン領域を形成する工程と、
前記第2の素子領域において、前記第2のゲート電極直下の第2のチャネル領域から見てそれぞれ前記第2の側壁絶縁膜の外側の部分にn型のソース領域およびドレイン領域を形成する工程と、
前記半導体基板上に、前記第1の素子領域から前記第2の素子領域にわたり、アモルファスカーボン膜を形成し、前記第1および第2のゲート電極および前記第1側壁絶縁膜を前記アモルファスカーボン膜により覆う工程と、
前記第1の素子領域から前記第2の素子領域にわたり、前記アモルファスカーボン膜を覆って耐酸化性絶縁膜を形成する工程と、
前記第1の素子領域から前記第2の素子領域にわたり、前記耐酸化性絶縁膜を覆って、前記耐酸化性絶縁膜とは異なったエッチング耐性を有する絶縁膜をハードマスク膜として形成する工程と、
前記ハードマスク膜上に前記第1の素子領域を覆う第1のレジストパターンを形成する工程と、
前記第1のレジストパターンをマスクに、前記第2の素子領域から前記ハードマスク膜をエッチングにより除去し、前記耐酸化性絶縁膜を露出させる工程と、
前記ハードマスク膜の除去工程の後、前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態において、前記第1のレジストパターンを酸素雰囲気中において除去する工程と、
前記ハードマスク膜をマスクに、前記第2の素子領域において前記耐酸化性絶縁膜および前記アモルファスカーボン膜を、前記アモルファスカーボン膜が前記ハードマスク膜に対して後退しないように除去し、前記第2の素子領域において前記半導体基板の表面および前記第2の側壁絶縁膜を担持した前記第2のゲート電極を露出する工程と、
前記半導体基板上に、前記第1の素子領域から前記第2の素子領域にわたり、引張応力膜を形成し、前記第2の素子領域において前記第2のゲート電極および前記第2の側壁絶縁膜を前記引張応力膜により覆う工程と、
前記引張応力膜上に前記第2の素子領域を覆う第2のレジストパターンを形成する工程と、
前記第2のレジストパターンをマスクに、前記第1の素子領域において前記引張応力膜をエッチングにより除去し、前記耐酸化性絶縁膜を露出させる工程と、
前記引張応力膜のエッチング工程の後、前記第1の素子領域において前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態において、前記第2の素子領域から前記第2のレジストパターンを酸素雰囲気中において除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 半導体基板上の第1の素子領域に、第1のゲート絶縁膜を介して第1のゲート電極を形成し、第2の素子領域に、第2のゲート絶縁膜を介して第2のゲート電極を形成する工程と、
前記第1のゲート電極の側壁面を覆うように第1の側壁絶縁膜を、また前記第2のゲート電極の側壁面を覆うように第2の側壁絶縁膜をそれぞれ形成する工程と、
前記第1の素子領域において、前記第1のゲート電極直下の第1のチャネル領域から見てそれぞれ前記第1の側壁絶縁膜の外側の部分にp型のソース領域およびドレイン領域を形成する工程と、
前記第2の素子領域において、第2のチャネル領域から見てそれぞれ前記第2の側壁絶縁膜の外側の部分にn型のソース領域およびドレイン領域を形成する工程と、
前記半導体基板上に、前記第1の素子領域から前記第2の素子領域にわたり、引張応力膜を形成し、前記第1の素子領域において前記第1のゲート電極および前記第1の側壁絶縁膜を、また前記第2の素子領域においては前記第2のゲート電極および前記第2の側壁絶縁膜を前記引張応力膜により覆う工程と、
前記引張応力膜上に前記第2の素子領域を覆う第1のレジストパターンを形成する工程と、
前記第1のレジストパターンをマスクに、前記第1の素子領域において前記引張応力膜をエッチングにより除去し、第1のゲート絶縁膜および前記第1の側壁絶縁膜を露出させる工程と、
前記引張応力膜のエッチング工程の後、前記第2の素子領域から前記第1のレジストパターンを酸素雰囲気中において除去する工程と、
前記半導体基板上に、前記第1の素子領域から前記第2の素子領域にわたり、アモルファスカーボン膜を形成し、前記第1の素子領域においては前記第1のゲート電極を、前記第1の側壁絶縁膜を介して前記アモルファスカーボン膜により覆い、また前記第2の素子領域では前記引張応力膜を前記アモルファスカーボン膜により覆う工程と、
前記第1の素子領域から前記第2の素子領域にわたり、前記アモルファスカーボン膜を覆って、耐酸化性絶縁膜を形成する工程と、
前記第1の素子領域から前記第2の素子領域にわたり、前記耐酸化性絶縁膜を覆って、前記耐酸化性絶縁膜とは異なったエッチング耐性を有する絶縁膜をハードマスク膜として形成する工程と、
前記ハードマスク膜上に前記第1の素子領域を覆う第2のレジストパターンを形成する工程と、
前記第2のレジストパターンをマスクに、前記第2の素子領域から前記ハードマスク膜をエッチングにより除去し、前記耐酸化性絶縁膜を露出させる工程と、
前記ハードマスク膜の除去工程の後、前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態において、前記第2のレジストパターンを酸素雰囲気中において除去する工程と、
前記ハードマスク膜をマスクに、前記第2の素子領域において前記耐酸化性絶縁膜および前記アモルファスカーボン膜を、前記アモルファスカーボン膜が前記耐酸化性絶縁膜に対して後退しないように除去し、前記第2の素子領域において前記引張応力膜を露出する工程と、
前記ハードマスク膜を前記第1の素子領域においては前記耐酸化性絶縁膜に対し、また前記第2の素子領域においては前記引張応力膜に対して選択的エッチングにより除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 - アモルファスカーボン膜を形成する工程と、
前記アモルファスカーボン膜を、耐酸化性絶縁膜で覆う工程と、
前記耐酸化性絶縁膜を、前記耐酸化性絶縁膜とは異なったエッチング耐性を有する絶縁膜よりなるハードマスク膜で覆う工程と、
前記ハードマスク膜を、レジストパターンをマスクとしてエッチングし、前記耐酸化性絶縁膜を露出する工程と、
前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態で、前記レジストパタ―ンを酸素雰囲気中において除去する工程と、
前記ハードマスク膜をマスクとして、前記耐酸化性絶縁膜およびその下のアモルファスカーボン膜を、フッ化メタンおよび酸素をエッチングガスとしたエッチングにより、前記アモルファスカーボン膜が前記耐酸化性絶縁膜に対して後退しないようにエッチングする工程と、
前記ハードマスク膜を、前記耐酸化性絶縁膜およびその下のアモルファスカーボン膜に対し、選択的にエッチングして除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
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