KR100941821B1 - 반도체 소자의 금속 배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 반도체 기판 상부에 제1 절연막, 식각 정지막 및 제2 절연막을 형성하는 단계와, 제1 식각 공정으로 상기 제2 절연막의 일부를 식각하는 단계와, 제2 식각 공정으로 상기 식각 정지막 및 제1 절연막을 식각하여 금속 배선용 트렌치를 형성하는 단계와, 상기 트렌치를 도전 물질로 채우는 단계로 이루어진다.
금속 배선, 텅스텐, 다마신, 식각 공정, 식각 정지막

Description

반도체 소자의 금속 배선 형성방법{Method of forming a metal wire in a semiconductor device}
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 제1 절연막
102 : 드레인 콘택 플러그 104 : 제2 절연막
106 : 식각 정지막 108 : 제3 절연막
110 : 트렌치 112 : 베리어 메탈막
114 : 금속 배선 116 : 제4 절연막
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히, 금속 배 선의 신뢰성(reliability)을 향상시키기 위한 반도체 소자의 금속 배선 형성방법에 관한 것이다.
소자가 고집적화되어 감에 따라, 디자인 룰(Design rule)은 감소하지만 프로그램 속도 향상을 요구하고 있어 비저항이 낮은 금속 물질과 저유전 물질(low-k)을 이용하여 다마신(damascene) 공정으로 금속 배선을 형성하는 방법이 연구되고 있다.
일반적으로 다마신 공정을 이용하여 금속 배선을 형성할 경우 다음과 같은 문제점이 발생한다.
첫째, 금속 배선의 피치(pitch)가 감소하면서 금속 배선의 저항값이 급격하게 증가하여 신뢰성 측면과 RC 딜레이 등과 같은 소자 특성 측면에 좋지 않은 영향을 준다. 이로 인하여 타임 딜레이(time delay)를 최소화하는 값이 요구된다.
둘째, 텅스텐(W) 이용하여 금속 배선을 형성할 경우, 금속 배선을 형성하기 위한 트렌치 형성 공정시 식각 정지(etch stop)용 질화막이 필요하다. 이로 인해, 식각 정지용 질화막이 드레인 콘택 플러그 상부에 형성되고 트렌치 형성 공정시 식각 정지막이 제거되지 않아 금속 배선의 캐패시턴스(capacitance)가 증가하게 된다.
셋째, 금속 배선을 형성하기 위한 트렌치 형성 공정시 식각 공정에 의해 콘택 플러그가 손상된다.
본 발명은 다마신(damascene) 공정으로 금속 배선을 형성하는 과정에서 트렌치를 2번의 식각 공정으로 형성하기 때문에 하부의 콘택 플러그가 손상되는 것을 최소화할 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 금속 배선 형성방법은, 반도체 기판 상부에 제1 절연막, 식각 정지막 및 제2 절연막을 형성한다. 제1 식각 공정으로 제2 절연막의 일부를 식각한다. 제2 식각 공정으로 식각 정지막 및 제1 절연막을 식각하여 금속 배선용 트렌치를 형성한다. 트렌치를 도전 물질로 채운다.
상기에서, 제1 및 제2 절연막은 산화물로 형성하되, 서로 동일한 높이로 형성한다. 식각 정지막은 물리기상 증착 방법(Physical Vapor Deposition; PVD)을 이용하여 티타늄 질화막(TiN)을 150Å 내지 200Å의 두께로 형성한다. 제1 식각 공정시 식각 정지막은 50Å 내지 100Å의 두께 정도 식각된다. 제2 식각 공정은 블랭킷(blanket) 식각 공정으로 실시된다. 제2 식각 공정시 제2 절연막은 제거되고, 식각 정지막은 50Å 내지 100Å 정도 제거된다.
본 발명의 일 실시 예에 따른 반도체 소자의 금속 배선 형성방법은, 콘택 플러그가 형성된 반도체 기판을 제공된다. 반도체 기판 상부에 제1 절연막, 식각 정지막 및 제2 절연막을 형성한다. 식각 공정으로 제2 절연막의 일부를 식각한다. 패 터닝된 제2 절연막을 마스크로 식각 정지막 및 제1 절연막을 식각하여 금속 배선용 트렌치를 형성한다. 트렌치를 도전 물질로 채워 금속 배선을 형성한다.
상기에서, 콘택 플러그는 폴리실리콘막으로 형성된다. 제1 및 제2 절연막은 산화물로 형성하되, 서로 동일한 높이로 형성한다. 식각 정지막은 물리기상 증착 방법(PVD)을 이용하여 티타늄 질화막(TiN)을 150Å 내지 200Å의 두께로 형성한다. 제2 절연막 식각 공정시 식각 정지막은 50Å 내지 100Å의 두께 정도 식각된다. 트렌치를 형성하기 위한 식각 공정은 블랭킷(blanket) 식각 공정으로 실시된다. 트렌치를 형성하기 위한 식각 공정시 제2 절연막은 제거되고, 식각 정지막은 50Å 내지 100Å 정도 제거된다. 트렌치를 도전 물질로 채우기 전에, 트렌치를 포함한 반도체 기판 상부에 베리어 메탈막을 라이너(liner) 형태로 형성한다. 베리어 메탈막은 스퍼터링(sputtering) 방법으로 티타늄(Ti) 및 티타늄 질화막(TiN)을 증착하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 트랜지스터 또는 플래시 메모리 셀과 같은 반도체 소자(미도시)가 형성된 반도체 기판(100) 상부에 제1 절연막(101)을 형성한다. 이어서, 반도체 기판(100)에 형성된 접합 영역(미도시)의 일부가 노출되도록 제1 절연 막(101)의 일부를 제거한 후 제1 절연막(101)이 제거된 영역을 전도성 물질로 채워 콘택 플러그(102)를 형성한다. 콘택 플러그(102)가 형성된 반도체 기판(100) 상부에는 제2 절연막(104), 식각 정지막(106) 및 제3 절연막(108)을 순차적으로 형성한다. 이때, 제2 절연막(104)과 제3 절연막(108)은 산화물로 형성하되, 서로 동일한 높이로 형성하고, 식각 정지막(106)은 물리기상 증착 방법(Physical Vapor Deposition; PVD)을 이용하여 티타늄 질화막(TiN)을 150Å 내지 200Å의 두께로 형성한다.
도 1b를 참조하면, 노광 및 현상 공정으로 제3 절연막(108) 상부에 포토레지스트 패턴(미도시)을 형성한 후 포토레지스트 패턴을 마스크로 제3 절연막(108)을 식각한다. 이때, 제3 절연막(108) 식각 공정시 식각 정지막(106)에서 식각이 멈추고, 식각 정지막(106)은 50Å 내지 100Å의 두께 정도 식각된다. 그런 다음, 포토레지스트 패턴을 제거한다.
도 1c를 참조하면, 블랭킷(blanket) 식각 공정으로 식각 정지막(106)과 제2 절연막(104)을 식각하여 트렌치(110)를 형성한다. 이때, 트렌치(110)를 형성하기 위한 식각 공정시 제3 절연막(108)은 제거되고, 식각 정지막(106)은 50Å 내지 100Å 정도 제거된다. 트렌치(110)가 형성되면서 하부의 콘택 플러그(102)가 노출된다.
도 1d를 참조하면, 트렌치(110)를 포함한 반도체 기판(100) 상부에 베리어 메탈막(112)을 라이너(liner) 형태로 형성한다. 이때, 베리어 메탈막(112)은 스퍼터링(sputtering) 방법으로 티타늄(Ti) 및 티타늄 질화막(TiN)을 증착하여 형성할 수 있다.
도 1e를 참조하면, 트렌치(110)가 채워지도록 베리어 메탈막(도 1d의 112)을 포함한 반도체 기판(100) 상부에 도전 물질을 형성한다. 이때, 도전 물질은 텅스텐(W)으로 형성한다.
그런 다음, 트렌치(110) 내에만 도전 물질이 잔류하도록 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 금속 배선(114)을 형성한다. 이때, 금속 배선(114)을 형성하기 위한 연마 공정시 제2 절연막(104) 상부에 형성된 식각 정지막(106)과 베리어 메탈막(도 1d의 112)도 함께 제거된다. 제2 절연막(104)과 금속 배선(114)을 포함한 반도체 기판(100) 상부에 제4 절연막(116)을 형성한다. 이때, 제4 절연막(116)은 산화물로 형성한다.
상기와 같이, 트렌치(110)를 형성하기 위해 제3 절연막(108)을 1차로 식각한 후 제2 절연막(104)을 2차로 식각 공정을 실시할 때, 제2 절연막(104)이 식각되는 양만큼 식각 정지막(106) 상부에 패터닝된 제3 절연막(108)이 식각되게 되어 제2 절연막(104) 식각 공정시 드레인 콘택 플러그(102)가 식각되는 과도 식각이 이루어지지 않는다. 이로 인하여 드레인 콘택 플러그(102)의 물질로 사용되는 폴리실리콘막의 손실을 최소화시킬 수 있다.
또한, 기존에는 식각 정지용 질화막이 드레인 콘택 플러그 상부에 형성되어 있어 트렌치 형성 공정시 제거되지 않았지만, 본 발명에서는 식각 정지막(106)을 제2 절연막(104) 상부에 형성함으로써 금속 배선(114) 형성 공정시 식각 정지막(106)을 제거할 수 있어 금속 배선(114)의 캐패시턴스(capacitance)를 최소화할 수 있다. 이로 인하여 메모리 소자의 금속 배선 형성과정에서 문제시되는 RC 딜레이를 줄여줌으로써 소자의 동작 속도를 향상시키고, 파워 소비(power consumption)를 줄이며, 소자의 신뢰성(reliability)을 확보할 수 있다.
또한, 금속 배선의 신뢰성을 향상시켜 TDDB(Time Dependent Dielectric Breakdown) 특성을 향상시킴으로써 소자의 축소화가 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 효과는 다음과 같다.
첫째, 텅스텐(W) 다마신을 이용하여 금속 배선을 형성하기 위한 트렌치 형성 공정시 2번에 걸쳐 식각 공정을 실시하기 때문에 드레인 콘택 플러그의 물질로 사용되는 폴리실리콘막의 손실을 최소화시킬 수 있다.
둘째, 식각 정지막을 제2 절연막 상부에 형성함으로써 금속 배선 형성 공정시 식각 정지막을 제거할 수 있어 금속 배선의 캐패시턴스(capacitance)를 최소화할 수 있다.
셋째, 금속 배선의 캐패시턴스를 최소화하여 메모리 소자의 금속 배선 형성 과정에서 문제시되는 RC 딜레이를 줄여줌으로써 소자의 동작 속도를 향상시키고, 파워 소비(power consumption)를 줄이며, 소자의 신뢰성(reliability)을 확보할 수 있다.
넷째, 금속 배선의 신뢰성을 향상시켜 TDDB(Time Dependent Dielectric Breakdown) 특성을 향상시킴으로써 소자의 축소화가 가능하다.

Claims (19)

  1. 반도체 기판 상부에 제1 절연막, 식각 정지막 및 제2 절연막을 형성하는 단계;
    제1 식각 공정으로 상기 식각 정지막의 일부가 노출되도록 상기 제2 절연막을 식각하는 단계;
    제2 식각 공정으로 노출된 상기 식각 정지막 및 제1 절연막을 식각하는 동시에 상기 제2 절연막 하부의 상기 식각 정지막이 노출되도록 상기 제2 절연막을 제거하여 금속 배선용 트렌치를 형성하되, 제거되는 상기 제2 절연막의 두께만큼 상기 제1 절연막을 식각하는 단계; 및
    상기 트렌치를 도전 물질로 채우는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.
  2. 제1항에 있어서,
    상기 제1 및 제2 절연막은 산화물로 형성하되, 서로 동일한 높이로 형성하는 반도체 소자의 금속 배선 형성방법.
  3. 제1항에 있어서,
    상기 식각 정지막은 물리기상 증착 방법(Physical Vapor Deposition; PVD)을 이용하여 티타늄 질화막(TiN)으로 형성하는 반도체 소자의 금속 배선 형성방법.
  4. 제1항에 있어서,
    상기 식각 정지막은 150Å 내지 200Å의 두께로 형성하는 반도체 소자의 금속 배선 형성방법.
  5. 제1항에 있어서,
    상기 제1 식각 공정시 상기 식각 정지막은 50Å 내지 100Å의 두께 정도 식각되는 반도체 소자의 금속 배선 형성방법.
  6. 제1항에 있어서,
    상기 제2 식각 공정은 블랭킷(blanket) 식각 공정으로 식각하는 반도체 소자의 금속 배선 형성방법.
  7. 삭제
  8. 제1항에 있어서,
    상기 제2 식각 공정시 상기 식각 정지막은 50Å 내지 100Å 정도 제거되는 반도체 소자의 금속 배선 형성방법.
  9. 콘택 플러그가 형성된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상부에 제1 절연막, 식각 정지막 및 제2 절연막을 형성하는 단계;
    식각 공정으로 상기 식각 정지막의 일부가 노출되도록 상기 제2 절연막의 일부를 식각하는 단계;
    노출된 상기 식각 정지막 및 제1 절연막을 식각하는 동시에 상기 제2 절연막 하부의 상기 식각 정지막이 노출되도록 상기 제2 절연막을 제거하여 금속 배선용 트렌치를 형성하되, 제거되는 상기 제2 절연막의 두께만큼 상기 제1 절연막을 식각하는 단계; 및
    상기 트렌치를 도전 물질로 채워 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.
  10. 제9항에 있어서,
    상기 콘택 플러그는 폴리실리콘막으로 형성되는 반도체 소자의 금속 배선 형성방법.
  11. 제9항에 있어서,
    상기 제1 및 제2 절연막은 산화물로 형성하되, 서로 동일한 높이로 형성하는 반도체 소자의 금속 배선 형성방법.
  12. 제9항에 있어서,
    상기 식각 정지막은 물리기상 증착 방법(PVD)을 이용하여 티타늄 질화막(TiN)으로 형성하는 반도체 소자의 금속 배선 형성방법.
  13. 제9항에 있어서,
    상기 식각 정지막은 150Å 내지 200Å의 두께로 형성하는 반도체 소자의 금속 배선 형성방법.
  14. 제9항에 있어서,
    상기 제2 절연막 식각 공정시 상기 식각 정지막은 50Å 내지 100Å의 두께 정도 식각되는 반도체 소자의 금속 배선 형성방법.
  15. 제9항에 있어서,
    상기 트렌치를 형성하기 위한 식각 공정은 블랭킷(blanket) 식각 공정으로 실시되는 반도체 소자의 금속 배선 형성방법.
  16. 삭제
  17. 제9항에 있어서,
    상기 트렌치를 형성하기 위한 식각 공정시 상기 식각 정지막은 50Å 내지 100Å 정도 제거되는 반도체 소자의 금속 배선 형성방법.
  18. 제1항 또는 제9항에 있어서,
    상기 트렌치를 도전 물질로 채우기 전에,
    상기 트렌치를 포함한 상기 반도체 기판 상부에 베리어 메탈막을 라이너(liner) 형태로 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성방법.
  19. 제18항에 있어서,
    상기 베리어 메탈막은 스퍼터링(sputtering) 방법으로 티타늄(Ti) 및 티타늄 질화막(TiN)을 증착하여 형성하는 반도체 소자의 금속 배선 형성방법.
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