JP2002050684A - デュアルダマシン配線構造の半導体素子及びその製造方法 - Google Patents
デュアルダマシン配線構造の半導体素子及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 101
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 39
- 239000010410 layer Substances 0.000 claims abstract description 146
- 239000011229 interlayer Substances 0.000 claims abstract description 104
- 238000005530 etching Methods 0.000 claims abstract description 90
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 239000002184 metal Substances 0.000 claims description 93
- 229910052751 metal Inorganic materials 0.000 claims description 93
- 238000000034 method Methods 0.000 claims description 61
- 230000009977 dual effect Effects 0.000 claims description 47
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 19
- 229910052802 copper Inorganic materials 0.000 claims description 19
- 239000010949 copper Substances 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 17
- 239000000126 substance Substances 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 10
- 238000005498 polishing Methods 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 238000000206 photolithography Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 8
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 238000009413 insulation Methods 0.000 abstract 4
- 230000008021 deposition Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 238000001312 dry etching Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 241000406668 Loxodonta cyclotis Species 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000005034 decoration Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910052573 porcelain Inorganic materials 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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Abstract
(57)【要約】
【課題】 コンタクトホールが開口されないという問題
が解決でき、しかもエッチング阻止層を用いることによ
り、層間絶縁膜で誘電率が高くなって寄生キャパシタン
スが増加するという問題が抑えられるデュアルダマシン
配線構造の半導体素子及びその製造方法を提供する。 【解決手段】 第１導電パターンが形成された半導体基
板に第１層間絶縁膜を蒸着した後、第１層間絶縁膜とエ
ッチング選択比を持つエッチング阻止層パターンを特定
の領域に限って部分的に形成する。その後、第２層間絶
縁膜と、銅を用いた第２導電層を形成する。
が解決でき、しかもエッチング阻止層を用いることによ
り、層間絶縁膜で誘電率が高くなって寄生キャパシタン
スが増加するという問題が抑えられるデュアルダマシン
配線構造の半導体素子及びその製造方法を提供する。 【解決手段】 第１導電パターンが形成された半導体基
板に第１層間絶縁膜を蒸着した後、第１層間絶縁膜とエ
ッチング選択比を持つエッチング阻止層パターンを特定
の領域に限って部分的に形成する。その後、第２層間絶
縁膜と、銅を用いた第２導電層を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に係り、より詳細には、デュアルダマシン配線
構造を持つ半導体素子及びその製造方法に関する。
製造方法に係り、より詳細には、デュアルダマシン配線
構造を持つ半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】ダマシン（Ｄａｍａｓｃｅｎ）技法また
は象眼法とは、昔の工芸品の飾り技法の一つであって、
金属や陶磁器または木材などの表面に様々な模様を陰刻
して刻み付け、陰刻された部位に他の素材、例えば金、
銀及び螺鈿などを鏤める技法をいう。
は象眼法とは、昔の工芸品の飾り技法の一つであって、
金属や陶磁器または木材などの表面に様々な模様を陰刻
して刻み付け、陰刻された部位に他の素材、例えば金、
銀及び螺鈿などを鏤める技法をいう。
【０００３】最近、このようなダマシン技法が、半導体
素子の製造工程において、次世代の金属配線の形成技術
の一つとして注目されている。特に、ＩＢＭ社で１９９
７年、デュアルダマシン技法を用いた銅配線工程を半導
体素子の製造工程に適用するということを発表した後、
ロジック素子を中心としてダマシン工程を用いた銅配線
工程に対する多くの研究が活発になされつつある。
素子の製造工程において、次世代の金属配線の形成技術
の一つとして注目されている。特に、ＩＢＭ社で１９９
７年、デュアルダマシン技法を用いた銅配線工程を半導
体素子の製造工程に適用するということを発表した後、
ロジック素子を中心としてダマシン工程を用いた銅配線
工程に対する多くの研究が活発になされつつある。
【０００４】一般に、銅配線は、ドライエッチング時に
反応生成物の蒸気圧が低くてドライエッチングが難しい
という短所と、腐食が生じ易いという短所をもっている
ため、実質的に半導体素子の金属配線材料として使い難
かった。
反応生成物の蒸気圧が低くてドライエッチングが難しい
という短所と、腐食が生じ易いという短所をもっている
ため、実質的に半導体素子の金属配線材料として使い難
かった。
【０００５】しかし、ドライエッチングを用いず、ダマ
シン技法及び化学機械的な研磨（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、 以下、ＣＭ
Ｐ）工程を用いて銅配線を形成することが可能となっ
た。一般に、銅配線は、既存の他の金属配線材料よりも
低い抵抗をもち、しかもエレクトロ−マイグレーション
特性に優れている。また、銅配線は、半導体素子の金属
配線工程において、製造工数を減らし、その結果、工程
コストが節減できるという長所がある。
シン技法及び化学機械的な研磨（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、 以下、ＣＭ
Ｐ）工程を用いて銅配線を形成することが可能となっ
た。一般に、銅配線は、既存の他の金属配線材料よりも
低い抵抗をもち、しかもエレクトロ−マイグレーション
特性に優れている。また、銅配線は、半導体素子の金属
配線工程において、製造工数を減らし、その結果、工程
コストが節減できるという長所がある。
【０００６】図１及び図２は、従来の技術による半導体
素子のデュアルダマシン配線形成方法を説明するための
断面図である。
素子のデュアルダマシン配線形成方法を説明するための
断面図である。
【０００７】図１を参照すれば、半導体基板１０に第１
導電パターン３０を形成し、第１層間絶縁膜２０を蒸着
する。前記第１層間絶縁膜２０上に第２層間絶縁膜４０
を蒸着した後、写真及びエッチング工程を行って前記第
１層間絶縁膜２０の一部を露出させる第２層間絶縁膜４
０パターンを形成する。最後に、第２層間絶縁膜４０パ
ターンの形成された半導体基板１０上にフォトレジスト
パターン５０を形成し、エッチング工程を行って前記第
１導電パターン３０と連結されるビアコンタクトホール
６０を形成する。
導電パターン３０を形成し、第１層間絶縁膜２０を蒸着
する。前記第１層間絶縁膜２０上に第２層間絶縁膜４０
を蒸着した後、写真及びエッチング工程を行って前記第
１層間絶縁膜２０の一部を露出させる第２層間絶縁膜４
０パターンを形成する。最後に、第２層間絶縁膜４０パ
ターンの形成された半導体基板１０上にフォトレジスト
パターン５０を形成し、エッチング工程を行って前記第
１導電パターン３０と連結されるビアコンタクトホール
６０を形成する。
【０００８】しかし、前述した従来の技術による半導体
素子のダマシン配線形成方法は、ビアコンタクトホール
をドライエッチングするとき、縦横比（ａｓｐｅｃｔ
ｒａｔｉｏ） が大きくなれば、エッチング傾斜度及び
反応副産物などの影響により、ビアコンタクトホールの
底面が完全に開口されないという問題（図１の７０参
照）が生じる。この問題は、集積度が次第に高くなる高
集積化された半導体素子であるほどその程度が深刻にな
りうる。この問題を補完するために、第１層間絶縁膜と
第２層間絶縁膜との間にエッチング阻止層を用いる方法
が用いられている。
素子のダマシン配線形成方法は、ビアコンタクトホール
をドライエッチングするとき、縦横比（ａｓｐｅｃｔ
ｒａｔｉｏ） が大きくなれば、エッチング傾斜度及び
反応副産物などの影響により、ビアコンタクトホールの
底面が完全に開口されないという問題（図１の７０参
照）が生じる。この問題は、集積度が次第に高くなる高
集積化された半導体素子であるほどその程度が深刻にな
りうる。この問題を補完するために、第１層間絶縁膜と
第２層間絶縁膜との間にエッチング阻止層を用いる方法
が用いられている。
【０００９】図２を参照すれば、半導体基板１１上に第
１導電パターン３１、第１層間絶縁膜２１、第２層間絶
縁膜４１及びフォトレジストパターン５１などは図１と
同様にして形成する。しかし、第１層間絶縁膜２１と第
２層間絶縁膜４１との間に窒化膜（ＳｉＮ）を用いたエ
ッチング阻止層３５をさらに形成する。
１導電パターン３１、第１層間絶縁膜２１、第２層間絶
縁膜４１及びフォトレジストパターン５１などは図１と
同様にして形成する。しかし、第１層間絶縁膜２１と第
２層間絶縁膜４１との間に窒化膜（ＳｉＮ）を用いたエ
ッチング阻止層３５をさらに形成する。
【００１０】前述したデュアルダマシン配線の形成方法
は、エッチング阻止層３５を用いてオーバエッチングを
行うことによりビアコンタクトホール６１の底面が開口
されない問題は解決できるが、層間絶縁膜間に高誘電率
の窒化膜、例えばエッチング阻止層３５の使用は不可避
である。このように高誘電率の膜質を層間絶縁膜に用い
る場合には、層間絶縁膜で寄生キャパシタンスが増え、
その結果、半導体素子の動作に際してＲＣ遅延が長引く
という問題がある。
は、エッチング阻止層３５を用いてオーバエッチングを
行うことによりビアコンタクトホール６１の底面が開口
されない問題は解決できるが、層間絶縁膜間に高誘電率
の窒化膜、例えばエッチング阻止層３５の使用は不可避
である。このように高誘電率の膜質を層間絶縁膜に用い
る場合には、層間絶縁膜で寄生キャパシタンスが増え、
その結果、半導体素子の動作に際してＲＣ遅延が長引く
という問題がある。
【００１１】
【発明が解決しようとする課題】本発明は上記事情に鑑
みて成されたものであり、その目的は、エッチング阻止
層を用いることにより、ビアコンタクトホールの底面が
開口されないという問題を解決しつつ、層間絶縁膜の寄
生キャパシタンスを低減できるデュアルダマシン配線構
造を持つ半導体素子を提供するところにある。
みて成されたものであり、その目的は、エッチング阻止
層を用いることにより、ビアコンタクトホールの底面が
開口されないという問題を解決しつつ、層間絶縁膜の寄
生キャパシタンスを低減できるデュアルダマシン配線構
造を持つ半導体素子を提供するところにある。
【００１２】本発明の他の目的は、前記デュアルダマシ
ン配線構造を持つ半導体素子の製造方法を提供するとこ
ろにある。
ン配線構造を持つ半導体素子の製造方法を提供するとこ
ろにある。
【００１３】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、半導体基板と、前記半導体基板上に形成
された第１導電パターンと、前記第１導電パターン上を
覆う第１層間絶縁膜と、前記第１層間絶縁膜上に局部的
に形成されたエッチング阻止層パターンと、前記エッチ
ング阻止層パターンがある領域で前記第１層間絶縁膜内
に形成され、前記第１導電パターンと連結されたビアコ
ンタクトプラグと、前記エッチング阻止層パターン上に
形成された第２層間絶縁膜と、前記エッチング阻止層パ
ターンがある領域で、前記第２層間絶縁膜内に形成さ
れ、前記エッチング阻止層パターンの一部をエッチング
して形成され、前記ビアコンタクトプラグと連結された
メタルコンタクトプラグとを備えることを特徴とするデ
ュアルダマシン配線構造の半導体素子を提供する。
に、本発明は、半導体基板と、前記半導体基板上に形成
された第１導電パターンと、前記第１導電パターン上を
覆う第１層間絶縁膜と、前記第１層間絶縁膜上に局部的
に形成されたエッチング阻止層パターンと、前記エッチ
ング阻止層パターンがある領域で前記第１層間絶縁膜内
に形成され、前記第１導電パターンと連結されたビアコ
ンタクトプラグと、前記エッチング阻止層パターン上に
形成された第２層間絶縁膜と、前記エッチング阻止層パ
ターンがある領域で、前記第２層間絶縁膜内に形成さ
れ、前記エッチング阻止層パターンの一部をエッチング
して形成され、前記ビアコンタクトプラグと連結された
メタルコンタクトプラグとを備えることを特徴とするデ
ュアルダマシン配線構造の半導体素子を提供する。
【００１４】本発明の好ましい実施形態によれば、前記
局部的に形成されたエッチング阻止層パターンの大きさ
は、前記メタルコンタクトプラグの底面の表面積よりも
大きいことが好適である。
局部的に形成されたエッチング阻止層パターンの大きさ
は、前記メタルコンタクトプラグの底面の表面積よりも
大きいことが好適である。
【００１５】前記他の目的を達成するために、本発明の
一特徴によるデュアルダマシン配線構造を持つ半導体素
子の製造方法は、第１導電パターンが形成された半導体
基板上に第１層間絶縁膜を蒸着する。前記第１層間絶縁
膜上にエッチング阻止層を蒸着する。前記エッチング阻
止層をパターニングしてエッチング阻止層パターンを形
成する。前記エッチング阻止層パターンの形成された半
導体基板上に第２層間絶縁膜を蒸着する。前記第２層間
絶縁膜をパターニングして前記エッチング阻止層パター
ンが露出される第１メタルトレンチと前記第２層間絶縁
膜及び第１層間絶縁膜の一部までエッチングされた第２
メタルトレンチとを形成する。前記半導体基板に写真及
びエッチング工程を施し、前記第１メタルトレンチの内
部に前記第１導電パターンを露出させるビアコンタクト
ホールを形成する。前記第１メタルトレンチ、第２メタ
ルトレンチ及びビアコンタクトホールを充填しつつ、半
導体基板上を覆う第２導電層を形成する。前記第２導電
層を化学機械的な研磨で平坦化させる。
一特徴によるデュアルダマシン配線構造を持つ半導体素
子の製造方法は、第１導電パターンが形成された半導体
基板上に第１層間絶縁膜を蒸着する。前記第１層間絶縁
膜上にエッチング阻止層を蒸着する。前記エッチング阻
止層をパターニングしてエッチング阻止層パターンを形
成する。前記エッチング阻止層パターンの形成された半
導体基板上に第２層間絶縁膜を蒸着する。前記第２層間
絶縁膜をパターニングして前記エッチング阻止層パター
ンが露出される第１メタルトレンチと前記第２層間絶縁
膜及び第１層間絶縁膜の一部までエッチングされた第２
メタルトレンチとを形成する。前記半導体基板に写真及
びエッチング工程を施し、前記第１メタルトレンチの内
部に前記第１導電パターンを露出させるビアコンタクト
ホールを形成する。前記第１メタルトレンチ、第２メタ
ルトレンチ及びビアコンタクトホールを充填しつつ、半
導体基板上を覆う第２導電層を形成する。前記第２導電
層を化学機械的な研磨で平坦化させる。
【００１６】前記他の目的を達成するために、本発明の
他の特徴によるデュアルダマシン配線構造を持つ半導体
素子の製造方法は、第１導電パターンの形成された半導
体基板上に第１層間絶縁膜を蒸着する。前記第１層間絶
縁膜上にエッチング阻止層を蒸着する。前記エッチング
阻止層をパターニングしてエッチング阻止層パターンを
形成する。前記エッチング阻止層パターンの形成された
半導体基板上に第２層間絶縁膜を蒸着する。前記半導体
基板に写真及びエッチング工程を施し、前記第１導電パ
ターンを露出させるビアコンタクトホールを形成する。
前記第２層間絶縁膜をパターニングして前記エッチング
阻止層パターンを露出させる第１メタルトレンチと前記
第２層間絶縁膜及び第１層間絶縁膜の一部までエッチン
グされた第２メタルトレンチとを形成する。前記第１メ
タルトレンチ、第２メタルトレンチ及びビアコンタクト
ホールを充填しつつ、半導体基板上を覆う第２導電層を
形成する。前記第２導電層を化学機械的な研磨で平坦化
させる。
他の特徴によるデュアルダマシン配線構造を持つ半導体
素子の製造方法は、第１導電パターンの形成された半導
体基板上に第１層間絶縁膜を蒸着する。前記第１層間絶
縁膜上にエッチング阻止層を蒸着する。前記エッチング
阻止層をパターニングしてエッチング阻止層パターンを
形成する。前記エッチング阻止層パターンの形成された
半導体基板上に第２層間絶縁膜を蒸着する。前記半導体
基板に写真及びエッチング工程を施し、前記第１導電パ
ターンを露出させるビアコンタクトホールを形成する。
前記第２層間絶縁膜をパターニングして前記エッチング
阻止層パターンを露出させる第１メタルトレンチと前記
第２層間絶縁膜及び第１層間絶縁膜の一部までエッチン
グされた第２メタルトレンチとを形成する。前記第１メ
タルトレンチ、第２メタルトレンチ及びビアコンタクト
ホールを充填しつつ、半導体基板上を覆う第２導電層を
形成する。前記第２導電層を化学機械的な研磨で平坦化
させる。
【００１７】前記他の目的を達成するために、本発明の
さらに他の特徴によるデュアルダマシン配線構造を持つ
半導体素子の製造方法は、第１導電パターンの形成され
た半導体基板上に第１層間絶縁膜を蒸着する。前記第１
層間絶縁膜上にエッチング阻止層を蒸着する。前記エッ
チング阻止層をパターニングして第１エッチング阻止層
パターンを形成する。前記第１エッチング阻止層パター
ンに写真及びエッチングを施し、後続工程でビアコンタ
クトホールを自己整列方式で形成できる第２エッチング
阻止層パターンを形成する。前記第２エッチング阻止層
パターンの形成された半導体基板上に第２層間絶縁膜を
蒸着する。前記第２層間絶縁膜に写真及びエッチング工
程を施し、第２エッチング阻止層パターンを露出させる
と同時に、自己整列方式で前記第１導電パターンを露出
させるビアコンタクトホールを形成する第１メタルトレ
ンチと前記第１エッチング阻止層パターンによりエッチ
ングが停止された第２メタルトレンチを形成する。前記
第１メタルトレンチ、第２メタルトレンチ及びビアコン
タクトホールを充填しつつ、半導体基板上を覆う第２導
電層を形成する。前記第２導電層を化学機械的な研磨で
平坦化させる。
さらに他の特徴によるデュアルダマシン配線構造を持つ
半導体素子の製造方法は、第１導電パターンの形成され
た半導体基板上に第１層間絶縁膜を蒸着する。前記第１
層間絶縁膜上にエッチング阻止層を蒸着する。前記エッ
チング阻止層をパターニングして第１エッチング阻止層
パターンを形成する。前記第１エッチング阻止層パター
ンに写真及びエッチングを施し、後続工程でビアコンタ
クトホールを自己整列方式で形成できる第２エッチング
阻止層パターンを形成する。前記第２エッチング阻止層
パターンの形成された半導体基板上に第２層間絶縁膜を
蒸着する。前記第２層間絶縁膜に写真及びエッチング工
程を施し、第２エッチング阻止層パターンを露出させる
と同時に、自己整列方式で前記第１導電パターンを露出
させるビアコンタクトホールを形成する第１メタルトレ
ンチと前記第１エッチング阻止層パターンによりエッチ
ングが停止された第２メタルトレンチを形成する。前記
第１メタルトレンチ、第２メタルトレンチ及びビアコン
タクトホールを充填しつつ、半導体基板上を覆う第２導
電層を形成する。前記第２導電層を化学機械的な研磨で
平坦化させる。
【００１８】本発明の好ましい実施例によれば、前記第
２導電層は、銅を使って形成することが好適であり、前
記エッチング阻止層は、前記第１層間絶縁膜よりもエッ
チング率が低い物質であって、ＳｉＮ、ＳｉＣ及びＳｉ
Ｏ2よりなる絶縁膜群から選ばれたいずれか一つの物質
であることが好適である。
２導電層は、銅を使って形成することが好適であり、前
記エッチング阻止層は、前記第１層間絶縁膜よりもエッ
チング率が低い物質であって、ＳｉＮ、ＳｉＣ及びＳｉ
Ｏ2よりなる絶縁膜群から選ばれたいずれか一つの物質
であることが好適である。
【００１９】また、前記エッチング阻止層パターンの幅
は、前記第１メタルトレンチの幅よりも大きいことが好
適であり、前記第２導電層を蒸着する前に第１メタルト
レンチ、第２メタルトレンチ及びビアコンタクトホール
の内部に接着を改善したり、拡散を防止できる膜質をさ
らに形成することが好適である。
は、前記第１メタルトレンチの幅よりも大きいことが好
適であり、前記第２導電層を蒸着する前に第１メタルト
レンチ、第２メタルトレンチ及びビアコンタクトホール
の内部に接着を改善したり、拡散を防止できる膜質をさ
らに形成することが好適である。
【００２０】本発明によれば、エッチング阻止層パター
ンを特定の領域に限って部分的に形成することにより、
ビアコンタクトホールのエッチング時に底面が開口され
ないという問題を解決し、かつ層間絶縁膜の誘電率が高
くなることを抑えて寄生キャパシタンスの増大を最小化
できる。
ンを特定の領域に限って部分的に形成することにより、
ビアコンタクトホールのエッチング時に底面が開口され
ないという問題を解決し、かつ層間絶縁膜の誘電率が高
くなることを抑えて寄生キャパシタンスの増大を最小化
できる。
【００２１】
【発明の実施の形態】以下、添付した図面に基づき、本
発明の好ましい実施形態について詳細に説明する。
発明の好ましい実施形態について詳細に説明する。
【００２２】まず、図８を参照し、本発明によるデュア
ルダマシン配線構造を持つ半導体素子について詳細に説
明する。
ルダマシン配線構造を持つ半導体素子について詳細に説
明する。
【００２３】本発明によるデュアルダマシン配線構造を
持つ半導体素子は、半導体基板１００と、前記半導体基
板上に形成された第１導電パターン１０２と、前記第１
導電パターン１０２の上を覆う第１層間絶縁膜１０４
と、前記第１層間絶縁膜１０４上に局部的に形成された
エッチング阻止層パターン１０６と、前記エッチング阻
止層パターン１０６がある領域で前記第１層間絶縁膜１
０４の中に形成され、前記第１導電パターン１０２と連
結されたビアコンタクトプラグ１２２と、前記エッチン
グ阻止層パターン１０６の上に形成された第２層間絶縁
膜１０８と、前記エッチング阻止層パターン１０６があ
る領域で前記第２層間絶縁膜１０８の中に形成され、前
記エッチング阻止層パターン１０６の一部をエッチング
して形成され、前記ビアコンタクトプラグ１２２と連結
されたメタルコンタクトプラグ１１４'より構成され
る。
持つ半導体素子は、半導体基板１００と、前記半導体基
板上に形成された第１導電パターン１０２と、前記第１
導電パターン１０２の上を覆う第１層間絶縁膜１０４
と、前記第１層間絶縁膜１０４上に局部的に形成された
エッチング阻止層パターン１０６と、前記エッチング阻
止層パターン１０６がある領域で前記第１層間絶縁膜１
０４の中に形成され、前記第１導電パターン１０２と連
結されたビアコンタクトプラグ１２２と、前記エッチン
グ阻止層パターン１０６の上に形成された第２層間絶縁
膜１０８と、前記エッチング阻止層パターン１０６があ
る領域で前記第２層間絶縁膜１０８の中に形成され、前
記エッチング阻止層パターン１０６の一部をエッチング
して形成され、前記ビアコンタクトプラグ１２２と連結
されたメタルコンタクトプラグ１１４'より構成され
る。
【００２４】本発明によるデュアルダマシン配線構造を
持つ半導体素子の構成において、エッチング阻止層パタ
ーン１０６は本発明の目的を達成する重要な手段とな
る。まず、ビアコンタクトプラグ１２２を形成するため
のビアコンタクトホールをエッチングするとき、エッチ
ング阻止層パターン１０６がエッチング阻止層として用
いられるので、ビアコンタクトホールの底面が開口され
ないという問題を解決できる。
持つ半導体素子の構成において、エッチング阻止層パタ
ーン１０６は本発明の目的を達成する重要な手段とな
る。まず、ビアコンタクトプラグ１２２を形成するため
のビアコンタクトホールをエッチングするとき、エッチ
ング阻止層パターン１０６がエッチング阻止層として用
いられるので、ビアコンタクトホールの底面が開口され
ないという問題を解決できる。
【００２５】また、前記メタルコンタクトプラグ１１
４'を形成するためのメタルトレンチの底面よりも前記
エッチング阻止層パターン１０６の幅を約０．０５μｍ
だけ大きく形成する。したがって、エッチング阻止層パ
ターン１０６は特定の領域、すなわち、メタルトレンチ
及びビアコンタクトホールが形成される領域に限って部
分的に形成され、残りの部分には形成されない。したが
って、層間絶縁膜に高誘電率の膜質を用いることが原因
となって生じる寄生キャパシタンスの増大の問題が抑え
られる。
４'を形成するためのメタルトレンチの底面よりも前記
エッチング阻止層パターン１０６の幅を約０．０５μｍ
だけ大きく形成する。したがって、エッチング阻止層パ
ターン１０６は特定の領域、すなわち、メタルトレンチ
及びビアコンタクトホールが形成される領域に限って部
分的に形成され、残りの部分には形成されない。したが
って、層間絶縁膜に高誘電率の膜質を用いることが原因
となって生じる寄生キャパシタンスの増大の問題が抑え
られる。
【００２６】次に、前記デュアルダマシン配線構造を持
つ半導体素子を製造する方法を３種類の実施形態に分け
て説明する。
つ半導体素子を製造する方法を３種類の実施形態に分け
て説明する。
【００２７】第１実施形態：まずトレンチをエッチング
してデュアルダマシン配線を形成する場合 図３ないし図８は、本発明の第１実施形態によるデュア
ルダマシン配線構造を持つ半導体素子の製造方法を説明
するための断面図である。
してデュアルダマシン配線を形成する場合 図３ないし図８は、本発明の第１実施形態によるデュア
ルダマシン配線構造を持つ半導体素子の製造方法を説明
するための断面図である。
【００２８】図３を参照すれば、第１導電パターン１０
２の形成された半導体基板１００に第１層間絶縁膜１０
４を形成する。前記第１層間絶縁膜１０４は、酸化膜系
の絶縁膜を用いて形成することが好ましい。次に、前記
第１層間絶縁膜１０４上にエッチング阻止層を５００〜
１，０００Åの厚さで蒸着する。前記エッチング阻止層
は前記第１層間絶縁膜１０４よりも低エッチング率の絶
縁膜が好ましく、ＳｉＮ、ＳｉＣ及びＳｉＯ2のうちい
ずれか一つの物質を用いて形成することが好ましい。
２の形成された半導体基板１００に第１層間絶縁膜１０
４を形成する。前記第１層間絶縁膜１０４は、酸化膜系
の絶縁膜を用いて形成することが好ましい。次に、前記
第１層間絶縁膜１０４上にエッチング阻止層を５００〜
１，０００Åの厚さで蒸着する。前記エッチング阻止層
は前記第１層間絶縁膜１０４よりも低エッチング率の絶
縁膜が好ましく、ＳｉＮ、ＳｉＣ及びＳｉＯ2のうちい
ずれか一つの物質を用いて形成することが好ましい。
【００２９】その後、前記エッチング阻止層に写真及び
エッチング工程を施し、エッチング阻止層パターン１０
６を特定の領域に限って部分的に形成する。前記エッチ
ング阻止層パターン１０６が形成される領域は、後続工
程で第１メタルトレンチ及びビアコンタクトホールが形
成される領域である。
エッチング工程を施し、エッチング阻止層パターン１０
６を特定の領域に限って部分的に形成する。前記エッチ
ング阻止層パターン１０６が形成される領域は、後続工
程で第１メタルトレンチ及びビアコンタクトホールが形
成される領域である。
【００３０】図４を参照すれば、前記エッチング阻止層
パターン１０６の形成された半導体基板１００の上に第
２層間絶縁膜１０８を十分な厚さに形成する。前記第２
層間絶縁膜１０８は前記第１層間絶縁膜１０４とエッチ
ング率が類似であるか、あるいは同じ特徴を持つ酸化膜
系の膜質を用いて形成することが好ましい。
パターン１０６の形成された半導体基板１００の上に第
２層間絶縁膜１０８を十分な厚さに形成する。前記第２
層間絶縁膜１０８は前記第１層間絶縁膜１０４とエッチ
ング率が類似であるか、あるいは同じ特徴を持つ酸化膜
系の膜質を用いて形成することが好ましい。
【００３１】図５を参照すれば、前記第２層間絶縁膜１
０８にフォトレジストパターン１１０を形成し、かつ下
部膜質をエッチングする。前記第１メタルトレンチ１１
８が形成される領域ではエッチング阻止層パターン１０
６によりエッチングが停止するが、第２メタルトレンチ
１２０が形成される領域ではエッチング阻止層パターン
１０６がないため、第２層間絶縁膜１０８及び第１層間
絶縁膜１０４の一部までエッチングされる。
０８にフォトレジストパターン１１０を形成し、かつ下
部膜質をエッチングする。前記第１メタルトレンチ１１
８が形成される領域ではエッチング阻止層パターン１０
６によりエッチングが停止するが、第２メタルトレンチ
１２０が形成される領域ではエッチング阻止層パターン
１０６がないため、第２層間絶縁膜１０８及び第１層間
絶縁膜１０４の一部までエッチングされる。
【００３２】このとき、エッチング阻止層パターン１０
６が第１メタルトレンチ１１８領域でエッチング停止の
機能を正しく行うためには、前記エッチング阻止層パタ
ーン１０６の幅が第１メタルトレンチ１１８の幅よりも
大きい必要がある。誘電率の高いエッチング阻止層パタ
ーン１０６の幅をできる限り狭めるために、前記エッチ
ング阻止層パターン１０６の幅は前記第１メタルトレン
チ１１８の幅よりも約０．０５μｍほど大きいことが好
ましい。
６が第１メタルトレンチ１１８領域でエッチング停止の
機能を正しく行うためには、前記エッチング阻止層パタ
ーン１０６の幅が第１メタルトレンチ１１８の幅よりも
大きい必要がある。誘電率の高いエッチング阻止層パタ
ーン１０６の幅をできる限り狭めるために、前記エッチ
ング阻止層パターン１０６の幅は前記第１メタルトレン
チ１１８の幅よりも約０．０５μｍほど大きいことが好
ましい。
【００３３】図６を参照すれば、前記フォトレジストパ
ターン１１０を除去し、ビアコンタクトホール１１６を
形成するための他のフォトレジストパターン１１２を形
成する。前記他のフォトレジストパターン１１２を用い
て下部の第１導電パターン１０２の一部を露出させるビ
アコンタクトホール１１６を形成する。
ターン１１０を除去し、ビアコンタクトホール１１６を
形成するための他のフォトレジストパターン１１２を形
成する。前記他のフォトレジストパターン１１２を用い
て下部の第１導電パターン１０２の一部を露出させるビ
アコンタクトホール１１６を形成する。
【００３４】ここで、前記エッチング阻止層パターン１
０６を用いて前記第１メタルトレンチを既に形成したた
め、前記ビアコンタクトホール１１６をエッチングする
全体的な深さは前記第１メタルトレンチの深さだけ浅く
なる。したがって、ビアコンタクトホール１１６が深く
なり、その結果、底面が開口されないという問題を解決
できる。
０６を用いて前記第１メタルトレンチを既に形成したた
め、前記ビアコンタクトホール１１６をエッチングする
全体的な深さは前記第１メタルトレンチの深さだけ浅く
なる。したがって、ビアコンタクトホール１１６が深く
なり、その結果、底面が開口されないという問題を解決
できる。
【００３５】図７を参照すれば、前記他のフォトレジス
トパターン１１２を除去し、前記第１メタルトレンチの
底面に露出されたエッチング阻止層パターン１０６の一
部もドライエッチングで除去する。その後、半導体基板
１００の表面に沿って露出された酸化膜系の膜質、例え
ば、第１層間絶縁膜１０４及び第２層間絶縁膜１０８
と、後続工程で形成される銅配線との拡散を抑えたり、
接着力を増加させるための膜質（図示せず）を半導体基
板１００の上にブランケット方式で形成できる。このよ
うな膜質はＴｉＮ、Ｔａ及びＴａＮのうち選ばれたいず
れか一つの単一膜あるいはその一つを含む複合膜を用い
て形成できる。
トパターン１１２を除去し、前記第１メタルトレンチの
底面に露出されたエッチング阻止層パターン１０６の一
部もドライエッチングで除去する。その後、半導体基板
１００の表面に沿って露出された酸化膜系の膜質、例え
ば、第１層間絶縁膜１０４及び第２層間絶縁膜１０８
と、後続工程で形成される銅配線との拡散を抑えたり、
接着力を増加させるための膜質（図示せず）を半導体基
板１００の上にブランケット方式で形成できる。このよ
うな膜質はＴｉＮ、Ｔａ及びＴａＮのうち選ばれたいず
れか一つの単一膜あるいはその一つを含む複合膜を用い
て形成できる。
【００３６】次に、前記ビアコンタクトホール、第１メ
タルトレンチ及び第２メタルトレンチを充填しつつ、半
導体基板１００の上を十分に覆う第１導電層１１４、例
えば銅層を形成する。前記銅層を形成する方法は、物理
的な気相蒸着あるいは化学気相蒸着（Ｃｈｅｍｉｃａｌ
Ｖａｐｏ Ｄｅｐｏｓｉｔｉｏｎ）法を通じて銅シード
層を先に形成した後、前記銅シード層を電気メッキで育
てる方式で形成する。したがって、ビアコンタクトホー
ル、第１メタルトレンチ及び第２メタルトレンチの内部
でボイドが生じる問題を抑え、その結果、工程進行時間
を短縮できる。
タルトレンチ及び第２メタルトレンチを充填しつつ、半
導体基板１００の上を十分に覆う第１導電層１１４、例
えば銅層を形成する。前記銅層を形成する方法は、物理
的な気相蒸着あるいは化学気相蒸着（Ｃｈｅｍｉｃａｌ
Ｖａｐｏ Ｄｅｐｏｓｉｔｉｏｎ）法を通じて銅シード
層を先に形成した後、前記銅シード層を電気メッキで育
てる方式で形成する。したがって、ビアコンタクトホー
ル、第１メタルトレンチ及び第２メタルトレンチの内部
でボイドが生じる問題を抑え、その結果、工程進行時間
を短縮できる。
【００３７】図８を参照すれば、前記銅よりなる第１導
電層１１４が形成された半導体基板１００の表面を化学
機械的な研磨（ＣＭＰ）でエッチバックして前記第２層
間絶縁膜１０８の表面を露出させる。これにより、第２
導電層パターン１１４'が形成される。したがって、前
記第１メタルトレンチのある領域、すなわち、ビアコン
タクトホールと連結される領域では第１導電層パターン
１１４'の厚さが前記第２メタルトレンチのある領域で
の第２導電層パターン１１４'の厚さよりも薄く形成さ
れる。
電層１１４が形成された半導体基板１００の表面を化学
機械的な研磨（ＣＭＰ）でエッチバックして前記第２層
間絶縁膜１０８の表面を露出させる。これにより、第２
導電層パターン１１４'が形成される。したがって、前
記第１メタルトレンチのある領域、すなわち、ビアコン
タクトホールと連結される領域では第１導電層パターン
１１４'の厚さが前記第２メタルトレンチのある領域で
の第２導電層パターン１１４'の厚さよりも薄く形成さ
れる。
【００３８】第２実施形態：ビアコンタクトホールを先
にエッチングしてデュアルダマシン配線を形成する場合 この第２実施形態は、前述した第１実施形態における工
程の順序を変えた方式である。後述する第２実施形態に
おいて、前記第１実施形態と重複する部分はその説明を
省略する。
にエッチングしてデュアルダマシン配線を形成する場合 この第２実施形態は、前述した第１実施形態における工
程の順序を変えた方式である。後述する第２実施形態に
おいて、前記第１実施形態と重複する部分はその説明を
省略する。
【００３９】図９ないし図１３は、本発明の第２実施形
態によるデュアルダマシン配線構造を持つ半導体素子の
製造方法を説明するための断面図である。
態によるデュアルダマシン配線構造を持つ半導体素子の
製造方法を説明するための断面図である。
【００４０】図９を参照すれば、半導体基板２００の上
に第１導電パターン２０２を形成し、第１層間絶縁膜２
０４を蒸着する。前記第１層間絶縁膜２０４の上にエッ
チング阻止層パターン２０６をＳｉＮ、ＳｉＣ及びＳｉ
Ｏ2のうち選ばれたいずれか一つの材質で形成する。
に第１導電パターン２０２を形成し、第１層間絶縁膜２
０４を蒸着する。前記第１層間絶縁膜２０４の上にエッ
チング阻止層パターン２０６をＳｉＮ、ＳｉＣ及びＳｉ
Ｏ2のうち選ばれたいずれか一つの材質で形成する。
【００４１】図１０を参照すれば、前記エッチング阻止
層パターン２０６が形成された半導体基板２００の上に
第２層間絶縁膜２０８を蒸着する。次に、フォトレジス
トパターン２１０を形成し、下部膜質に対してエッチン
グを行って前記第１導電パターン２０２の一部を露出さ
せるビアコンタクトホール２１６を形成する。
層パターン２０６が形成された半導体基板２００の上に
第２層間絶縁膜２０８を蒸着する。次に、フォトレジス
トパターン２１０を形成し、下部膜質に対してエッチン
グを行って前記第１導電パターン２０２の一部を露出さ
せるビアコンタクトホール２１６を形成する。
【００４２】図１１を参照すれば、前記フォトレジスト
パターン２１０を除去し、第１メタルトレンチ２１８及
び第２メタルトレンチ２２０をエッチングするための他
のフォトレジストパターン２１２を前記第２層間絶縁膜
２０８上に形成する。次に、前記他のフォトレジストパ
ターン２１２を用いて下部膜質をエッチングする。
パターン２１０を除去し、第１メタルトレンチ２１８及
び第２メタルトレンチ２２０をエッチングするための他
のフォトレジストパターン２１２を前記第２層間絶縁膜
２０８上に形成する。次に、前記他のフォトレジストパ
ターン２１２を用いて下部膜質をエッチングする。
【００４３】このとき、第１メタルトレンチ２１８領域
では、本発明により特定の領域に限って形成されたエッ
チング阻止層パターン２０６により第１層間絶縁膜２０
４の上でエッチングが停止する。しかし、第２メタルト
レンチ２２０領域ではエッチング阻止膜パターンがない
ため、第１層間絶縁膜２０４の一部までエッチングがな
される。
では、本発明により特定の領域に限って形成されたエッ
チング阻止層パターン２０６により第１層間絶縁膜２０
４の上でエッチングが停止する。しかし、第２メタルト
レンチ２２０領域ではエッチング阻止膜パターンがない
ため、第１層間絶縁膜２０４の一部までエッチングがな
される。
【００４４】図１２を参照すれば、前記他のフォトレジ
ストパターン２１２を除去し、ドライエッチングにより
前記第１メタルトレンチ２１８領域に露出されたエッチ
ング阻止層パターン２０６の一部も除去する。必要であ
れば、前記露出された半導体基板２００の上に接着力を
改善するか、拡散を防止するための膜質をブランケット
方式で形成する。次に、前記結果物に第１導電層２１４
である銅層を前記ビアコンタクトホール、第１メタルト
レンチ及び第２メタルトレンチを充填しつつ、前記半導
体基板２００の上を覆うように形成する。
ストパターン２１２を除去し、ドライエッチングにより
前記第１メタルトレンチ２１８領域に露出されたエッチ
ング阻止層パターン２０６の一部も除去する。必要であ
れば、前記露出された半導体基板２００の上に接着力を
改善するか、拡散を防止するための膜質をブランケット
方式で形成する。次に、前記結果物に第１導電層２１４
である銅層を前記ビアコンタクトホール、第１メタルト
レンチ及び第２メタルトレンチを充填しつつ、前記半導
体基板２００の上を覆うように形成する。
【００４５】図１３を参照すれば、前記第１導電層２１
４が形成された半導体基板２００の上に化学機械的な研
磨工程を前記第２層間絶縁膜２０８の表面が露出される
ように行う。したがって、前記第１メタルトレンチ及び
前記第２メタルトレンチに第２導電層パターン２１４’
が形成される。
４が形成された半導体基板２００の上に化学機械的な研
磨工程を前記第２層間絶縁膜２０８の表面が露出される
ように行う。したがって、前記第１メタルトレンチ及び
前記第２メタルトレンチに第２導電層パターン２１４’
が形成される。
【００４６】第３実施形態：ビアコンタクトホールを自
己整列方式でエッチングしてデュアルダマシン配線を形
成する場合 この第３実施形態も、前述した第１実施形態において、
ビアコンタクトホールをエッチングする工程の順序を変
えた方式である。後述する第３実施形態において、前記
第１実施形態と重複する部分はその説明を省略する。
己整列方式でエッチングしてデュアルダマシン配線を形
成する場合 この第３実施形態も、前述した第１実施形態において、
ビアコンタクトホールをエッチングする工程の順序を変
えた方式である。後述する第３実施形態において、前記
第１実施形態と重複する部分はその説明を省略する。
【００４７】図１４ないし図１８は、本発明の第３実施
形態による半導体素子のデュアルダマシン配線の形成方
法を説明するための断面図である。
形態による半導体素子のデュアルダマシン配線の形成方
法を説明するための断面図である。
【００４８】図１４を参照すれば、半導体基板３００の
上に第１導電パターン３０２を形成し、第１層間絶縁膜
３０４を蒸着する。前記第１層間絶縁膜３０４上に第１
エッチング阻止層パターン３０６をＳｉＮ、ＳｉＣ及び
ＳｉＯ2のうち選ばれたいずれか一つの材質を用いて形
成する。前述した第１及び第２実施形態とは異なって、
前記第１エッチング阻止層パターン３０６は、後続工程
で形成される第１メタルトレンチ領域だけでなく、第２
メタルトレンチ領域にも形成される。
上に第１導電パターン３０２を形成し、第１層間絶縁膜
３０４を蒸着する。前記第１層間絶縁膜３０４上に第１
エッチング阻止層パターン３０６をＳｉＮ、ＳｉＣ及び
ＳｉＯ2のうち選ばれたいずれか一つの材質を用いて形
成する。前述した第１及び第２実施形態とは異なって、
前記第１エッチング阻止層パターン３０６は、後続工程
で形成される第１メタルトレンチ領域だけでなく、第２
メタルトレンチ領域にも形成される。
【００４９】図１５及び図１６を参照すれば、二つの第
１エッチング阻止層パターン３０６のうち、第１メタル
トレンチが形成される領域にある第１エッチング阻止層
パターンに再びパターニングを行い、後続工程でビアコ
ンタクトホールが自己整列方式で形成できる第２エッチ
ング阻止層パターン３０９を形成する。前記第２エッチ
ング阻止層パターン３０９が形成された半導体基板３０
０の上に第２層間絶縁膜３０８を蒸着する。
１エッチング阻止層パターン３０６のうち、第１メタル
トレンチが形成される領域にある第１エッチング阻止層
パターンに再びパターニングを行い、後続工程でビアコ
ンタクトホールが自己整列方式で形成できる第２エッチ
ング阻止層パターン３０９を形成する。前記第２エッチ
ング阻止層パターン３０９が形成された半導体基板３０
０の上に第２層間絶縁膜３０８を蒸着する。
【００５０】図１７を参照すれば、前記第２層間絶縁膜
３０８が形成された半導体基板３００の上に第１メタル
トレンチ３１８及び第２メタルトレンチ３２０を形成す
るためのフォトレジストパターン３１０を形成し、かつ
下部膜質をエッチングする。このとき、第１メタルトレ
ンチ３１８領域では第２層間絶縁膜３０８に対するエッ
チングが終わった後、前記第２エッチング阻止層パター
ン３０９の形状により自己整列方式のエッチングが行わ
れ続ける。
３０８が形成された半導体基板３００の上に第１メタル
トレンチ３１８及び第２メタルトレンチ３２０を形成す
るためのフォトレジストパターン３１０を形成し、かつ
下部膜質をエッチングする。このとき、第１メタルトレ
ンチ３１８領域では第２層間絶縁膜３０８に対するエッ
チングが終わった後、前記第２エッチング阻止層パター
ン３０９の形状により自己整列方式のエッチングが行わ
れ続ける。
【００５１】前記第２エッチング阻止層パターン３０８
による自己整列方式のエッチングにより下部の第１導電
パターン３０２の表面の一部が露出されるビアコンタク
トホール３１６が形成される。一方、第２メタルトレン
チ３２０領域では第１エッチング阻止層パターン３０６
により下部の第１層間絶縁膜３０４にエッチングがこれ
以上起こらず、停止する。
による自己整列方式のエッチングにより下部の第１導電
パターン３０２の表面の一部が露出されるビアコンタク
トホール３１６が形成される。一方、第２メタルトレン
チ３２０領域では第１エッチング阻止層パターン３０６
により下部の第１層間絶縁膜３０４にエッチングがこれ
以上起こらず、停止する。
【００５２】図１８を参照すれば、前記フォトレジスト
パターン３１０を除去し、前記第１及び第２メタルトレ
ンチ３１８、３２０により露出された第１及び第２エッ
チング阻止層パターン３０６、３０９の一部を除去す
る。次に、前記第１及び第２メタルトレンチの内部に接
着を改善したり、拡散を防止するための膜質（図示せ
ず）をブランケット方式で形成する。
パターン３１０を除去し、前記第１及び第２メタルトレ
ンチ３１８、３２０により露出された第１及び第２エッ
チング阻止層パターン３０６、３０９の一部を除去す
る。次に、前記第１及び第２メタルトレンチの内部に接
着を改善したり、拡散を防止するための膜質（図示せ
ず）をブランケット方式で形成する。
【００５３】その後、前記結果物上に銅よりなる第２導
電層を形成する。前記第２導電層により前記ビアコンタ
クトホール、第１メタルトレンチ及び第２メタルトレン
チはいずれも埋め込まれる。最後に、第２導電層に対し
て化学機械的な研磨工程を施し、前記第２層間絶縁膜３
０８の表面を露出させることにより、第２導電膜パター
ン３１４'を形成する。
電層を形成する。前記第２導電層により前記ビアコンタ
クトホール、第１メタルトレンチ及び第２メタルトレン
チはいずれも埋め込まれる。最後に、第２導電層に対し
て化学機械的な研磨工程を施し、前記第２層間絶縁膜３
０８の表面を露出させることにより、第２導電膜パター
ン３１４'を形成する。
【００５４】
【発明の効果】したがって、前述した本発明によれば、
エッチング阻止層パターンを特定の領域に限って部分的
に形成することにより、第一に、ビアコンタクトホール
のエッチング時にコンタクトホールの底面が開口されな
いという問題を解決できる。第二に、エッチング阻止層
パターンにより層間絶縁膜の誘電率が高くなることを抑
え、その結果、寄生キャパシタンスの増加を最小化でき
る。
エッチング阻止層パターンを特定の領域に限って部分的
に形成することにより、第一に、ビアコンタクトホール
のエッチング時にコンタクトホールの底面が開口されな
いという問題を解決できる。第二に、エッチング阻止層
パターンにより層間絶縁膜の誘電率が高くなることを抑
え、その結果、寄生キャパシタンスの増加を最小化でき
る。
【００５５】本発明は前述した実施形態に限定されるこ
となく、本発明が属する技術的な思想内で当分野におけ
る通常の知識を有した者にとって多くの変形が可能なの
は言うまでもない。
となく、本発明が属する技術的な思想内で当分野におけ
る通常の知識を有した者にとって多くの変形が可能なの
は言うまでもない。
【図１】従来の技術によるデュアルダマシン配線構造を
持つ半導体素子の製造方法を説明するための断面図であ
る。
持つ半導体素子の製造方法を説明するための断面図であ
る。
【図２】従来の技術によるデュアルダマシン配線構造を
持つ半導体素子の製造方法を説明するための断面図であ
る。
持つ半導体素子の製造方法を説明するための断面図であ
る。
【図３】本発明の第１実施形態によるデュアルダマシン
配線構造を持つ半導体素子の製造方法を説明するための
断面図である。
配線構造を持つ半導体素子の製造方法を説明するための
断面図である。
【図４】本発明の第１実施形態によるデュアルダマシン
配線構造を持つ半導体素子の製造方法を説明するための
断面図である。
配線構造を持つ半導体素子の製造方法を説明するための
断面図である。
【図５】本発明の第１実施形態によるデュアルダマシン
配線構造を持つ半導体素子の製造方法を説明するための
断面図である。
配線構造を持つ半導体素子の製造方法を説明するための
断面図である。
【図６】本発明の第１実施形態によるデュアルダマシン
配線構造を持つ半導体素子の製造方法を説明するための
断面図である。
配線構造を持つ半導体素子の製造方法を説明するための
断面図である。
【図７】本発明の第１実施形態によるデュアルダマシン
配線構造を持つ半導体素子の製造方法を説明するための
断面図である。
配線構造を持つ半導体素子の製造方法を説明するための
断面図である。
【図８】本発明の第１実施形態によるデュアルダマシン
配線構造を持つ半導体素子の製造方法を説明するための
断面図である。
配線構造を持つ半導体素子の製造方法を説明するための
断面図である。
【図９】本発明の第２実施形態によるデュアルダマシン
配線構造を持つ半導体素子の製造方法を説明するための
断面図である。
配線構造を持つ半導体素子の製造方法を説明するための
断面図である。
【図１０】本発明の第２実施形態によるデュアルダマシ
ン配線構造を持つ半導体素子の製造方法を説明するため
の断面図である。
ン配線構造を持つ半導体素子の製造方法を説明するため
の断面図である。
【図１１】本発明の第２実施形態によるデュアルダマシ
ン配線構造を持つ半導体素子の製造方法を説明するため
の断面図である。
ン配線構造を持つ半導体素子の製造方法を説明するため
の断面図である。
【図１２】本発明の第２実施形態によるデュアルダマシ
ン配線構造を持つ半導体素子の製造方法を説明するため
の断面図である。
ン配線構造を持つ半導体素子の製造方法を説明するため
の断面図である。
【図１３】本発明の第２実施形態によるデュアルダマシ
ン配線構造を持つ半導体素子の製造方法を説明するため
の断面図である。
ン配線構造を持つ半導体素子の製造方法を説明するため
の断面図である。
【図１４】本発明の第３実施形態によるデュアルダマシ
ン配線構造を持つ半導体素子の製造方法を説明するため
の断面図である。
ン配線構造を持つ半導体素子の製造方法を説明するため
の断面図である。
【図１５】本発明の第３実施形態によるデュアルダマシ
ン配線構造を持つ半導体素子の製造方法を説明するため
の断面図である。
ン配線構造を持つ半導体素子の製造方法を説明するため
の断面図である。
【図１６】本発明の第３実施形態によるデュアルダマシ
ン配線構造を持つ半導体素子の製造方法を説明するため
の断面図である。
ン配線構造を持つ半導体素子の製造方法を説明するため
の断面図である。
【図１７】本発明の第３実施形態によるデュアルダマシ
ン配線構造を持つ半導体素子の製造方法を説明するため
の断面図である。
ン配線構造を持つ半導体素子の製造方法を説明するため
の断面図である。
【図１８】本発明の第３実施形態によるデュアルダマシ
ン配線構造を持つ半導体素子の製造方法を説明するため
の断面図である。
ン配線構造を持つ半導体素子の製造方法を説明するため
の断面図である。
１００…半導体基板、 １０２…第１導電パターン、 １０４…第１層間絶縁膜、 １０６…エッチング阻止層パターン、 １０８…第２層間絶縁膜、 １１０…フォトレジストパターン、 １１２…フォトレジストパターン、 １１４…第２導電層、 １１６…ビアコンタクトホール、 １１８…第１メタルトレンチ、 １２０…第２メタルトレンチ。
フロントページの続き Ｆターム(参考） 5F033 HH11 HH21 HH32 HH33 JJ11 JJ21 JJ32 JJ33 KK00 MM02 MM12 MM13 NN06 NN07 PP06 PP14 PP27 QQ09 QQ10 QQ25 QQ35 QQ37 QQ48 RR01 RR04 RR06 WW02 XX24
Claims (23)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成された第１導電パターンと、 前記第１導電パターン上を覆う第１層間絶縁膜と、 前記第１層間絶縁膜上に局部的に形成されたエッチング
阻止層パターンと、 前記エッチング阻止層パターンのある領域で前記第１層
間絶縁膜内に形成され、前記第１導電パターンと連結さ
れたビアコンタクトプラグと、 前記エッチング阻止層パターン上に形成された第２層間
絶縁膜と、 前記エッチング阻止層パターンのある領域で前記第２層
間絶縁膜内に形成され、前記エッチング阻止層パターン
の一部をエッチングして形成され、前記ビアコンタクト
プラグと連結されたメタルコンタクトプラグとを備える
ことを特徴とするデュアルダマシン配線構造の半導体素
子。 - 【請求項２】 前記局部的に形成されたエッチング阻止
層パターンの大きさは、前記メタルコンタクトプラグの
底面の表面積よりも大きいことを特徴とする請求項１に
記載のデュアルダマシン配線構造の半導体素子。 - 【請求項３】 第１導電パターンが形成された半導体基
板上に第１層間絶縁膜を蒸着する工程と、 前記第１層間絶縁膜上にエッチング阻止層を蒸着する工
程と、 前記エッチング阻止層をパターニングしてエッチング阻
止層パターンを形成する工程と、 前記エッチング阻止層パターンの形成された半導体基板
上に第２層間絶縁膜を蒸着する工程と、 前記第２層間絶縁膜をパターニングして前記エッチング
阻止層パターンが露出される第１メタルトレンチと前記
第２層間絶縁膜及び第１層間絶縁膜の一部までエッチン
グされた第２メタルトレンチとを形成する工程と、 前記半導体基板に写真及びエッチング工程を施し、前記
第１メタルトレンチの内部に前記第１導電パターンを露
出させるビアコンタクトホールを形成する工程と、 前記第１メタルトレンチ、第２メタルトレンチ及びビア
コンタクトホールを充填しつつ、半導体基板上を覆う第
２導電層を形成する工程と、 前記第２導電層を化学機械的な研磨で平坦化させる工程
とを備えることを特徴とするデュアルダマシン配線構造
を持つ半導体素子の形成方法。 - 【請求項４】 前記第２導電層は、銅を使って形成する
ことを特徴とする請求項３に記載のデュアルダマシン配
線構造を持つ半導体素子の製造方法。 - 【請求項５】 前記エッチング阻止層は、前記第１層間
絶縁膜よりもエッチング率が低い物質を用いることを特
徴とする請求項３に記載のデュアルダマシン配線構造を
持つ半導体素子の製造方法。 - 【請求項６】 前記第１層間絶縁膜よりもエッチング率
が低い物質は、ＳｉＮ、ＳｉＣ及びＳｉＯ2よりなる絶
縁膜群から選ばれたいずれか一つの物質であることを特
徴とする請求項５に記載のデュアルダマシン配線構造を
持つ半導体素子の製造方法。 - 【請求項７】 前記エッチング阻止層パターンの厚さ
は、５００〜１、０００Åの範囲であることを特徴とす
る請求項３に記載のデュアルダマシン配線構造を持つ半
導体素子の製造方法。 - 【請求項８】 前記エッチング阻止層パターンの幅は、
前記第１メタルトレンチの幅よりも大きいことを特徴と
する請求項３に記載のデュアルダマシン配線構造を持つ
半導体素子の製造方法。 - 【請求項９】 前記ビアコンタクトホールを形成した
後、前記第１メタルトレンチ、第２メタルトレンチ及び
ビアコンタクトホールの内部に接着を改善するか、拡散
を防止する膜質を形成する工程をさらに行うことを特徴
とする請求項３に記載のデュアルダマシン配線構造を持
つ半導体素子の製造方法。 - 【請求項１０】 第１導電パターンの形成された半導体
基板上に第１層間絶縁膜を蒸着する工程と、 前記第１層間絶縁膜上にエッチング阻止層を蒸着する工
程と、 前記エッチング阻止層をパターニングしてエッチング阻
止層パターンを形成する工程と、 前記エッチング阻止層パターンの形成された半導体基板
上に第２層間絶縁膜を蒸着する工程と、 前記半導体基板に写真及びエッチング工程を施し、前記
第１導電パターンを露出させるビアコンタクトホールを
形成する工程と、 前記第２層間絶縁膜をパターニングして前記エッチング
阻止層パターンを露出させる第１メタルトレンチと前記
第２層間絶縁膜及び第１層間絶縁膜の一部までエッチン
グされた第２メタルトレンチとを形成する工程と、 前記第１メタルトレンチ、第２メタルトレンチ及びビア
コンタクトホールを充填しつつ、半導体基板上を覆う第
２導電層を形成する工程と、 前記第２導電層を化学機械的な研磨で平坦化させる工程
とを備えることを特徴とするデュアルダマシン配線構造
を持つ半導体素子の製造方法。 - 【請求項１１】 前記第２導電層は、銅を使って形成す
ることを特徴とする請求項１０に記載のデュアルダマシ
ン配線構造を持つ半導体素子の製造方法。 - 【請求項１２】 前記エッチング阻止層は、前記第１層
間絶縁膜よりもエッチング率が低い物質を用いることを
特徴とする請求項１０に記載のデュアルダマシン配線構
造を持つ半導体素子の製造方法。 - 【請求項１３】 前記第１層間絶縁膜よりもエッチング
率が低い物質は、ＳｉＮ、ＳｉＣ及びＳｉＯ2よりなる
絶縁膜群から選ばれたいずれか一つの物質であることを
特徴とする請求項１２に記載のデュアルダマシン配線構
造を持つ半導体素子の製造方法。 - 【請求項１４】 前記エッチング阻止層パターンの厚さ
は、５００〜１、０００Åの範囲であることを特徴とす
る請求項１０に記載のデュアルダマシン配線構造を持つ
半導体素子の製造方法。 - 【請求項１５】 前記エッチング阻止層パターンの幅
は、前記第１メタルトレンチの幅よりも広いことを特徴
とする請求項１０に記載のデュアルダマシン配線構造を
持つ半導体素子の製造方法。 - 【請求項１６】 前記第１及び第２メタルトレンチを形
成した後、前記第１メタルトレンチ、第２メタルトレン
チ及びビアコンタクトホールの内部に接着を改善する
か、拡散を防止する膜質を形成する工程をさらに行うこ
とを特徴とする請求項１０に記載のデュアルダマシン配
線構造を持つ半導体素子の製造方法。 - 【請求項１７】 第１導電パターンの形成された半導体
基板上に第１層間絶縁膜を蒸着する工程と、 前記第１層間絶縁膜上にエッチング阻止層を蒸着する工
程と、 前記エッチング阻止層をパターニングして第１エッチン
グ阻止層パターンを形成する工程と、 一つの第１エッチング阻止層パターンに写真及びエッチ
ングを施し、後続工程でビアコンタクトホールを自己整
列方式で形成できる第２エッチング阻止層パターンを形
成する工程と、 前記第２エッチング阻止層パターンの形成された半導体
基板上に第２層間絶縁膜を蒸着する工程と、 前記第２層間絶縁膜に写真及びエッチング工程を施し、
第２エッチング阻止層パターンを露出させると同時に、
自己整列方式で前記第１導電パターンを露出させるビア
コンタクトホールを形成する第１メタルトレンチと前記
第１エッチング阻止層パターンによりエッチングが停止
された第２メタルトレンチを形成する工程と、 前記第１メタルトレンチ、第２メタルトレンチ及びビア
コンタクトホールを充填しつつ、半導体基板上を覆う第
２導電層を形成する工程と、 前記第２導電層を化学機械的な研磨で平坦化させる工程
とを備えることを特徴とするデュアルダマシン配線構造
を持つ半導体素子の製造方法 - 【請求項１８】 前記第２導電層は、銅を使って形成す
ることを特徴とする請求項１７に記載のデュアルダマシ
ン配線構造を持つ半導体素子の製造方法。 - 【請求項１９】 前記エッチング阻止層は、前記第１層
間絶縁膜よりもエッチング率が低い物質を用いることを
特徴とする請求項１７に記載のデュアルダマシン配線構
造を持つ半導体素子の製造方法。 - 【請求項２０】 前記第１層間絶縁膜よりもエッチング
率が低い物質は、ＳｉＮ、ＳｉＣ及びＳｉＯ2よりなる
絶縁膜群から選ばれたいずれか一つの物質であることを
特徴とする請求項１９に記載のデュアルダマシン配線構
造を持つ半導体素子の製造方法。 - 【請求項２１】 前記エッチング阻止層パターンの厚さ
は、５００〜１、０００Åの範囲であることを特徴とす
る請求項１７に記載のデュアルダマシン配線構造を持つ
半導体素子の製造方法。 - 【請求項２２】 前記第１エッチング阻止層パターンの
幅は、前記第１メタルトレンチの幅よりも大きいことを
特徴とする請求項１７に記載のデュアルダマシン配線構
造を持つ半導体素子の製造方法。 - 【請求項２３】 前記第１メタルトレンチ、第２メタル
トレンチ及びビアコンタクトホールを形成した後、前記
第１メタルトレンチ、第２メタルトレンチ及びビアコン
タクトホールの内部に接着を改善したり、拡散を防止す
る膜質を形成する工程をさらに行うことを特徴とする請
求項１７に記載のデュアルダマシン配線構造を持つ半導
体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR00P42750 | 2000-07-25 | ||
| KR10-2000-0042750A KR100366625B1 (ko) | 2000-07-25 | 2000-07-25 | 듀얼 다마신 배선구조의 반도체 소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002050684A true JP2002050684A (ja) | 2002-02-15 |
Family
ID=19679818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001117402A Pending JP2002050684A (ja) | 2000-07-25 | 2001-04-16 | デュアルダマシン配線構造の半導体素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6498092B2 (ja) |
| JP (1) | JP2002050684A (ja) |
| KR (1) | KR100366625B1 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100366625B1 (ko) * | 2000-07-25 | 2003-01-09 | 삼성전자 주식회사 | 듀얼 다마신 배선구조의 반도체 소자 및 그 제조방법 |
| KR100364811B1 (ko) * | 2000-12-29 | 2002-12-16 | 주식회사 하이닉스반도체 | 반도체 소자의 이중 다마신 형성방법 |
| US6582974B2 (en) * | 2001-11-15 | 2003-06-24 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for forming a dual damascene aperture while employing a peripherally localized intermediate etch stop layer |
| US6656811B2 (en) * | 2001-12-21 | 2003-12-02 | Texas Instruments Incorporated | Carbide emitter mask etch stop |
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| KR100941821B1 (ko) | 2006-12-27 | 2010-02-11 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성방법 |
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| US8227339B2 (en) * | 2009-11-02 | 2012-07-24 | International Business Machines Corporation | Creation of vias and trenches with different depths |
| CN102403301A (zh) * | 2010-09-17 | 2012-04-04 | 中芯国际集成电路制造(上海)有限公司 | 双镶嵌结构及其制造方法 |
| CN102969271A (zh) * | 2011-08-31 | 2013-03-13 | 上海华力微电子有限公司 | 半导体器件及其制作方法 |
| CN102437108B (zh) * | 2011-11-30 | 2013-10-23 | 上海华力微电子有限公司 | 可降低方块电阻的铜互连结构的制造方法 |
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Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2000
- 2000-07-25 KR KR10-2000-0042750A patent/KR100366625B1/ko not_active IP Right Cessation
-
2001
- 2001-02-09 US US09/780,830 patent/US6498092B2/en not_active Expired - Fee Related
- 2001-04-16 JP JP2001117402A patent/JP2002050684A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR100366625B1 (ko) | 2003-01-09 |
| US6498092B2 (en) | 2002-12-24 |
| US20020030280A1 (en) | 2002-03-14 |
| KR20020009211A (ko) | 2002-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050728 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060829 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061129 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080401 |