KR100346004B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

층간 절연막 내에 배치된 금속 배선(111)의 외주가 장벽 금속막(110)으로 피복되는 구조를 개시한다. 장벽 금속막(110)의 재료로서, TaN 등을 사용한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 배선 및 플러그가 다마신 형태로 제공되는 다층 배선 구조 및 그 제조 방법에 관한 것이다.
최근, LSI(대규모 직접 회로)의 구성이 점점 고밀도화됨에 따라 3차원 배선 구조를 갖는 다층 배선을 형성하는 기술이 점점 중요시되고 있다. 다층 배선 제조 공정 흐름에서, 금속의 퇴적 및 가공, 절연막의 퇴적 및 평탄화, 및 스루홀의 형성 및 금속의 매립에 의한 다마신 형성 등의 각 공정은 각 금속재의 내열 온도 이하의 온도에서 행해져야 한다. 또한, 실제 공정은 최종 생산물의 수율 및 신뢰도를 고려함과 동시에 단순하고 실용적인 공정으로 실현되도록 설치되어야 한다.
한편, 소자의 고속화에 대한 요구를 충족시키기 위해 구리 등의 저저항 재료들이 널리 사용되게 된다. 그러나, 구리로서 에칭에 의한 패터닝을 행하기는 어렵다. 따라서, 구리를 사용하게 되면, Al 배선 형성을 위해 사용된 종래의 방법과는 다른 방법으로 배선을 형성하여야 한다.
이러한 환경 하에서, 현재, 구리 등의 새로운 배선 재료의 특정 요건을 충족시키는 다마신형의 다층 배선을 형성하는 방법과 관련된 문제들에 대한 광범위한 검사가 행해지고 있다.
이제, 이하에서 도 8 내지 12를 참조하여 종래의 구리 다마신 배선 구조 형성 방법을 설명하기로 한다.
일단, 하층 배선은 다음과 같이 형성된다,
금속막(1)이 반도체 기판 (도면에 도시안됨)에 형성된 다음, 그 위에 (100 ㎚ 두께의) 플라즈마 SiO2막(2), (400 nm 두께의) HSQ(Hydrogen Silisesquioxane) 막(3), (100 ㎚ 두께의) 플라즈마 SiO2막(4), (400 nm 두께의) HSQ막(5) 및 (200 ㎚ 두께의) 플라즈마 SiO2막(6)이 형성된다 (도 8의 (a)). 그 위에 소정 형상으로 패터닝된 포토레지스트(7)가 형성된다 (도 8의 (b)). 포토레지스트(7)를 마스크로서 사용하여 건식 에칭을 행하여 금속막(1)에 이르는 트렌치를 형성하게 된다 (도 8의 (c)). 그 다음, 산소 플라즈마에 의한 애싱 및 아민 화합물을 함유하는 박리액(stripper)에 의한 세정에 의해 포토레지스트(7)의 박리(strip) 처리가 행해진다. 다음, 상기 트렌치의 폭보다 넓은 폭의 개구를 갖는 포토레지스트(7')가 형성되고 (도 8의 (d)), 포토레지스트(7')를 마스크로서 사용하여 다른 건식 에칭을 행함으로써, 단면이 부분적으로 T- 형상인 트렌치가 형성된다 (도 9의 (a)).
포토레지스트(7')를 제거한 다음 (도 9의 (b)), TaN으로 된 (50 ㎚ 두께의) 장벽 금속막(8)이 스퍼터링법에 의해 전면에 걸쳐 퇴적된다 (도 9의 (c)). 또한, 그 위에, 구리 전기도금을 행할 목적의 시드막(seed film) (도면에 도시안됨)이 스퍼터링법에 의해 100 ㎚ 두께로 퇴적된 다음, 그 위에 (1000 ㎚ 두께의) 구리막(10)이 전기도금법에 의해 성장하여 트렌치부를 완전히 충전시킨다(도 9의 (d)). 이어서, 트렌치부 이외의 영역에 형성된 장벽 금속막(8) 뿐아니라 구리막(10)의 부분이 CMP에 의해 제거됨으로써 하층 배선이 완성된다 (도 10의 (a)).
상기 하층 배선 위에, SiN막(20)이 플라즈마 CVD법에 의해 형성된다 (도 10의 (b)). 상기 SiN막(20)은 하층 및 상층 배선 사이의 스루홀이 이하에서와 같이 형성될 때 에칭 스토퍼로서 동작한다. SiN막(20)을 설치함으로써, 스루홀 형성시 하층 배선의 열화를 어느 정도 억제할 수 있다. 또한, SiN막은 구리 등의 금속 입자가 층간 절연막으로 확산되는 것을 억제하고 소자에 악영향을 주는 것을 방지할 수 있다. SiN막(20)의 막 두께는 통상 50 ㎚ 정도이다.
다음, 하층 배선의 형성과 유사한 방법으로 상층 배선이 형성된다. (400 ㎚ 두께의) HSQ막(13), (100 ㎚ 두께의) 플라즈마 SiO2막(14), (400 nm 두께의) HSQ막(15) 및 (200 ㎚ 두께의) 플라즈마 SiO2막(16)이 순서대로 형성된다. 그 위에 소정 형상으로 패터닝된 포토레지스트(7)가 형성된다 (도 11의 (a)).
포토레지스트(7)를 마스크로서 사용하여 건식 에칭을 행한다. 이 때, HSQ막(13)과 SiN막(20) 간의 에칭 속도 차 때문에, SiN막(20)의 상부에서 에칭이 정지된다 (도 11의 (a)). 이어서, 산소 플라즈마에 의한 에싱 및 박리액에 의한 세정에 의해 포토레지스트(17)의 박리와 함께, 에칭으로 생성된 퇴적물이 제거된다. 그 다음, 트렌치 폭보다 더 넓은 개구를 갖는 포토레지스트(17')가 형성되고, 상기 포토레지스트(17')를 마스크로 사용하여 다른 건식 에칭이 행해짐으로써 단면이 부분적으로 T-형상인 트렌치가 형성된다 (도 11의 (b)). 다음, 포토레지스트(17')뿐 아니라 에칭에 의해 생성된 에칭 퇴적물도 산소 플라즈마 애싱 및 박리액에 의한 세정에 의해 제거된다. 다음, SiN막(20)이 건식 에칭에 의해 에칭되어 구리막(10)을 노출시킨다 (도 11의 (c)). 그 다음, 박리액에 의한 세정을 다시 행하여 건식 에칭에 의해 생성된 에칭 퇴적물 또는 SiN계 퇴적물을 제거한다.
(50 ㎚ 두께의) 장벽 금속막(18)과 (1000 ㎚ 두께의) 구리막이 순서대로 형성되어 상술한 바와 같이 형성된 트렌치부를 완전히 충전시킴으로써 트렌치부가 다마신된다. 다음, CMP에 의한 평탄화를 행하여, 도 12에서 도시된 바와 같은 다층 배선 구조가 형성된다.
상술한 종래의 기술에서, 에칭 정지막을 제공할 뿐아니라 구리 등의 확산을 억제할 목적으로 SiN막이 하층 배선에 걸쳐 형성된다. 그러나, 이 막에 의해 주어지는 다음의 악영향을 고려하면, 아직도 개선할 점이 많다.
일단, 동일한 배선층 상의 배선들 사이의 기생 용량은 프린지 효과(fringe effect) 때문에 상당히 커지게 된다. 도 14는 이러한 현상을 설명하기 위한 도면이다. 동일한 배선층의 인접한 배선(50 및 51)들 사이에 기생 용량(52)을 제공하여 SiO2막(54)이 절연막으로서 기능하고, 기생 용량(53)을 제공하여 SiN막(55)이 절연막으로서 기능하도록 한다. SiO2막의 유전율이 비교적 낮기 때문에, 기생 용량(52)의 효과는 비교적 작다. 그러나, SiN의 유전율은 SiO2의 유전율의 대략 2배이므로, 기생 용량(53)은 큰 용량을 갖는다. 간단히, 기생 용량(53)의 존재는 배선(50 및 51) 간에 크로스토크가 발생되기 쉽게 만든다.
두번째로, 하층 배선의 열화 및 스루홀의 오염 등의 문제들은 SiN막 제거 단계에서 발생하기 쉽다. SiN막은 절연막인 경우, 스루홀 내의 SiN막은 제거되어야만 한다. SiN막의 제거는 건식 에칭에 의해 행해지고, 이 경우 건식 에칭에 의해 생성된 SiN계 퇴적물 또한 제거되어야 한다. SiN계 퇴적물의 제거가 통상 레지스트 박리액을 이용하여 이루어질 수 있다 하더라도, 이 때 하부 배선의 열화가 야기되기 쉽다. 저비저항을 갖는 구리가 통상 배선 재료로서 사용되지만, 구리를 열화시키지 않고 SiN계 퇴적물을 제거할 수 있는 박리액는 아직 발견되지 않았다. 결과적으로, 구리면의 열화를 야기시키지 않고 상기 퇴적물을 제거하기란 어렵다.
또한, 제조 공정에서의 단계를 간략화하기 위해, SiO2막 및 SiN막이 같은 공정에서 동시에 건식 에칭되는 방법을 사용할 수 있다. 이 경우, SiN을 완전히 제거하기 위해 오버 에칭이 행해질 때 하부의 하층 배선 또한 에칭된다. 이는 하층 배선의 표면을 열화시키고 또한 에칭으로부터 생기는 에칭 퇴적물이 홀의 내벽에 달라붙는 다른 문제를 발생시킨다. 이 에칭 퇴적물은 하층 배선을 구성하는 금속 재료와 에칭 가스의 반응 생성물을 주성분으로 하여 통상의 세정에 의해서는 제거하기 곤란하다. 그러나, 이러한 종류의 에칭 퇴적물이 남아있다면, 층간 절연막 내에 누설 전류가 흐를 수 있고 상기 층간 절연막 하에 형성된 트랜지스터 등의 소자가 오동작할 수 있는 문제를 발생시킨다.
또한, SiN계 퇴적물 또는 에칭 퇴적물이 스루홀에 남아 있는 경우, 접촉 금속 저항이 극도로 커져 전류 흐름을 중단시킬 수 있다.
상술한 바와 같이, SiN막 설치 자체가 여러가지 문제들을 야기시킨다.
그러나, SiN 등의 에칭 정지막이 전혀 설치되지 않는다면, 스루홀 형성 시의 건식 에칭의 경우 뿐아니라 마스크 제거 공정에서 애싱 및 습식 처리의 경우에 하층 배선이 노출됨으로써 표면이 현저하게 열화된다.
상기 문제를 감안하여, 본 발명의 목적은 프린지 효과에 의한 기생 용량이 생기지 않고 하층 배선의 열화 또는 스루홀의 오염이 발생하지 않는 고품질의 다층 배선 구조를 제공하는 데 있다.
본 발명의 일 양태에 따르면, 반도체 기판 상에 설치된 금속 배선, 및 상기 금속 배선의 상면과 접속하도록 형성된 비아 플러그(via plug)를 포함하고,
상기 금속 배선의 외주가 장벽 금속막으로 피복되는 반도체 장치를 제공한다.
상기 반도체 장치의 금속 배선의 외주는 장벽 금속막으로 피복되기 때문에,
제조 공정에서 금속 배선이 손상되는 경우는 거의 없으므로 우수한 특성을 보인다. 또한, 이러한 반도체 장치에서 플러그에 대한 스루홀이 금속 배선 상에 형성될 때 제거하기 어려운 에칭 퇴적물 생성을 효율적으로 방지할 수 있다.
이로써 층간 절연막 내에 흐를 수 있는 누설 전류 및 층간 절연막 아래에 형성된 트랜지스터와 같은 소자의 오동작과 같은 문제들을 해결한다. 또한, 에칭 퇴적물이 스루홀 내에 남아 있는 경우 생기는 접촉 금속 저항의 증가를 피할 수 있다.
여기서, 금속 배선의 외주는 도 1에 도시된 장벽 금속막으로 피복된다. 도면에서 도시된 바와 같이, 금속 배선(111)은 장벽 금속막(110)으로 피복된다. 본 발명에서 사용된 "금속 배선의 외주가 장벽 금속막으로 피복되는" 구조는 금속 배선의 모든 면에서의 구조를 언급하는 것으로 즉, 상면 및 하면 및 모든 측면들이 도면에서 도시된 바와 같이 장벽 금속막(110)으로 피복된다. 도 13에 도시된 바와 같은 종래의 배선 구조에서, 금속 배선(31)의 상면이 장벽 금속막(30)으로 피복되지 않고, 그 대신 SiN막 등으로 된 에칭막(32)이 형성된다. 이 때문에, 다층 배선 제조 공정 중에 금속 배선(31)의 손상 또는 그 상부에 형성된 스루홀의 오염이 발생된다고 하는 문제가 생긴다. 이와 대조하여, 본 발명에서는 금속 배선의 상면이 장벽 금속막으로 피복됨으로써 이러한 종류의 문제들이 제거될 수 있다. 또한, 배선의 외주를 장벽 금소막으로 피복하는 구조를 갖기 때문에, 구리와 같은 금속이 층간 절연막 내로 확산하는 것을 효율적으로 방지할 수 있다.
또한, 본 발명의 양태에 따르면, 반도체 기판 상에 다수의 배선층을 갖는 반도체 장치에서, 상기 배선층들 중 하나는 다양한 선폭을 갖는 다수의 금속 배선과 상기 다수의 금속 배선 중 상면과 접속하도록 형성된 다수의 비아 플러그를 포함하고, 상기 다수의 금속 배선의 외주가 장벽 금속막으로 피복되는 반도체 장치를 제공한다.
통상, 다층 배선 구조에서, 다양한 선폭을 갖는 다수의 금속 배선이 배선층들 중 하나의 배선층 내에 형성된다 (도 16). 바람직하게는 이들 다수의 금속 배선 각각의 외주가 각각 장벽 금속막으로 피복되는 구조를 갖는다. 이러한 구성에 의해, 제조 공정 중에 금속 배선에 대한 손상을 효율적으로 피할 수 있고, 금속 배선 및 스루 플러그 둘다 우수한 특성을 가질 수 있다. 즉, 상술한 바와 같이, 다양한 선폭을 갖는 금속 배선의 외주를 각각의 장벽 금속막으로 피복함으로써 제조 공정 중에 금속 배선의 손상을 피할 수 있고 플러그에 대한 스루홀의 오염이 방지될 수 있다.
다양한 선폭을 갖는 다수의 금속 배선들의 외주가 각 장벽 금속막으로 각각 피복되는 배선층들 중 하나에 놓여 있는 구조는 종래의 다마신 공정과는 다른 신규한 제조 공정에 의해서만 얻어질 수 있다. 본 발명에서, 상기 구조는 이하에서 설명된 리세스 형성 기술을 채용함으로써 얻어진다.
또한, 상기 반도체 장치에서, 다양한 선폭을 갖는 다수의 금속 배선들 모두 또는 그 중 대부분이 장벽 금속막으로 피복되는 것이 바람직하다 하더라도, 그 중 일부만이 장벽 금속막들로 피복되는 구조를 갖는 것이 가능하다.
또한, 본 발명의 양태에 따르면, 반도체 기판 상에 배치된 제1 층간 절연막의 소정 위치에 오목부를 형성하는 단계,
전면에 걸쳐 제1 장벽 금속막을 형성한 다음 상기 오목부를 실질적으로 완전히 충전시키도록 제1 도전막을 형성하는 단계,
상기 오목부를 충전시키는 상기 제1 도전막의 상부를 제거함과 함께 상기 오목부 이외의 영역에 형성된 상기 제1 도전막을 제거함으로써 리세스를 형성하는 단계,
상기 리세스를 충전시키도록 전면에 걸쳐 제2 장벽 금속막을 형성하는 단계,
상기 오목부 이외의 영역에 형성된 상기 제1 장벽 금속막과 상기 제2 금속막을 제거하는 단계,
상기 전면에 걸쳐 제2 층간 절연막을 형성하는 단계,
상기 제2 층간 절연막 내에 상기 제2 장벽 금속막에 도달하는 스루홀을 형성하는 단계, 및
상기 스루홀을 충전시키도록 제2 도전막을 형성하는 단계
를 포함하는 반도체 장치 제조 방법을 제공한다.
상기 반도체 장치 제조 방법에서, 오목부를 충전시키는 제1 도전막의 상부를 제거함으로써 리세스가 형성되고 제2 장벽 금속막에 의해 리세스를 충전시킨 다음, 오목부 이외의 영역에 형성된 제1 장벽 금속막 및 제2 장벽 금속막이 제거된다. 이러한 공정들에 의해, 장벽 금속막으로 피복된 금속 배선의 외주가 적당하게 형성될 수 있다. 이러한 구조를 갖는 금속 배선이 형성된 다음, 그 상부에 스루홀과 상층 배선이 형성됨으로써 제조 공정 중에 금속 배선이 손상되는 경우는 드물다. 따라서, 우수한 특성을 갖는 금속 배선이 얻어질 수 있다. 또한, 이러한 금속 배선 상에 형성된 스루홀이 제조 공정 중에 오염된 금속을 거의 수용하지 않음으로써 고품질을 달성한다.
본 발명에서, 금속 배선 외주가 장벽 금속막으로 피복되는 구조를 갖는 금속 배선의 형성 시 리세스 형성 수단을 사용한다. 즉, 오목부를 실질적으로 완전히 충전시키도록 제1 도전막을 형성한 다음, 제1 도전막의 상부를 제거함으로써 리세스가 형성되고 이 리세스의 부분에 제2 장벽 금속막이 형성됨으로써 상기에서 언급한 구조가 형성된다. "리세스"라는 용어는 도 4의 (a)에 도시된 형상을 갖는 가라앉은 부분을 뜻하고 다른 영역들에 비해 한단계 낮은 구성을 갖는다. 이러한 리세스를 형성함으로써, 상기 구조는 오목부의 지형에 상관없이 일정해질 수 있다. 또한, 이 방법은 배선층들 중 하나에 배치된 다양한 선폭을 갖는 다수의 금속 배선의 각 외주를 각각의 장벽 금속막으로 동일한 공정에서 동시에 피복할 수 있도록 한다.
상술한 바와 같이, 본 발명에서, 오목부를 대체로 완전히 충전시키도록 제1 도전막을 형성한 다음 제1 도전막 부분을 제거함으로써 리세스가 형성된다. 이 때, 제1 도전막의 막 두께를 감소시킴으로써 리세스와 유사한 형상을 형성하는 것이 가능해진다. 도 15는 이러한 공정을 도시한다. 일단, 부분적으로 T-형상인 트렌치가 층간 절연막(40) 내에 형성된 다음, 장벽 금속막(41)과 도전막(42)이 형성되어 트렌치를 다마신 형태로 충전시킨 다음 (도 15의 (a)), CMP를 행함으로써 리세스와 유사한 디싱부(dishing section)(43)가 형성된다 (도 15의 (b)). 그러나, 이 방법에서, 다마신부 형태는 오목부의 원래 형상을 반영하기 쉽고 에지부가 상승한 디시 형상이 되기 쉽다. 디싱부는 리세스와는 기본적으로 다르며, 리세스와는 달리 상면이 장벽 금속막으로 피복되지 않음으로써 결과적으로 본 발명의 효과가 얻어질 수 없다. 또한, 상술한 기술에 의하면, 동일한 배선층 내에 배치된 다양한 선폭을 갖는 다수의 오목부를 각각의 장벽막으로 동일한 공정에서 동시에 피복하기란 매우 어렵다. 이것은 각각의 금속막이 다양한 선폭을 갖는 다수의 오목부 내로 다마신 형태로 새겨진다면, 리세스 또는 리세스와 유사한 형태의 트렌치 및 어느 것으로도 형성되지 않은 2 세트의 트렌치가 남게 된다 (도 17).
따라서, 장벽 금속으로 금속 배선의 상면을 피복하기 위한 리세스의 형성은 바람직하게는 일단 제1 도전막을 형성하여 오목부를 실질적으로 완전히 충전시킨 다음 제1 도전막의 상부를 제거하는 공정에서 행해진다.
상술한 바와 같이, 본 발명에서, 금속 배선의 외주가 장벽 금속으로 피복되기 때문에, 스루홀 형성 공정 중에 금속 배선이 손상되는 경우는 거의 없다. 또한, 금속 배선 상에 형성된 스루홀은 제조 공정 중에 금속이 오염되는 경우는 거의 없다. 결과적으로, 우수한 특성을 갖는 다층 배선 구조를 얻을 수 있다.
도 1은 본 발명에 따른 다층 배선 구조를 설명하는 개략도.
도 2는 본 발명의 반도체 장치 제조 방법의 공정을 도시하는 일련의 개략적인 단면도.
도 3은 본 발명의 반도체 장치 제조 방법의 다른 공정을 도시하는 일련의 개략적인 단면도.
도 4는 본 발명의 반도체 장치 제조 방법의 다른 공정을 도시하는 일련의 개략적인 단면도.
도 5는 본 발명의 반도체 장치 제조 방법의 다른 공정을 도시하는 일련의 개략적인 단면도.
도 6은 본 발명의 반도체 장치 제조 방법의 다른 공정을 도시하는 일련의 개략적인 단면도.
도 7은 본 발명의 반도체 장치 제조 방법의 다른 공정을 도시하는 일련의 개략적인 단면도.
도 8은 종래의 반도체 장치 제조 방법의 공정을 도시하는 일련의 개략적인 단면도.
도 9는 종래의 반도체 장치 제조 방법의 다른 공정을 도시하는 일련의 개략적인 단면도.
도 10은 종래의 반도체 장치 제조 방법의 다른 공정을 도시하는 일련의 개략적인 단면도.
도 11은 종래의 반도체 장치 제조 방법의 다른 공정을 도시하는 일련의 개략적인 단면도.
도 12는 종래의 반도체 장치 제조 방법의 다른 공정을 도시하는 일련의 개략적인 단면도.
도 13은 종래 기술의 다층 배선 구조를 도시하는 개략도.
도 14는 SiN막이 설치된 배선 구조와 연관된 문제를 설명하는 도면.
도 15는 리세스와 유사한 형상으로 형성하는 공정을 도시하는 일련의 개략적인 단면도.
도 16은 본 발명의 배선 구조를 도시하는 개략적인 단면도.
도 17은 종래의 배선 형성 공정을 설명하는 일련의 개략적인 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 금속막
2, 4, 6 : 플라즈마 SiO2막
3, 5 : HSQ 막
7, 7' : 포토레지스트
8, 11 : 장벽 금속막
본 발명에서, 금속 배선 형성 공정은 단일 다마신 공정 또는 이중 다마신 공정일 수 있다. 따라서, 본 발명에서 금속 배선의 단면은 부분적으로는 직사각형 또는 T-형상일 수 있다. 도 16은 다른 공정을 사용함으로써 형성된 다양한 형상의 배선을 개략적으로 도시한 것이다. 배선(1)은 단일 다마신 공정을 통해 단면이 직사각형으로 형성된다. 배선(2 및 3)은 이중 다마신 공정을 통해 단면이 부분적으로 T 형상으로 형성된다.
본 발명의 반도체 장치에서, 금속 배선의 외주는 바람직하게는 단일 재료로 된 장벽 금속막으로 피복된다. 또한, 본 발명의 반도체 제조 방법에서, 바람직하게는 제1 장벽 금속막과 제2 장벽 금속막은 동일한 재료로 이루어진다. 이러한 구성을 취함으로써, 간단하고 실용적인 공정에 의해 웰-형상의 금속 배선이 형성될 수 있다. 이와 비교하여, 이중층 구조를 갖는 장벽 금속막이 금속 배선 아래 및 그 측면들에 형성되는 경우, 배선의 상면을 평탄화시키는 공정에서 단차형 갭이 발생하여 결과적으로 층간 절연막을 형성하는 다음의 공정에서 다마신 등에서의 오류를 야기시키기 쉽다.
본 발명의 반도체 장치에서의 금속 배선 뿐아니라 본 발명의 반도체 장치 제조 방법에서의 제1 및 제2 도전막은 바람직하게는 낮은 비저항을 갖는 금속 재료로 이루어진다. 예를 들어, 바람직하게는 구리계 금속막, 은계 금속막 등을 사용한다. 여기에서 사용된 바와같이, 구리계 금속막은 구리 또는 구리 합금으로 된 막을 언급하는 것이고, 은계 금속막은 은 또는 은계 합금으로 된 막을 언급하는 것이다. 이러한 종류의 낮은 비저항 재료를 사용하면, 우수한 특성을 갖는 배선이 제조될 수 있지만, 한편으로 스루홀을 형성하는 공정에서 손상을 받기 쉽다. 이에 대해, 본 발명에서는 스루홀 형성 공정 중에 손상 문제를 제거할 수 있기 때문에, 상기 재료들의 우수한 특성을 충분히 잘 활용할 수 있다. 또한, 배선이 구리로 형성된다면, 구리막은 전기 도금법, CVD 방법, 스퍼터링법 등에 의해 성장될 수 있다.
본 발명의 장벽 금속막은 스루홀 내에 다마신 형태로 새겨진 금속이 확산되는 것을 방지하는 기능을 갖는 막이다. 예를 들어, 상기 막으로서 Ti, TiN, TiSiN, W, WN, WSiN, Ta, TaN, TaSiN 등을 사용할 수 있다. 이들 중에서 Ta, TaN, TaSiN을 사용하는 것이 바람직한 데, 이들이 CMP 등에 대해 높은 연마 속도를 갖기 때문에 이들 내에 리세스를 적절하고 용이하게 형성할 수 있기 때문이다.
본 발명에 따른 반도체 장치의 제조 방법에서, 제1 장벽 금속막과 제2 장벽 금속막은 동일한 재료 또는 다른 재료일 수 있다. 상기한 이유로 제1 장벽 금속의 재료로서 Ta, TaN, TaSiN이 바람직하다.
본 발명에 따른 반도체 장치의 제조 방법에서, 스루홀은 예를 들어 건식 에칭에 의해 형성된다. 스루홀이 건식 에칭에 의해 형성되면, 종래 기술에서 하부 배선층이 노출되기 때문에 세정이 어려운 에칭 퇴적물이 건식 에칭에 의해 생성되어 스루홀의 내벽에 접착되는 문제가 생기게 된다. 이와 대조하여, 본 발명에서, 배선층의 상면이 장벽 금속막으로 피복되므로 상술한 문제들이 발생되지 않을 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에서, 오목부 이외의 영역에 형성된 제1 도전막을 제거하는 것 뿐아니라 리세스의 형성도 바람직하게는 CMP에 의해 행해진다. 구리 등을 도전막 재료로서 사용하면, CMP를 활용함으로써 양호한 평탄화를 행할 수 있다. 또한, 조건들을 적합하게 선택함으로써 리세스가 적합하게 형성될 수 있다.
본 발명의 리세스 형성에서, 바람직하게는 도전막 대 장벽막의 에칭 선택비를 높게 하여 장벽 금속막이 좀 더 용이하게 연마되는 조건을 제공한다. 이러한 조건을 달성하기 위한 한가지 방법은 장벽 금속막의 재료를 적합하게 선택하는 데 있다. 본 발명에서와 같은 다마신형 도전막에서, 전형적으로 낮은 비저항을 갖는 구리를 사용한다. 이 경우, 상기에서 언급한 Ta계 장벽 금속막을 사용한다면, 구리막 또는 도전막은 좀 더 선택적으로 연마되기 쉽고 리세스도 좀 더 용이하게 행해진다.
또한 상기 조건을 달성하기 위한 다른 방법들로서, 연마 용액의 조성비를 다르게 하거나, 연마 압력 조정 등을 들 수 있다. 만약 연마 용액의 조성비, 연마 압력 등이 장벽 금소막의 재료에 따라 적합하게 제어된다면, 에칭 선택비가 상승할 수 있고 리세스가 적합하게 형성될 수 있다.
제1 실시예
도2 내지 6을 참조하여 본 예를 설명한다. 본 예에서, 하층 배선과 상층 배선은 구리 다마신 배선 구조를 갖는다. 간단히, 본 예는 소위 이중 다마신 공정을 사용한 예이다.
[하층 배선 형성]
일단, 하층 배선을 다음과 같이 제조한다.
금속막(1)이 반도체 기판 (도면에 도시안됨) 상에 형성된 다음, 그 위에 (100 ㎚ 두께의) 플라즈마 SiO2막(2), (400 nm 두께의) HSQ 막(3), (100 ㎚ 두께의) 플라즈마 SiO2막(4), (400 nm 두께의) HSQ 막(5) 및 (100 ㎚ 두께의) 플라즈마 SiO2막(6)이 순서대로 형성된다 (도 2의 (a)). 그 위에 소정 형상으로 패터닝된 포토레지스트(7)가 형성된다 (도 2의 (b)). 포토레지스트를 마스크로서 사용하여 건식 에칭을 행하여 금속막(1)에 이르는 트렌치를 형성하게 된다 (도 2의 (c)). 이 다음, 산소 플라즈마에 의한 애싱 및 아민 화합물을 함유하는 박리액에 의한 세정에 의해 포토레지스트(7)의 박리 처리가 행해진다. 다음, 이러한 트렌치의 폭보다 넓은 폭의 개구를 갖는 포토레지스트(7')가 형성되고 (도 2의 (d)), 포토레지스트(7')를 마스크로 사용한 다른 건식 에칭을 행한다. 이 때, 플라즈마 SiO2막(4)의 상부에서 에칭을 정지시키도록 HSQ막 대 플라즈마 SiO2막의 에칭비를 높게 만드는 에칭 가스를 사용하는 것이 바람직하다. 본 예에서, C4F8, Ar 및 O2를 함유하는 혼합 가스를 사용한다. 이제, 단면이 부분적으로 T-형상인 트렌치가 형성된다 (도 3의 (a)).
포토레지스트(7')를 제거한 다음 (도 3의 (b)), TaN으로 된 (50 ㎚ 두께의) 장벽 금속막(8)이 스퍼터링법에 의해 전면에 걸쳐 퇴적된다 (도 3의 (c)). 또한, 그 위에, 구리 전기도금을 행할 목적의 시드막 (도면에 도시안됨)이 스퍼터링법에 의해 퇴적된 다음, (1000 ㎚ 두께의) 구리막(10)이 전기도금법에 의해 형성되어 트렌치부를 완전히 충전시킨다 (도 3의 (d)). 다음, 트렌치부 이외의 영역에 형성된 구리막(10)과 함께, 트렌치부를 충전하는 구리막(10)의 상부를 CMP에 의해 제거함으로써, 리세스(25)가 형성된다 (도 4의 (a)). 리세스의 깊이는 40 ㎚ 정도로 설정된다.
다음, 스퍼터링법을 사용하여, TaN으로 된 (50 ㎚ 두께의) 장벽 금속(11)이 전면에 걸쳐 퇴적된다 (도 4의 (b)). 다음, 트랜치부 이외의 영역에 형성된 장벽 금속막(11) 및 장벽 금속막(8)을 CMP에 의해 제거함으로써, 하층 배선이 형성된다 (도 4의 (c)).
[상층 배선의 형성]
다음, 하층 배선의 형성에서와 유사한 방법으로 상층 배선이 형성된다. 일단, (100 ㎚ 두께의) 플라즈마 SiO2막(12), (400 nm 두께의) HSQ 막(13), (100 ㎚ 두께의) 플라즈마 SiO2막(14), (400 nm 두께의) HSQ 막(15) 및 (100 ㎚ 두께의) 플라즈마 SiO2막(16)이 순서대로 형성된다 (도 5의 (a)). 그 위에 소정 형상으로 패터닝된 포토레지스트(17)가 형성된다 (도 5의 (b)). 포토레지스트를 마스크로서 사용하여 건식 에칭을 행하여 금속막(1)에 이르는 트렌치를 형성하게 된다 (도 6의 (a)).
산소 플라즈마에 의한 애싱 및 박리액에 의한 세정에 의해 포토레지스트(17)의 박리 처리를 행한 다음, 상기 트렌치의 폭보다 넓은 개구를 갖는 포토레지스트(17')를 형성한 다음 (도 6의 (b)), 포토레지스트(17')를 마스크로서 사용하여 다른 건식 에칭을 행함으로써, 단면이 부분적으로 T-형상인 트렌치가 형성된다. 그 다음, TaN으로 된 (두께 50 ㎚의) 장벽 금속막(18)과 (두께 1000 ㎚의) 구리막(19)이 순서대로 형성되어 트렌치부를 완전히 충전시킨다. CMP에 의한 평탄화 및 리세스 형성에 이어, TaN으로 된 (50 ㎚ 두께의) 장벽 금속막(22)이 전면에 걸쳐 퇴적된 다음 다시 CMP를 행함으로써, 도 7에 도시된 바와 같은 다층 배선 구조가 형성된다. 도 1은 이러한 다층 배선 구조의 개략적인 사시도이다. 도면에서 명백한 바와 같이, 금속 배선(111)의 외주는 장벽 금속막(110)으로 피복된다.
상술한 바와 같이 제조된 다층 배선 구조는 전류 누설, 스루홀의 저항 또는 기생 용량의 증가와 같은 어떠한 문제도 갖지 않고 저저항의 우수한 특성을 나타낸다.
또한, 본 예가 이중 다마신 공정을 포함하는 다층 배선 제조 방법을 예로서 사용하여 설명하였지만, 단일 다마신 공정과 같은 다른 공정에도 적용될 수 있음을 주지하기 바란다.

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  9. 반도체 장치 제조 방법에 있어서,
    반도체 기판 상에 배치된 제1 층간 절연막의 소정 위치에 오목부(caved-in section)를 형성하는 단계,
    전면에 걸쳐 Ta계 재료의 제1 장벽 금속막을 형성한 다음 상기 오목부를 실질적으로 완전히 충전시키도록 구리계 금속의 제1 도전막을 형성하는 단계,
    상기 오목부를 충전시키는 상기 제1 도전막의 상부를 제거함과 함께 상기 오목부 이외의 영역에 형성된 상기 제1 도전막을 제거함으로써 리세스를 형성하는 단계로서, 화학적 기계적 연마에 의해 수행되는 단계,
    상기 리세스를 충전시키도록 전면에 걸쳐, 상기 제1 장벽 금속막과 동일한 재료로 이루어진 제2 장벽 금속막을 형성하는 단계,
    상기 오목부 이외의 영역에 형성된 상기 제1 장벽 금속막과 상기 제2 금속막을 제거하는 단계,
    전면에 걸쳐 제2 층간 절연막을 형성하는 단계,
    상기 제2 층간 절연막 내에 상기 제2 장벽 금속막에 도달하는 스루홀을 형성하는 단계, 및
    상기 스루홀을 충전시키도록 제2 도전막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  10. 제9항에 있어서, 상기 스루홀은 건식 에칭에 의해 형성되는 반도체 장치 제조 방법.
  11. 제9항에 있어서, 상기 제1 장벽 금속막은 Ta, TaN, 또는 TaSiN으로 이루어진 반도체 장치 제조 방법.
  12. 제9항에 있어서, 상기 제1 도전막은 구리 또는 구리 함금으로 구성되는 반도체 장치 제조 방법.
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