KR101776284B1 - 반도체 기억 소자의 제조 방법 - Google Patents

반도체 기억 소자의 제조 방법 Download PDF

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Abstract

반도체 기억 소자의 제조 방법을 제공한다. 이 방법에 따르면, 기판 상의 하부 몰드막 상에, 다마신 기법을 이용하여 하드 마스크 패턴을 형성하고, 하드 마스크 패턴을 식각 마스크로 사용하여 하부 몰드막을 식각하여, 하드 마스크 패턴 아래에 돌출부를 정의한다. 돌출부의 상면 보다 낮은 레벨에 위치한 하부 몰드막의 식각된 상면 상에 서포터 패턴을 형성하고, 서포터 패턴에 지지된 하부 전극을 형성한다.

Description

반도체 기억 소자의 제조 방법{METHODS OF FABRICATING A SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로, 반도체 기억 소자의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 반도체 기억 소자들 중에서, 디램 소자(DRAM device)의 단위 셀은 논리 데이터를 저장하는 캐패시터를 포함할 수 있다.
반도체 소자의 고집적화 경향이 심화됨에 따라, 한정된 평면적 내에서 캐패시터의 용량을 증가시키기 위하여, 캐패시터의 높이(height)가 증가되고 있다. 하지만, 캐패시터의 높이가 증가됨으로써, 디램 소자의 신뢰성이 저하될 수 있다. 예컨대, 캐패시터의 기울어짐 등이 발생되어, 디램 소자의 신뢰성이 저하될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 신뢰성을 향상시킬 수 있는 반도체 기억 소자의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된, 반도체 기억 소자의 제조 방법을 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 기억 소자의 제조 방법을 제공한다. 본 발명의 일 실시예에 따른 제조 방법은 기판 상의 하부 몰드막(lower mold layer) 상에, 다마신 기법(damascene method)을 이용하여 하드 마스크 패턴을 형성하는 것; 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 하부 몰드막을 식각하여, 상기 하드 마스크 패턴 아래에 돌출부를 정의하는 것; 상기 돌출부의 상면 보다 낮은 레벨에 위치한 상기 하부 몰드막의 식각된 상면 상에 서포터 패턴(supporter pattern)을 형성하는 것; 및 상기 서포터 패턴에 지지된 하부 전극을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 하드 마스크 패턴을 형성하는 것은, 상기 하부 몰드막 상에 가이드-개구부를 갖는 가이드막을 형성하는 것; 상기 가이드-개구부를 채우는 하드마스크막을 기판 상에 형성하는 것; 상기 하드마스크막을 상기 가이드막이 노출될 때까지 평탄화시키어, 상기 가이드-개구부를 채우는 하드 마스크 패턴을 형성하는 것; 및 상기 하드 마스크 패턴을 식각 마스크로 사용하여, 상기 가이드막을 제거하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 서포터 패턴을 형성하는 것은, 상기 돌출부를 갖는 기판 상에 서포터막을 형성하는 것; 및 상기 서포터막을 상기 돌출부의 상면이 노출될 때까지 평탄화시키는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 방법은 상기 서포터막을 형성하기 전에, 상기 돌출부 상의 상기 하드 마스크 패턴을 제거하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 하부 전극을 형성하는 것은, 상기 하부 몰드막을 관통하고, 상기 서포터 패턴의 측벽의 적어도 일부를 노출시키는 전극홀을 형성하는 것; 상기 전극홀 내에 상기 하부 전극을 형성하는 것; 및 상기 하부 몰드막을 제거하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 방법은 상기 전극홀을 형성하기 전에, 상기 서포트 패턴 및 돌출부 상에 상부 몰드막을 형성하는 것을 더 포함할 수 있다. 이 경우에, 상기 전극홀을 형성하는 것은, 상기 상부 및 하부 몰드막들을 연속적으로 관통하고, 상기 서포터 패턴의 측벽의 적어도 일부를 노출시키는 전극홀을 형성하는 것을 포함할 수 있다. 상기 하부 몰드막을 제거하는 것은, 상기 하부 및 상부 몰드막들을 제거하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 전극홀을 형성하는 것은, 상기 상부 몰드막 상에 홀-개구부를 갖는 마스크막을 형성하되, 상기 홀-개구부의 바닥면은 상기 돌출부의 상면의 일부와 중첩되는 것; 및 상기 마스크막을 식각 마스크로 사용하여, 상기 상부 몰드막 및 하부 몰드막을 식각하여 상기 전극홀을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 마스크막은 상기 돌출부의 상면의 일부분들을 각각 노출시키는 복수의 홀-개구부들을 가질 수 있다. 이 경우에, 상기 전극홀은 복수로 형성되어, 상기 복수의 홀-개구부들 아래에 각각 형성될 수 있다. 상기 하부 전극은 복수로 형성되어, 상기 복수의 전극홀들 내에 각각 형성될 수 있다.
일 실시예에 따르면, 상기 홀-개구부의 바닥면은 상기 돌출부와 인접한 상기 서포터 패턴의 일부분과도 중첩될 수 있다. 이 경우에, 상기 전극홀을 형성하는 것은, 상기 마스크막을 식각 마스크로 사용하여, 상기 상부 몰드막, 하부 몰드막, 및 상기 홀-개구부의 바닥면과 중첩된 상기 서포터 패턴의 일부분을 식각하여 상기 전극홀을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 전극홀 내에 상기 하부 전극을 형성하는 것은, 상기 전극홀을 갖는 기판 상에 하부 전극막을 콘포말하게 형성하는 것; 상기 하부 전극막 상에 상기 전극홀을 채우는 충전막(filling layer)을 형성하는 것; 및 상기 충전막 및 하부 전극막을 평탄화시키어, 상기 전극홀 내에 상기 하부 전극 및, 충전 패턴을 형성하는 것을 포함할 수 있다. 상기 하부 몰드막을 제거하는 것은, 상기 하부 몰드막 및 상기 충전 패턴을 제거하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 방법은 상기 하부 전극의 표면 상에 캐패시터-유전막을 형성하는 것; 및 상기 캐패시터-유전막 상에 상기 하부 전극의 상기 표면을 덮는 상부 전극을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 돌출부는 평면적 관점에서, 원, 타원, 다각형, 또는 일 방향으로 연장된 라인 형태로 형성될 수 있다.
본 발명의 다른 실시예에 따른 제조 방법은 기판 상의 하부 몰드막 상에, 가이드-개구부를 갖는 가이드막을 형성하는 것; 상기 가이드-개구부를 채우는 하드마스크막을 형성하는 것; 상기 하드마스크막을 상기 가이드막이 노출될 때까지 평탄화시키어, 상기 가이드-개구부 내에 하드 마스크 패턴을 형성하는 것; 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 가이드막 및 하부 몰드막을 식각하여 상기 하드 마스크 패턴 아래에 돌출부를 정의하되, 상기 하부 몰드막은 상기 돌출부, 및 상기 돌출부의 상면 보다 낮은 레벨에 위치한 식각된 상면을 갖는 것; 상기 돌출부를 갖는 기판 상에 서포터막을 형성하는 것; 상기 서포터막을 상기 돌출부의 상면이 노출될 때까지 평탄화시키어, 서포터 패턴을 형성하는 것; 및 상기 서포터 패턴에 접촉되고, 상기 서포터 패턴에 의해 지지된 하부 전극을 형성하는 것을 포함할 수 있다.
상술된 반도체 기억 소자의 제조 방법에 따르면, 상기 하드 마스크 패턴(130a)을 다마신 공정으로 형성하고, 또한, 상기 서포터 패턴는 상기 하부 몰드막의 돌출부 및 평탄화 공정을 이용하여 형성된다. 이로써, 상기 서포터 패턴의 제조가 매우 용이해져, 반도체 기억 소자의 제조 공정의 마진들을 충분히 확보할 수 있다. 또한, 반도체 기억 소자의 제조 공정 시에 발생될 수 있는 여러 문제점들(ex, 보이드(void) 및/또는 식각부산물 등)을 최소화할 수 있다. 그 결과, 우수한 신뢰성을 갖고 고집적화에 최적화된 반도체 기억 소자를 구현할 수 있다.
도 1a 내지 도 11a는 본 발명의 실시예들에 따른 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들.
도 1b 내지 도 11b는 각각 도 1a 내지 도 a의 I-I'을 따라 취해진 단면도들.
도 12 내지 도 14는 본 발명의 실시예들에 따른 반도체 기억 소자의 제조 방법의 변형예를 설명하기 위한 평면도들.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 11a는 본 발명의 실시예들에 따른 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 1b 내지 도 11b는 각각 도 1a 내지 도 a의 I-I'을 따라 취해진 단면도들이다. 설명의 편의를 위하여, 도 1b 내지 도 11b의 단면도들은 확대된 도면들이다.
도 1a 및 도 1b를 참조하면, 기판(100) 상에 층간 유전막(105)을 형성할 수 있으며, 상기 층간 유전막(105)을 관통하는 복수의 콘택 플러그들(110)를 형성할 수 있다. 도 1a에 개시된 바와 같이, 상기 콘택 플러그들(110)은 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 상기 콘택 플러그들(110)의 각각의 하부면은 상기 기판(100)에 형성된 스위칭 소자(미도시함)의 일 단자와 전기적으로 형성될 수 있다. 예컨대, 상기 스위칭 소자는 다이오드 또는 전계 효과 트랜지스터 등일 수 있다. 상기 층간 유전막(105)은 산화막, 질화막 및/또는 산화 질화막 등으로 형성될 수 있다. 상기 콘택 플러그(110)는 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐 등), 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄 등) 또는 전이 금속(ex, 티타늄, 탄탈늄 등) 등에서 적어도 하나를 포함할 수 있다.
상기 콘택 플러그들(110)을 갖는 기판(100) 상에 식각 정지막(115) 및 하부 몰드막(120, lower mold layer)을 차례로 형성할 수 있다. 상기 식각 정지막(115)은 상기 하부 몰드막(120)에 대하여 식각선택비를 갖는 절연 물질을 포함할 수 있다. 예컨대, 상기 하부 몰드막(120)은 산화막으로 형성될 수 있으며, 상기 식각 정지막(115)은 질화막 및/또는 산화질화막 등으로 형성될 수 있다.
도 2a 및 도 2b를 참조하면, 상기 하부 몰드막(120) 상에, 가이드-개구부(127, guide-opening)를 갖는 가이드막(125)을 형성할 수 있다. 상기 가이드-개구부(127)은 포토리소그라피 공정 및 식각 공정 등을 포함하는 패터닝 공정을 상기 가이드막(125)에 수행하여 형성될 수 있다. 상기 가이드막(125)은 복수의 상기 가이드-개구부들을 가질 수 있다. 일 실시예에 따르면, 상기 가이드막(125)은 상기 하부 몰드막(120)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 하부 몰드막(120)은 PE-CVD 공정에 의한 산화막으로 형성될 수 있으며, 상기 가이드막(125)은 TEOS 산화막 및/또는 BPSG막 등으로 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 예컨대, 상기 가이드막(125)은 실질적으로 상기 하부 몰드막(120)과 동일한 식각율을 갖는 물질을 포함할 수도 있다.
상기 가이드-개구부(127)는 상기 콘택 플러그(110)와 중첩될 수 있다. 도 2a에 개시된 바와 같이, 상기 가이드-개구부들(127)의 각각은 복수의 상기 콘택 플러그들(110)과 중첩될 수 있다. 상기 가이드-개구부(127)은 평면적 관점에서 원 형태일 수 있다. 이와는 달리, 상기 가이드-개구부(127)는 평면적 관점에서 타원 형태 또는 다각형 형태일 수도 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 가이드-개구부(127)의 평면적 형태는 다른 형태일 수도 있다.
상기 기판(100) 상에, 상기 가이드-개구부(127)를 채우는 하드마스크막(130)을 형성할 수 있다. 상기 하드마스크막(130)은 상기 가이드막(125)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 또한, 상기 하드마스크막(130)은 상기 하부 몰드막(120)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 하드마스크막(130)은 반도체 물질(ex, 실리콘 등)로 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 상기 하드마스크막(130)을 상기 가이드막(125)이 노출될 때까지 평탄화시키어, 상기 가이드-개구부(127)를 채우는 하드마스크 패턴(130a)을 형성할 수 있다. 상기 하드마스크막(130)은 화학적기계적 연마 공정 또는 에치백 공정 등에 의하여 평탄화될 수 있다.
상술된 바와 같이, 상기 하드마스크 패턴(130a)은 상기 가이드-개구부(127), 하드마스크막(130)의 형성 공정, 및 상기 평탄화 공정 등에 의해 형성될 수 있다. 다시 말해서, 상기 하드마스크 패턴(130a)은 다마신 기법(damascene method)에 의해 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 하드마스크 패턴(130a)을 식각 마스크로 사용하여, 상기 가이드막(125), 및 하부 몰드막(120)의 윗부분을 연속적으로 식각할 수 있다. 이에 따라, 상기 가이드막(125)이 제거될 수 있으며, 상기 하드마스크 패턴(130a) 아래에 돌출부(123)가 정의될 수 있다. 상기 돌출부(123)는 상기 하부 몰드막(120)의 일부분에 해당한다. 상기 하드마스크 패턴(130a)을 이용한 식각 공정에 의하여, 상기 하부 몰드막(120)은 상기 돌출부(123)의 상면(124) 보다 낮은 레벨에 위치한 식각된 상면(121)을 가질 수 있다.
도 5a 및 도 5b를 참조하면, 이어서, 상기 하드마스크 패턴(130a)을 제거하여, 상기 돌출부(123)의 상면을 노출시킬 수 있다. 이어서, 상기 기판(100) 상에 서포터막(135, supporter layer)을 형성할 수 있다. 상기 서포터막(135)은 상기 하부 몰드막(120)과 다른 절연 물질로 형성될 수 있다. 이에 따라, 상기 서포터막(135)은 상기 하드 몰드막(120)에 대하여 식각 선택비를 가질 수 있다. 예컨대, 상기 서포터막(135)은 질화물을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 서포터막(135)을 상기 돌출부(123)의 상면이 노출될 때까지 평탄화시키어, 서포터 패턴(135a)을 형성할 수 있다. 상기 서포터 패턴(135a)은 상기 하부 몰드막(120)의 상기 식각된 상면(121) 상에 형성된다. 상기 평탄화 공정에 의하여, 상기 서포터 패턴(135a)의 상면은 상기 돌출부(123)의 상부면과 실질적으로 공면(coplanar)을 이룰 수 있다. 상기 서포터막(135)은 화학적기계적 연마 공정에 의해 평탄화될 수 있다. 이와는 달리, 상기 서포터막(135)은 에치백 공정에 의해 평탄화될 수도 있다. 상기 서포터막(135)이 에치백 공정에 의해 평탄화되는 경우에, 상기 에치백 공정은, HDP 산화막(High Density Plasma oxide layer)의 증착 공정의 고 이온 플라즈마(high ionic plasma)를 사용하지 않는 것이 바람직하다.
상술된 바와 같이, 상기 서포터 패턴(135a)은 상기 돌출부(123) 및 상기 서포터막(135)의 평탄화 공정에 의해 형성될 수 있다. 즉, 상기 서포터 패턴(135a)은 상기 돌출부(123)를 이용한 다마신 공정으로 형성될 수 있다.
상술한 제조 방법에 따르면, 상기 하드 마스크 패턴(130a)을 제거한 후에, 상기 서포터막(135)을 형성할 수 있다. 이와는 다르게, 상기 서포터막(135)을 형성한 후에, 상기 하드 마스크 패턴(130a)이 제거될 수도 있다. 즉, 상기 하드 마스크 패턴(130a), 및 돌출부(123)를 갖는 하부 몰드막(120) 상에 상기 서포터막(135)을 형성한 후에, 상기 서포터막(135) 및 상기 하드마스크 패턴(130a)을 상기 돌출부(123)의 상면이 노출될 때까지 평탄화시키어, 상기 서포터 패턴(135a)을 형성할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 서포터 패턴(135a) 및 돌출부(123) 상에 상부 몰드막(140)을 형성할 수 있다. 상기 상부 몰드막(140)은 상기 서포터 패턴(135a)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 상부 몰드막(140)은 산화막으로 형성될 수 있다.
상기 상부 몰드막(140) 상에 홀-개구부(143)를 갖는 마스크막(145)을 형성할 수 있다. 상기 마스크막(145)은 복수의 상기 홀-개구부들(143)을 가질 수 있다. 도 7a에 개시된 바와 같이, 상기 홀-개구부들(143)은 서로 옆으로 이격된다. 상기 홀-개구부들(143)의 바닥면들은 상기 콘택 플러그들(110)과 각각 중첩될 수 있다.
상기 각 홀-개구부(143)의 바닥면은 상기 돌출부(123)의 일부분과 중첩될 수 있다. 또한, 상기 각 홀-개구부(143)의 바닥면은, 상기 돌출부(123)의 상기 일부분에 인접한 상기 서포터 패턴(135a)의 일부분과도 중첩될 수 있다.
도 7a에 개시된 바와 같이, 상기 돌출부들(123)의 각각은 복수의 상기 홀-개구부들(143)과 중첩될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 마스크막(140)을 식각 마스크로 사용하여, 상기 상부 몰드막(140) 및 하부 몰드막(120)을 연속적으로 식각하여 전극홀(150)을 형성할 수 있다. 이때, 상기 전극홀(150)은 상기 식각 정지막(115)을 노출시킬 수 있다. 이어서, 상기 노출된 식각 정지막(115)을 제거할 수 있다. 이로써, 상기 콘택 플러그(110)가 상기 전극홀(150)에 의해 노출될 수 있다.
상기 전극홀(150)은 상기 각 홀-개구부(143) 아래에 형성된다. 상기 전극홀(150)의 형성을 위한 식각 공정 시에, 상기 홀-개구부(143)와 중첩된 상기 서포터 패턴(135a)의 일부분도 식각되어 제거될 수 있다. 일 실시예에 따르면, 상기 전극홀(150)을 위한 식각 공정의 적어도 일부 식각 구간에서, 상기 하부 몰드막(120)의 식각율은 상기 서포터 패턴(135a)의 식각율과 실질적으로 동일할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
도 8b에 도시된 바와 같이, 상기 전극홀(150)은 상기 돌출부(123)와 인접한 상기 서포터 패턴(135a)의 측벽의 일부를 노출시킬 수 있다. 상기 전극홀(150)을 형성한 후에, 상기 마스크막(145)을 제거할 수 있다.
도 9a 및 도 9b를 참조하면, 이어서, 상기 전극홀(150)을 갖는 기판(100) 상에 하부 전극막을 콘포말(conformal)하게 형성하고, 상기 하부 전극막 상에 상기 전극홀(150)을 채우는 충전막(filling layer)을 형성할 수 있다. 상기 충전막 및 상기 하부 전극막을 상기 상부 몰드막(140)이 노출될 때까지 평탄화시키어, 상기 전극홀(150) 내에 하부 전극(155) 및 충전 패턴(160)을 형성할 수 있다. 상기 하부 전극(155)은 상기 서포터 패턴(135a)과 접촉될 수 있다.
상기 하부 전극(150)은 도전 물질을 포함할 수 있다. 예컨대, 상기 하부 전극(150)은 도핑된 반도체(ex, 도핑된 실리콘), 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄 등) 또는 전이 금속(ex, 티타늄, 탄탈늄 등) 등에서 적어도 하나를 포함할 수 있다. 상기 충전 패턴(160)은 상기 서포터 패턴(135a)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 또한, 상기 충전 패턴(160)은 상기 하부 및 상부 몰드막들(120, 140)과 실질적으로 동일한 식각율을 갖거나, 상기 하부 및 상부 몰드막들(120, 140) 보다 빠른 식각율을 가질 수 있다. 예컨대, 상기 충전 패턴(160)은 산화물을 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 상기 상부 몰드막(140), 하부 몰드막(120) 및 충전 패턴(160)을 제거할 수 있다. 이에 따라, 상기 하부 전극(155)의 표면이 노출될 수 있다. 상기 하부 전극(155)의 노출된 표면은 상기 충전 패턴(160)의 제거에 의해 노출된 부분과, 상기 하부 및 상부 몰드막들(120, 140)의 제거에 의해 노출된 부분을 포함할 수 있다.
상기 돌출부(123)는 상기 상부 몰드막(140)과 접촉된다. 이로써, 상기 상부 몰드막(140) 및 하부 몰드막(120)은 함께 제거될 수 있다. 상기 하부 및 상부 몰드막들(120, 140)과 충전 패턴(160)은 등방성 식각 공정(ex, 습식 식각 공정 등)에 의해 제거될 수 있다.
상기 상부 몰드막(140), 하부 몰드막(120) 및 충전 패턴(160)의 제거 시에, 상기 서포터 패턴(135a)은 잔존되며, 상기 하부 전극들(155)은 상기 서포터 패턴(135a)에 의해 지지된다. 이로써, 상기 하부 전극들(155)의 기울어짐이 방지된다. 상기 상부 및 하부 몰드막들(140, 120) 및 충전 패턴(160)의 제거 시에, 상기 식각 정지막(115)도 잔존된다. 이로써, 상기 식각 정지막(115)에 의해 상기 층간 유전막(105)이 보호될 수 있다.
도 11a 및 도 11b를 참조하면, 상기 하부 전극(155)의 상기 표면 상에 캐패시터-유전막(165)을 형성할 수 있다. 상기 하부 전극(155)의 상기 표면을 덮는 상부 전극(170)을 상기 캐패시터-유전막(165) 상에 형성할 수 있다. 상기 캐패시터-유전막(165)은 산화물, 질화물, 산화질화물 및/또는 고유전물(high-k dielectric) 등을 포함할 수 있다. 상기 고유전물은 산화 알루미늄 및/또는 산화 하프늄 등과 같은 절연성 금속 질화물을 포함할 수 있다. 상기 상부 전극(170)은 도전 물질로 형성될 수 있다. 예컨대, 상기 상부 전극(170)은 도핑된 반도체(ex, 도핑된 실리콘), 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄 등), 금속(ex, 텅스텐 등), 또는 전이 금속(ex, 티타늄, 탄탈늄 등) 등에서 적어도 하나를 포함할 수 있다.
상술된 반도체 기억 소자의 제조 방법에 따르면, 상기 하드 마스크 패턴(130a)을 다마신 공정으로 형성하고, 또한, 상기 서포터 패턴(135a)도 상기 하부 몰드막(120)의 돌출부(123)를 이용한 다마신 공정으로 형성된다. 이로써, 상기 서포터 패턴(135a)의 제조가 매우 용이해져 제조 공정들의 마진을 충분히 확보할 수 있다. 예컨대, 상기 하드 마스크 패턴(130a)의 폭이 매우 미세해 짐으로써, 상기 하드 마스크 패턴(130a)을 정의하는 포토리소그라피 공정의 공정 마진이 감소될 수 있다. 하지만, 본 발명의 실시예들에 따르면, 상기 하드 마스크 패턴(130a)을 상기 가이드막(125)의 상기 가이드-개구부(127)를 이용한 다마신 공정으로 형성함으로써, 상기 하드 마스크 패턴(135a)의 형성 공정의 공정 마진을 향상시킬 수 있다.
또한, 상기 돌출부(123)를 이용한 다마신 공정으로 상기 서포터 패턴(135a)을 형성함으로써, 상기 하부 및 상부 몰드막들(120, 140)은 보이드(void)로부터 자유로울 수 있다. 만약, 상기 서포터 패턴(135a)을 패터닝 공정으로 형성하는 경우에, 상기 돌출부(123)가 위치한 영역은 상기 상부 몰드막(140)에 의해 채워질 수 있다. 이 경우에, 상기 돌출부(123)가 위치한 영역의 종횡비가 증가하는 경우에, 상기 돌출부(123)가 위치한 영역 내에 보이드가 발생될 수 있다. 하지만, 본 발명의 실시예들에 따르면, 상기 돌출부(123)를 형성한 후에, 상기 서포터 패턴(135a)을 상기 돌출부(135) 및 평탄화 공정을 이용하는 다마신 공정으로 형성함으로써, 상기 보이드로부터 자유로울 수 있다.
이에 더하여, 상기 서포터 패턴(135a)의 형성 시에, HDP 산화막의 증착에 사용되는 고 이온 플라즈마가 사용되지 않을 수 있다. 그 결과, 상기 전극홀(150) 형성 시에, 상기 서포터 패턴(135a)이 옆으로 리세스되는 현상이 최소화될 수 있다. 그 결과, 상기 하부 전극(155)이 이웃한 하부 전극으로부터 충분히 이격될 수 있다.
더 나아가서, 상기 서포터 패턴(135a)을 형성한 후에, 상기 하부 전극(155)이 형성된다. 이에 따라, 상기 서포터 패턴(135a)의 형성에 의한 상기 하부 전극(155)의 손상을 방지할 수 있다. 또한, 하부 전극(155)내 원소를 포함하는 식각부산물의 생성을 최소화할 수 있다.
만약, 하부 전극을 형성한 후에 서포터 패턴을 패터닝 공정으로 형성하면, 서포터 패턴의 패터닝 공정에 포함된 식각 공정에 의하여 하부 전극이 손상될 수 있으며, 하부 전극 내 원소를 포함하는 식각 부산물이 생성될 수 있다. 하지만, 본 발명의 실시예들에 따르면, 상기 서포터 패턴(135a)을 형성한 후에, 상기 하부 전극(155)이 형성됨으로써, 상기 서포터 패턴(135a)의 형성에 의한 상기 하부 전극(155)의 손상이 방지된다. 또한, 상기 하부 전극(155) 내 원소를 포함하는 식각 부산물을 최소화할 수 있다.
결과적으로, 우수한 신뢰성을 갖고 고집적화에 최적화된 반도체 기억 소자를 구현할 수 있다.
한편, 상술된 제조 방법에서, 상기 돌출부(123)는 평면적 관점에서 원, 타원 또는 다각형의 형태일 수 있다. 이와는 다르게, 상기 돌출부(123)는 다른 형태를 가질 수도 있다. 이를 도면들을 참조하여 설명한다.
도 12 내지 도 14는 본 발명의 실시예들에 따른 반도체 기억 소자의 제조 방법의 변형예를 설명하기 위한 평면도들이다.
도 12를 참조하면, 하부 몰드막(120) 상의 가이드막(125a)은 가이드-개구부들(127a)을 가질 수 있다. 상기 가이드-개구부들(127a)은 일 방향으로 나란히 연장된 그루브 형태들일 수 있다. 상기 가이드막(125a)은 도 2a의 가이드막(125)과 동일한 물질로 형성될 수 있다.
상기 가이드-개구부들(127a)을 가이드막(125a)을 이용하여, 상술된 도 2a 내지 6a 및 도 2b 내지 도 6b를 참조하여 설명한 서포터 패턴의 형성 공정들을 수행할 수 있다.
그 결과, 도 13에 개시된 하부 몰드막(120)의 돌출부들(123a) 및 서포터 패턴들(135b)이 형성될 수 있다. 상기 돌출부들(123a)은 상기 일 방향으로 나란히 연장된 라인 형태일 수 있다. 또한, 상기 서포터 패턴들(135b)도 상기 일 방향으로 나란히 연장된 라인 형태일 수 있다. 상기 돌출부들(123a) 및 서포터 패턴들(135b)은 상기 일 방향에 수직한(perpendicular) 방향으로 교대로 배열될 수 있다.
이어서, 도 7a 내지 도 10a 및 도 7b 내지 도 10b를 참조하여 설명한 하부 전극들(155)의 형성 공정들을 수행할 수 있다. 그 결과, 도 14에 개시된 하부 전극들(155) 및 서포터 패턴들(135b)이 형성될 수 있다. 상기 각 서포터 패턴(135b)의 양 측벽들에 복수의 상기 하부 전극들(155)이 지지될 수 있다. 이어서, 도 11a 및 도 11b를 참조하여 설명한 캐패시터-유전막(165) 및 상부 전극(170)을 차례로 형성할 수 있다.
상술된 실시예들에 의해 형성된 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 의해 형성된 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 의해 형성된 반도체 기억 소자가 실장된 패키지는 상기 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상의 하부 몰드막 상에, 다마신 기법(damascene method)을 이용하여 하드 마스크 패턴을 형성하는 것;
    상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 하부 몰드막을 식각하여, 상기 하드 마스크 패턴 아래에 돌출부를 정의하는 것;
    상기 돌출부의 상면 보다 낮은 레벨에 위치한 상기 하부 몰드막의 식각된 상면 상에 서포터 패턴(supporter pattern)을 형성하는 것; 및
    상기 서포터 패턴에 지지된 하부 전극을 형성하는 것을 포함하는 반도체 기억 소자의 제조 방법.
  2. 청구항 1에 있어서,
    상기 하드 마스크 패턴을 형성하는 것은,
    상기 하부 몰드막 상에 가이드 개구부를 갖는 가이드막을 형성하는 것;
    상기 가이드 개구부를 채우는 하드마스크막을 기판 상에 형성하는 것;
    상기 하드마스크막을 상기 가이드막이 노출될 때까지 평탄화시키어, 상기 가이드 개구부를 채우는 하드 마스크 패턴을 형성하는 것; 및
    상기 하드 마스크 패턴을 식각 마스크로 사용하여, 상기 가이드막을 제거하는 것을 포함하는 반도체 기억 소자의 제조 방법.
  3. 청구항 1에 있어서,
    상기 서포터 패턴을 형성하는 것은,
    상기 돌출부를 갖는 기판 상에 서포터막을 형성하는 것; 및
    상기 서포터막을 상기 돌출부의 상면이 노출될 때까지 평탄화시키는 것을 포함하는 반도체 기억 소자의 제조 방법.
  4. 청구항 3에 있어서,
    상기 서포터막을 형성하기 전에, 상기 돌출부 상의 상기 하드 마스크 패턴을 제거하는 것을 더 포함하는 반도체 기억 소자의 제조 방법.
  5. 청구항 1에 있어서,
    상기 하부 전극을 형성하는 것은,
    상기 하부 몰드막을 관통하고, 상기 서포터 패턴의 측벽의 적어도 일부를 노출시키는 전극홀을 형성하는 것;
    상기 전극홀 내에 상기 하부 전극을 형성하는 것; 및
    상기 하부 몰드막을 제거하는 것을 포함하는 반도체 기억 소자의 제조 방법.
  6. 청구항 5에 있어서,
    상기 전극홀을 형성하기 전에,
    상기 서포터 패턴 및 돌출부 상에 상부 몰드막을 형성하는 것을 더 포함하되,
    상기 전극홀을 형성하는 것은, 상기 상부 및 하부 몰드막들을 연속적으로 관통하고, 상기 서포터 패턴의 측벽의 적어도 일부를 노출시키는 전극홀을 형성하는 것을 포함하고,
    상기 하부 몰드막을 제거하는 것은, 상기 하부 및 상부 몰드막들을 제거하는 것을 포함하는 반도체 기억 소자의 제조 방법.
  7. 청구항 6에 있어서,
    상기 전극홀을 형성하는 것은,
    상기 상부 몰드막 상에 홀 개구부를 갖는 마스크막을 형성하되, 상기 홀 개구부의 바닥면은 상기 돌출부의 상면의 일부와 중첩되는 것; 및
    상기 마스크막을 식각 마스크로 사용하여, 상기 상부 몰드막 및 하부 몰드막을 식각하여 상기 전극홀을 형성하는 것을 포함하는 반도체 기억 소자의 제조 방법.
  8. 청구항 7에 있어서,
    상기 홀 개구부의 바닥면은 상기 돌출부와 인접한 상기 서포터 패턴의 일부분과도 중첩되되,
    상기 전극홀을 형성하는 것은, 상기 마스크막을 식각 마스크로 사용하여, 상기 상부 몰드막, 하부 몰드막, 및 상기 홀 개구부의 바닥면과 중첩된 상기 서포터 패턴의 일부분을 식각하여 상기 전극홀을 형성하는 것을 포함하는 반도체 기억 소자의 제조 방법.
  9. 청구항 5에 있어서,
    상기 하부 전극의 표면 상에 캐패시터 유전막을 형성하는 것; 및
    상기 캐패시터 유전막 상에 상기 하부 전극의 상기 표면을 덮는 상부 전극을 형성하는 것을 더 포함하는 반도체 기억 소자의 제조 방법.
  10. 기판 상의 하부 몰드막 상에, 가이드 개구부를 갖는 가이드막을 형성하는 것;
    상기 가이드 개구부를 채우는 하드마스크막을 형성하는 것;
    상기 하드마스크막을 상기 가이드막이 노출될 때까지 평탄화시키어, 상기 가이드 개구부 내에 하드 마스크 패턴을 형성하는 것;
    상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 가이드막 및 하부 몰드막을 식각하여 상기 하드 마스크 패턴 아래에 돌출부를 정의하되, 상기 하부 몰드막은 상기 돌출부, 및 상기 돌출부의 상면 보다 낮은 레벨에 위치한 식각된 상면을 갖는 것;
    상기 돌출부를 갖는 기판 상에 서포터막을 형성하는 것;
    상기 서포터막을 상기 돌출부의 상면이 노출될 때까지 평탄화시키어, 서포터 패턴을 형성하는 것; 및
    상기 서포터 패턴에 접촉되고, 상기 서포터 패턴에 의해 지지된 하부 전극을 형성하는 것을 포함하는 반도체 기억 소자의 제조 방법.
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