KR20050019500A - 반도체 소자에서의 캐패시터 구조 및 그에 따른 형성방법 - Google Patents
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Abstract
본 발명에서는 반도체 소자에서의 캐패시터를 구성하는 스토리지 노드 전극이 기울어지거나 쓰러지는 것을 방지하기 위한 캐패시터의 구조 및 그에 따른 형성방법이 개시된다. 제1 절연막으로 충진되고, 제2 절연막으로 둘러싸여 서로 분리된 스토리지 노드 전극들을 갖는 반도체 소자에서의 캐패시터 형성방법은 상기 제1 및 제2 절연막과, 스토리지 노드 전극들 상에 인접하는 스토리지 노드 전극들의 이격 사이즈보다는 큰 사이즈를 갖고, 인접하는 스토리지 노드 전극들의 일부분만을 노출시키는 패턴을 형성하는 단계; 상기 패턴을 식각마스크로 이용하여 상기 제2 절연막 및 스토리지 노드 전극을 일정깊이까지 식각함에 의해 리세스를 형성하는 단계; 상기 리세스 내부에 제3 절연막을 형성하는 단계; 및 상기 제1 및 제2 절연막만을 선택적으로 제거하는 단계를 포함함을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 반도체 소자에서의 캐패시터 구조 및 그에 따른 형성방법에 관한 것이다.
최근에, 반도체 유우저들이 저 소비전력과 하이 퍼포먼스를 더욱 더 요구함에 따라, 반도체 소자 메이커들은 반도체 소자의 고집적 및 고속화에 대한 연구 개발에 진일층 노력하고 있는 실정이다. 그 결과로서의 하나로서, 반도체 메모리 셀로 분야에서는 정보의 입력과 출력이 자유롭고, 대용량으로 구현될 수 있는 디램(DRAM: Dynamic Random Access Memory)이 널리 이용되고 있다.
일반적으로 디램은 하나의 MOS 트랜지스터와 하나의 축적 캐패시터로 구성되는 데, 고집적을 위해서 캐패시터의 크기가 감소됨에 따라 캐패시터의 축적용량이 감소되는 문제가 발생된다. 따라서, 고집적을 위하여 크기가 감소되더라도 반도체 메모리 소자의 동작특성을 저감시키지 않기 위해서는 축적용량을 충분히 확보할 수 있는 캐패시터가 필연적으로 요구된다.
따라서, 반도체 메모리 셀에서 캐패시터가 차지하는 수평면적을 감소시키면서 축적용량을 증가시키기 위하여 수직면적을 증가시켜 캐패시터의 전체 유효면적을 증가시키는 방법들이 제시되고 있다. 그러나, 캐패시터들이 좁은 수평면적에 비하여 상대적으로 높은 높이를 가지게 되면서 기울어지거나 쓰러짐에 의해 인접된 캐패시터들과 접촉되어 반도체 메모리 소자의 특성저하 및 불량이 유발되는 문제가 발생된다.
이하에서는 종래의 기술에 따른 반도체 소자에서의 캐패시터 형성방법이 상술된 문제점을 중심으로 설명된다.
도 1 내지 도 5는 종래의 기술에 따라 캐패시터를 형성하는 방법을 순차적으로 보여주는 단면도들로서, 이를 참조하여 구체적으로 살펴보면 다음과 같다.
도 1을 참조하면, 트랜지스터들 및 스토리지 노드 콘택패드가 형성된 반도체 기판 상에 층간절연막(102)이 형성되고, 상기 층간절연막(102)에 사진 및 식각공정을 진행하여 상기 스토리지 노드 콘택패드와 연결되는 스토리지 노드 콘택홀이 형성된다. 이어서, 상기 스토리지 노드 콘택홀 내부에 도전성 물질, 예컨대 폴리실리콘 재질 등을 충분히 충진한 후, 상기 층간절연막이 노출될 때까지 CMP(Chemical Mechanical Polishing) 또는 에치백(etch-back) 등의 평탄화 공정을 진행하여 상기 스토리지 노드 콘택패드와 전기적으로 연결되는 스토리지 노드 콘택플러그(104)가 형성된다.
이어서, 상기 결과물 전면에 식각정지막(106) 및 주형산화막(108)이 순차적으로 형성된 후, 상기 주형산화막(108) 상에 스토리지 노드 전극이 형성될 부분을 노출시키는 포토레지스트 패턴(110)이 형성된다.
도 2를 참조하면, 상기 포토레지스트 패턴(110)을 식각마스크로 이용하여 상기 주형산화막(108)을 식각정지막이 노출될 때까지 식각한 후, 상기 노출된 식각정지막을 제거하여 상기 스토리지 노드 콘택플러그의 일부가 노출되는 리세스(113)가 형성되도록 한다. 상기 포토레지스트 패턴(110)은 에싱공정을 통해 제거된다. 이어서, 상기 리세스(113) 내부를 포함하는 반도체 기판의 전면에 CVD공정을 진행하여 폴리실리콘으로 이루어진 도전막(112a)이 형성된다.
도 3을 참조하면, 상기 리세스(113)의 내부가 충분히 충진되도록 상기 결과물의 전면에 스토리지 노드 전극을 서로 분리하기 위한 절연막(114)이 형성된 후, 상기 주형산화막(108)의 상부에 잔류된 도전막이 제거될 때까지 CMP 또는 에치백 등의 평탄화 공정을 진행하여 스토리지 노드 전극이 서로 분리되도록 한다.
도 4를 참조하면, 상기 도 3의 결과물에 있어서 상기 절연막(114) 및 주형산화막(108)을 선택적으로 제거하여 서로 분리된 스토리지 노드 전극(112b)이 형성된 모습이 보여진다. 이 후, 상기 스토리지 노드 전극 상에 유전막이 형성되고, 스토리지 노드 전극과 대향되는 플레이트 전극이 순차적으로 형성되어 캐패시터가 형성된다.
도 5는 종래의 기술에 따라 형성된 캐패시터의 평면도로서, 상술한 방법에 따라 형성된 스토리지 노드 전극(112b)은 높은 높이를 가짐에 비하여 서로 이격된 간격이 좁고, 쓰러짐 방지를 위한 구조로 형성되어 있지 않음이 명백히 보여진다.
이와 같이, 종래의 기술에 의하면 캐패시터의 축적용량을 증가시키기 위하여 스토리지 노드 전극들의 높이를 증대시키면 좁은 수평면적에 비하여 상대적으로 높은 높이를 가지게 되므로 셀 영역의 어스펙트비가 크게 증가하여 스토리지 노드 전극에 약간의 물리적인 충격이 가해지더라도 스토리지 노드 전극이 쉽게 기울어지거나 파손되는 멀티 비트 페일(multi bit fail)이 발생되며, 인접하는 스토리지 노드 전극의 상부가 접촉되는 2 비트 페일(twin bit fail)이 발생되어 반도체 메모리 소자의 특성저하 및 불량이 유발된다. 특히, 스토리지 노드 전극들의 기울어짐에 따르는 불량은 반도체 메모리 셀 전체에 유발될 가능성이 매우 크며, 연속적으로 발생되어 불량 셀의 리페어(repair)가 불가능한 문제가 발생된다. 또한, 반도체 소자의 후단공정에서 상기 문제들이 발생되기 때문에 생산성을 감소시키고 수율이 낮아지는 문제가 아울러 발생된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해결할 수 있는 캐패시터 구조 및 그에 따른 형성방법을 제공함에 있다.
본 발명의 다른 목적은 캐패시터를 구성하는 스토리지 노드 전극의 기울어짐 또는 쓰러짐을 방지할 수 있는 캐패시터 구조 및 그에 따른 형성방법을 제공함에 있다.
본 발명의 또 다른 목적은 서로 분리된 스토리지 노드 전극들의 상단을 절연막으로 지지하는 구조로 형성함으로써 스토리지 노드 전극의 기울어짐 또는 쓰러짐을 방지할 수 있는 캐패시터 구조를 제공함에 있다.
본 발명의 또 다른 목적은 반도체 소자의 특성저하 및 불량을 방지할 수 있는 캐패시터 구조 및 그에 따른 형성방법을 제공함에 있다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 캐패시터의 형성방법은 제1 절연막으로 둘러싸이고, 제2 절연막으로 충진되어 서로 분리된 스토리지 노드 전극들을 갖는 반도체 소자에서의 캐패시터 형성방법에 있어서: 상기 제1 및 제2 절연막과, 스토리지 노드 전극들 상에 인접하게 이격된 스토리지 노드 전극들의 이격 사이즈보다는 큰 사이즈를 갖고, 상기 인접하게 이격된 스토리지 노드 전극들의 일부분을 노출시키는 패턴을 형성하는 단계; 상기 패턴을 식각마스크로 이용하여 상기 제1 절연막 및 스토리지 노드 전극을 일정깊이까지 식각함에 의해 리세스를 형성하는 단계; 상기 리세스 내부에 제3 절연막을 형성하는 단계; 및 상기 제1 및 제2 절연막만을 선택적으로 제거하는 단계를 포함함을 특징으로 한다.
또한, 상기 리세스 내부에 제3 절연막을 형성한 후, 상기 스토리지 노드 전극이 노출될 때까지 평탄화 공정을 진행하는 단계를 더 포함함을 특징으로 한다.
또한, 상기 제1 및 제2 절연막을 선택적으로 제거한 후, 상기 스토리지 노드 전극 상에 유전막이 형성되고, 스토리지 노드 전극과 대향되는 플레이트 전극이 순차적으로 형성되는 단계를 더 포함함을 특징으로 한다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 캐패시터의 구조는 일정간격으로 이격되어 서로 분리되고, 하부에 형성된 스토리지 노드 콘택플러그들과 전기적으로 각각 연결된 스토리지 노드 전극들; 및 상기 인접하는 스토리지 노드 전극들의 이격 사이즈보다는 큰 사이즈를 갖고, 인접하는 스토리지 노드 전극들의 상단 일부분들과 서로 연결된 절연막으로 이루어짐을 특징으로 한다.
또한, 상기 절연막은 상기 절연막의 각 모서리에 형성된 4개의 스토리지 노드 전극들의 상단 일부분과 연결됨을 특징으로 하는 반도체 소자에서의 캐패시터 구조.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다.
도 6은 본 발명에 따라 캐패시터를 형성하는 방법을 보여주는 공정단면도로서, 이를 참조하여 구체적으로 살펴보면 다음과 같다.
도 6을 참조하면, 트랜지스터들 및 스토리지 노드 콘택패드가 형성된 반도체 기판 상에 층간절연막(202)이 형성되고, 상기 층간절연막(202)에 사진 및 식각공정을 진행하여 상기 스토리지 노드 콘택패드와 연결되는 스토리지 노드 콘택홀이 형성된다. 이어서, 상기 스토리지 노드 콘택홀 내부에 도전성 물질, 예컨대 폴리실리콘 재질 등의 물질을 충분히 충진한 후, 상기 층간절연막이 노출될 때까지 CMP(Chemical Mechanical Polishing) 또는 에치백(etch-back) 등의 평탄화 공정을 진행하여 상기 스토리지 노드 콘택패드와 전기적으로 연결되는 스토리지 노드 콘택플러그(204)가 형성된다.
다음으로, 상기 결과물 전면에 식각정지막(206) 및 제1 절연막(208)이 순차적으로 형성된 후, 상기 제1 절연막(208) 상에 스토리지 노드 전극이 형성될 부분을 노출시키는 포토레지스트 패턴이 형성된다. 상기 제1 절연막은 실리콘 산화막 재질로 형성된다. 이어서, 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 제1 절연막(208)을 식각정지막이 노출될 때까지 식각한 후, 상기 노출된 식각정지막을 제거하여 상기 스토리지 노드 콘택플러그의 일부가 노출되는 리세스가 형성되도록 한다. 상기 포토레지스트 패턴은 에싱공정을 통해 제거된다. 상기 제1 절연막을 식각하는 공정과 식각정지막을 제거하는 공정의 영향을 최소화하기 위하여 상기 식각정지막(206)이 형성되기에 앞서 버퍼막이 더 형성될 수도 있다.
이어서, 상기 리세스 내부를 포함하는 반도체 기판의 전면에 CVD공정을 진행하여 폴리실리콘으로 이루어진 도전막이 형성된다. 상기 도전막은 80㎚ 내지 120㎚ 정도의 두께로 형성되는 것이 바람직하다. 이어서, 상기 리세스의 내부가 충분히 충진되도록 상기 결과물의 전면에 스토리지 노드 전극을 서로 분리하기 위한 제2 절연막(214)이 형성된 후, 상기 제1 절연막의 상부에 잔류된 도전막이 제거될 때까지 CMP(Chemical Mechanical Polishing) 또는 에치백(etch-back) 등의 평탄화 공정을 진행하여 스토리지 노드 전극이 서로 분리되도록 형성된다.
도 7 내지 도 11은 본 발명에 따른 캐패시터의 형성방법을 명확히 설명하기 위하여 입체적으로 나타낸 공정순서도들로서, 이를 참조하여 구체적으로 살펴보면 다음과 같다.
도 7을 참조하면, 상기한 도 6의 결과물로서 제1 절연막으로 둘러싸이고, 제2 절연막으로 충진되어 서로 분리된 스토리지 노드 전극들의 모습이 입체적으로 보여진다.
도 8을 참조하면, 상기 도 7의 결과물 상에 인접하게 이격된 스토리지 노드 전극들의 이격 사이즈보다는 큰 사이즈를 갖고, 이격분리된 4개의 스토리지 노드 전극들의 각 일부분을 노출시키는 포토레지스트 패턴(216)이 형성된다.
도 9를 참조하면, 상기 포토레지스트 패턴(216)을 식각마스크로 이용하여 상기 제1 절연막(208) 및 스토리지 노드 전극(212)을 일정 깊이까지 식각함에 의해 리세스가 형성된다. 상기 리세스는 500Å내지 1000Å 정도의 깊이로 형성되는 것이 바람직하다..
도 10을 참조하면, 상기 리세스 내부가 충분히 충진되도록 제3 절연막(218)이 형성된다. 상기 제3 절연막(218)은 제1 및 제2 절연막과 식각선택비가 재질로 형성되며, 실리콘 질화막 재질로 형성될 수 있다. 또한, 상기 제3 절연막(218)은 1000Å 내지 2000Å 정도의 두께로 형성되는 것이 바람직하다. 이어서, 상기 스토리지 노드 전극(212)이 노출될 때까지 제3 절연막(218)의 상부를 평탄화한다. 상기 평탄화는 CMP(Chemical Mechanical Polishing) 또는 에치백(etch-back) 등의 공정에 의해서 진행된다.
도 11을 참조하면, 상기 도 10의 결과물에서 상기 제1 및 제2 절연막(208,214)만이 선택적으로 제거된다. 상기 제1 및 제2 절연막(208,214)은 동일한 재질인 산화막 재질로 형성되고, 제3 절연막(218)은 식각선택비가 다른 질화막 재질로 형성되기 때문에 상기 제1 및 제2 절연막(208,214)만이 선택적으로 제거될 수 있다. 그 결과로서, 스토리지 노드 전극들(212)이 일정간격으로 이격되어 서로 분리되고, 상기 제3 절연막(218)을 중심으로 일정간격으로 이격된 4개의 스토리지 노드 전극들의 상단 모서리 부분이 상기 제3 절연막(218)으로 연결되어 있는 모습이 보여진다. 이 후, 상기 스토리지 노드 전극들(212) 상에 유전막이 형성되고, 스토리지 노드 전극과 대향되는 플레이트 전극이 순차적으로 형성되어 캐패시터가 형성된다.
따라서, 상기 제3 절연막은 서로 이격분리된 스토리지 노드 전극들의 각 상단 일부분에 연결되도록 형성되어, 높은 높이를 가짐에 비하여 서로 이격된 간격이 좁게 형성된 스토리지 노드 전극들이 기울어지거나 쓰러지지 않도록 쓰러짐 방지 역할을 한다. 따라서, 캐패시터를 형성함에 있어서 캐패시터들의 어스펙트비가 크게 형성되더라도 스토리지 노드 전극들의 기울어짐 또는 쓰러짐을 방지할 수 있는 본 발명의 특징이 여기서 나타난다.
도 12는 본 발명에 따라 형성된 캐패시터의 평면도로서, 상기 제3 절연막의 사이즈(L2)는 서로 일정간격으로 인접하게 이격된 스토리지 노드 전극들의 이격 사이즈(L1)보다는 큰 사이즈를 가지고, 서로 이격분리된 4개의 스토리지 노드 전극들의 각 일부분과 연결되도록 상기 제3 절연막이 형성된 모습이 명백히 보여진다. 상기 제3 절연막의 사이즈(L2)는 가로, 세로 각각 120㎚ 내지 160㎚ 정도의 사이즈로 형성되고, 상기 스토리지 노드 전극들의 이격 사이즈(L1)는 40㎚ 내지 80㎚ 정도의 사이즈로 형성되는 것이 바람직하다.
본 발명의 실시예에 따른 캐패시터의 형성방법은 상기 실시예에 의한 설계방식에 한정되지 않고 다양하게 설계되어 형성될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이다. 따라서, 본 발명에 따른 캐패시터의 구조는 스토리지 노드 전극의 쓰러짐 방지 역할을 하는 절연막이 상기 절연막의 중심에서 일정간격으로 이격분리된 4개의 스토리지 노드 콘택의 각 모서리 부분뿐만 아니라 다른 일부분과도 연결될 수 있으며, 소수 또는 다수의 스토리지 노드 전극이 지지되도록 형성될 수 있음을 밝혀둔다.
상술한 바와 같이, 본 발명은 캐패시터를 구성하는 스토리지 노드 전극의 기울어짐 또는 쓰러짐을 방지하는 효과가 있다.
또한, 본 발명은 서로 분리된 스토리지 노드 전극들의 각 상단 일부분을 절연막으로 지지하여 스토리지 노드 전극의 기울어짐 또는 쓰러짐을 방지하여 반도체 메모리 셀의 특성저하 및 불량을 방지하는 효과를 갖는다.
도 1 내지 도 4는 종래의 기술에 따라 캐패시터를 형성하는 방법을 차례로 보여주는 공정단면도들
도 5는 종래의 기술에 따라 형성된 캐패시터의 평면도
도 6는 본 발명에 따라 캐패시터를 형성하는 방법을 보여주는 공정단면도
도 7 내지 도 11은 본 발명에 따라 캐패시터를 형성하는 방법을 입체적으로 보여주는 공정순서도들
도 12는 본 발명에 따라 형성된 캐패시터의 평면도이다.
<도면의 주요부분들에 대한 참조 부호들의 설명>
202 : 층간절연막 204 : 스토리지 노드 콘택
206 : 식각정지막 208 : 제1 절연막
212 : 스토리지 노드 전극 214 : 제2 절연막
218 : 제3 절연막
Claims (10)
- 제1 절연막으로 둘러싸이고, 제2 절연막으로 충진되어 서로 분리된 스토리지 노드 전극들을 갖는 반도체 소자에서의 캐패시터 형성방법에 있어서:상기 제1 및 제2 절연막과, 스토리지 노드 전극들 상에 인접하게 이격된 스토리지 노드 전극들의 이격 사이즈보다는 큰 사이즈를 갖고, 상기 인접하게 이격된 스토리지 노드 전극들의 일부분을 노출시키는 패턴을 형성하는 단계;상기 패턴을 식각마스크로 이용하여 상기 제1 절연막 및 스토리지 노드 전극을 일정깊이까지 식각함에 의해 리세스를 형성하는 단계;상기 리세스 내부에 제3 절연막을 형성하는 단계; 및상기 제1 및 제2 절연막만을 선택적으로 제거하는 단계를 포함함을 특징으로 하는 캐패시터 형성방법.
- 제 1항에 있어서,상기 패턴은 상기 패턴의 중심에서 일정간격으로 이격분리된 적어도 둘 이상의 스토리지 노드 전극들의 각 일부분이 포함되도록 형성됨을 특징으로 하는 캐패시터 형성방법.
- 제 1항에 있어서,상기 패턴의 사이즈는 가로, 세로 각각 130㎚ 내지 150㎚의 사이즈로 형성됨을 특징으로 하는 캐패시터 형성방법.
- 제 1항에 있어서,상기 리세스의 깊이는 500Å 내지 1000Å의 깊이로 형성됨을 특징으로 하는 캐패시터 형성방법.
- 제 1항에 있어서,상기 인접한 스토리지 노드 전극들은 50㎚ 내지 70㎚의 거리로 이격되어 형성됨을 특징으로 하는 캐패시터 형성방법.
- 제 1항에 있어서,상기 제3 절연막은 제1 및 제2 절연막과 식각선택비를 가지는 실리콘 질화막 재질로 형성됨을 특징으로 하는 캐패시터 형성방법.
- 제 1항에 있어서,상기 리세스 내부에 제3 절연막을 형성한 후, 상기 스토리지 노드 전극이 노출될 때까지 평탄화 공정을 진행하는 단계를 더 포함함을 특징으로 하는 캐패시터 형성방법.
- 제 1항에 있어서,상기 제1 및 제2 절연막을 선택적으로 제거한 후, 상기 스토리지 노드 전극 상에 유전막이 형성되고, 스토리지 노드 전극과 대향되는 플레이트 전극이 순차적으로 형성되는 단계를 더 포함함을 특징으로 하는 캐패시터 형성방법.
- 일정간격으로 이격되어 서로 분리되고, 하부에 형성된 스토리지 노드 콘택플러그들과 전기적으로 각각 연결된 스토리지 노드 전극들; 및상기 인접하는 스토리지 노드 전극들의 이격 사이즈보다는 큰 사이즈를 갖고, 인접하는 스토리지 노드 전극들의 상단 일부분들과 서로 연결된 절연막을 가짐을 특징으로 하는 캐패시터 구조.
- 제 9항에 있어서,상기 절연막은 상기 절연막의 각 모서리에 형성된 적어도 둘 이상의 스토리지 노드 전극들의 상단 일부분과 연결됨을 특징으로 하는 캐패시터 구조.
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| KR1020030057305A KR20050019500A (ko) | 2003-08-19 | 2003-08-19 | 반도체 소자에서의 캐패시터 구조 및 그에 따른 형성방법 |
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2003
- 2003-08-19 KR KR1020030057305A patent/KR20050019500A/ko not_active Application Discontinuation
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