KR20010063275A - 디램에서의 스토리지 전극 형성 방법 - Google Patents

Abstract

본 발명은 디램에서 COB 구조로 희생막을 이용하여 스토리지 전극을 형성하는 방법에 관한 것으로서, 하부 공정이 이루어진 기판에 희생막을 적층하고, 희생막에 홀을 마스크 작업으로 준비한 다음, 상기 홀을 부분적으로 매립하는 폴리실리콘층을 적층하고 HSG 공정을 통해 상기 폴리실리콘층 표면에 돌기를 형성하게 된다. 상기 홀의 잔여부는 희생막과 동질의 보조막으로 매립하고 , 상기 희생막보다 높은 위치에 적층된 상기 폴리실리콘층을 에치 백으로 제거하여 개별 스토리지 전극으로 형성한다. 그리고, 에치 백을 실시한 후의 상부로 돌출된 돌기를 제거하기 위하여 기판 전면에 CMP 공정을 실시하는 버퍼 식각 단계를 진행하게 된다.

본 발명에 따르면, 에치 백을 이용하여 전극 분리를 확실히 하면서, 동시에 식각선 위로 돌출되는 HSG 돌기를 추가적인 공정으로 확실히 제거하여 트윈 비트와 같은 도전체간 단락을 예방하고 형성되는 장치의 신뢰성을 높일 수 있다.

Description

디램에서의 스토리지 전극 형성 방법 {A METHOD OF FORMING A STORAGE ELECTRODE IN A DRAM }

본 발명은 DRAM(Dynamic Random Access Memory)에서의 스토리지 전극 형성 방법에 관한 것으로서, 보다 상세하게는 DRAM에서의 정전용량을 증가시키기 위해 스토리지 전극 형성에 HSG(Hemi-Spheric Grain) 공정을 이용하는 경우에서의 공정의 신뢰성을 높일 수 있는 형성 방법에 관한 것이다.

반도체 장치의 소자 고집적화 경향에 따라 소자와 배선의 크기가 줄어들 것이 요구되며 동시에 소자의 집적도를 높이기 위한 한 방법으로 장치 구성을 평면적 구성에서 입체적 구성으로 변화시키고 있다. DRAM 장치에서 그 면적을 줄이기 어려운 캐퍼시터 형성을 위해서 캐퍼시터 전극을 비트 라인 위로 올려서 굴곡을 주고 이를 이용하여 면적을 늘리는 방법이 많이 개발되었다.

전극의 형태 전반에 굴곡을 주는 방법으로 캐퍼시터의 스토리지 전극을 실린더 형태로 형성하거나 적층된 날개를 가지는 형태로 형성하는 방법이 많이 사용되며, 세부적으로는 전극을 이루는 표면에 다수의 미세한 돌기를 형성하는 HSG 방법이 많이 사용되고 있다.

근래에 많이 사용되는 COB(Capacitor On Bit line) 구조의 실린더형 스토리지 전극은 비트 라인 위로 절연막과 식각 저지층을 형성한 다음, 주로 실리콘 산화막으로 희생막을 적층하고 스토리지 전극 위치에 홀을 형성하고 홀의 일부를 채우는 도전층으로 폴리실리콘을 도포하고 HSG를 성장시킨다. 그리고 희생막과 동종의 실리콘 산화막 재질을 사용하여 HSG가 형성된 스토리지 전극층 위로 홀의 남은 부분을 채우게 된다. 이때 인근 셀의 스토리지 전극은 모두 연결이 되어 있으므로스토리지 전극을 완성하기 위해서는 각 셀의 스토리지 전극을 분리시켜야 한다. 그리고 분리를 위해서는 희생막 위쪽이 스토리지 전극층을 모두 제거시키는 방법을 사용하게 된다.

구체적으로 홀 부분을 남기고 희생막 위쪽의 스토리지 전극층 제거하는 방법에는 에치 백(etch back)을 실시하는 방법과 CMP(Chemical Mechanical Polishing)를 사용하는 방법이 있다. 그런데, HSG를 이용하여 다수의 미세한 돌기를 형성할 경우, 스토리지 전극을 이룰 폴리실리콘층의 노출된 표면에는 불규칙적인 뾰죽한 돌기들이 다수 형성되는데 이들 가운데 두드러지게 돌출되는 부분도 있으며, 증착으로 형성된 폴리실리콘 부분에 비하여 식각의 정도가 달라질 수 있으므로 에치 백을 이용하여 희생막 위쪽의 폴리실리콘층을 식각하여 개개의 스토리지 전극을 분리 형성할 때 도1과 같이 HSG 돌기(25)의 일부가 주된 식각면에서 돌출된 채로 잔류하는 현상이 발생할 수 있다. 그리고 이들 뾰죽하게 돌출된 잔류부분은 후속 공정을 거치면서 스토리지 전극(23)의 원래의 위치에서 분리되어 다른 스토리지 전극과의 사이에 걸쳐지면서 단락을 일으키는 트윈 비트(Twin bit) 현상을 유발시킬 수 있었다.

희생막 위쪽의 폴리실리콘을 식각하여 스토리지 전극을 형성하는 다른 방법인 CMP를 실시하는 경우에는 기계적인 식각이 이루어지므로 식각 기준면 위로 HSG 돌기가 남아서 트윈 비트를 일으키는 문제는 예방할 수 있다. 그러나 CMP는 웨이퍼의 구역에 따라 식각되는 두께의 차이가 상당 부분 발생할 수 있고 상당량의 과식각을 진행하지 않으면 희생막 위로 폴리실리콘 일부가 남아서 트윈 비트를 포함하여 도전체 사이의 브리지를 형성할 수 있었다. 그리고 과식각을 많이 하는 것은 공정의 시간과 비용상의 부담이 발생하는 문제가 있었다.

본 발명은 상술한 문제점들을 개선하기 위한 것으로, COB 구조로 희생막을 이용하여 스토리지 전극을 형성하면서 희생막 레벨 위로 존재하는 잔여 폴리실리콘층이나 HSG 돌출부가 없도록 폴리실리콘을 식각, 제거하는 DRAM의 스토리지 전극 형성 방법을 제공하는 것을 목적으로 한다.

본 발명은 다른 측면에서 스토리지 전극 형성시 잔여 도전층에 의한 트윈 비트 현상이 없는 DRAM의 스토리지 전극 형성 방법을 제공하는 것을 목적으로 한다.

본 발명은 결국, 공정의 부담을 줄일 수 있고 신뢰성 있는 스토리지 전극의 형성 방법을 제공하는 것을 목적으로 한다.

도1은 종래의 스토리지 전극 형성 방법에서의 문제점을 나타내는 공정 단면도;

도2 내지 도7은 본 발명의 일 실시예에 따른 공정 순서를 나타내는 공정 단면도이다.

※도면의 주요 부분에 대한 부호의 설명

10: 기판 11,31,35: 층간 절연용 산화막

13,33: 콘택 패드 15: 비트 라인

17,38': 베리드 콘택 19,39: 식각 저지막

20: 필드 절연막 21,41: 희생막

23,53: 스토리지 전극 25,45: HSG 돌기

37: 스페이서 38,43: 폴리실리콘층

40: 홀(hole) 47,47': 보조막

55: 유전막 57: 플레이트 전극

상기 목적을 달성하기 위한 본 발명은 디램에서 COB 구조로 희생막을 이용하여 스토리지 전극을 형성함에 있어서, 하부 공정이 이루어진 기판에 희생막을 적층하고, 희생막에 스토리지 전극 형성을 위한 홀을 마스크 작업을 이용하여 준비한다. 그리고, 상기 홀을 부분적으로 매립하는 폴리실리콘층을 적층하고 HSG 공정을 통해 상기 폴리실리콘층 표면에 돌기를 형성하게 된다. 상기 폴리실리콘층이 적층된 후의 홀의 잔여부는 희생막과 동질의 보조막으로 매립하고 , 상기 희생막보다 높은 위치에 적층된 상기 폴리실리콘층을 에치 백을 통하여 제거함으로써 개별 스토리지 전극으로 형성한다. 그리고, 에치 백을 실시한 후의 식각면에서 상부로 돌출된 상기 돌기를 제거하기 위하여 기판 전면에 CMP 공정을 실시하는 버퍼 식각 단계를 진행하게 된다.

따라서, 본 발명에서는 스토리지 전극을 형성하기 위해 종래의 기술과 유사한 공정 단계를 거치고 있으나, 스토리지 전극을 형성하는 폴리실리콘층을 식각하여 개별 스토리지 전극으로 분리하는 과정에서 일단 에치 백을 실시하여 스토리지 전극을 분리하고 이어서 CMP를 이용하는 버퍼 식각을 통해 종래에 트윈 비트를 발생시키는 원인이 되던 돌출된 HSG 돌기를 기계적인 방법을 추가하여 제거하고 있다. 이때, 에치 백을 실시하는 단계와 CMP를 실시하는 단계의 명확한 구분은 쉽지 않으나 바람직하게는 기판 전반에 걸쳐 스토리지 전극의 분리가 이루어질 때까지 에치 백을 실시하고 CMP는 돌출된 돌기의 제거를 위주로 한다.

그리고, CMP를 실시한 다음으로는 습식 식각을 통하여 희생막과 스토리지 전극 내부에 채워져 있는 보조막을 제거하고, 유전막을 스토리지 전극 위로 적층한 다음 도전막으로 이루어지는 플레이트 전극을 형성하여 캐퍼시터 구성을 이루게 된다.

이하 도면을 참조하면서 실시예를 통해 본 발명을 좀 더 살펴보기로 한다.

도2에서 도7은 본 발명의 한 실시예에서의 공정 순서에 따른 공정 단면도이다.

도2는 기판(10)에 STI를 통해 필드 절연막(20)을 형성하고 MOS 트랜지스터 구조를 형성한 다음, 베리드 콘택(buried contact) 영역과 비트 라인 콘택(DC) 콘택 영역에 폴리실리콘으로 콘택 패드(33)를 형성한 상태에서 층간 절연용산화막(35)을 덮고 베리드 콘택의 콘택 홀을 형성하고 콘택 홀 측벽에 실리콘 질화막으로 이루어진 스페이서(37)를 형성하고 폴리실리콘층(38)을 500 내지 5000Å 적층한 상태를 나타낸다. 이 과정중에 콘택 패드(33) 형성 후 얇은 산화막을 덮고 비트 라인 콘택의 콘택 홀을 형성한 다음 비트 라인을 형성하는 작업이 층간 절연용 산화막(35)을 형성하기 전에 이루어진다. 단, 본 도면과 이하 도면에서 비트 라인 콘택 및 비트 라인은 도시되지 않는다.

도3은 도2의 상태에서 폴리실리콘층(38)을 에치 백하고 층간 절연용 산화막(35)이 드러나 감지되면 층간 절연용 산화막(35)을 에치 백하여 실리콘 질화막 스페이서(37)로 둘러싸인 베리드 콘택(38') 부분이 주변의 층간 절연용 산화막 (35)위로 조금 튀어나오도록 한 상태를 나타내고 있다. 이때 층간 절연용 산화막의 식각에는 전면적 비등방성 건식 식각 외에 습식 식각을 사용할 수도 있다.

도4는 도3의 상태에서 향후 식각 저지막(39)으로 사용할 실리콘 질화막을 100 내지 1000Å 정도 적층하고 희생막(41)으로 실리콘 산화막을 5000 내지 15000Å으로 두껍게 적층한 다음 스토리지 전극 형성용 홀(40)을 상기 희생막(41)에 형성한 상태를 나타낸다. 홀(40)은 이미 형성된 베리드 콘택(38') 위로 형성된다.

도5는 도4의 상태에서 콘택을 위해 희생막(41) 아래에 있던 식각 저지막(39)도 별도의 식각을 통해 제거하고, 기판 전면에 폴리실리콘층(43)을 300 내지 2000Å 정도 증착시키고 HSG 돌기(45)를 형성한 다음 홀을 채우기 위한 보조막(47)으로 산화막을 적층한 상태를 나타낸다. 상기 홀의 내벽은 이 과정에서 폴리실리콘층(43)으로 덮인 다음 보조막(47)으로 채워진다. 보조막(47)으로 채워지기 전에 이 폴리실리콘층(43) 표면에는 시딩(seeding) 및 열처리를 통해 HSG 돌기(45)를 성장시킨다. 폴리실리콘층(43) 증착에서는 충분한 전도성을 가지는 동시에 HSG 돌기(45)의 성장을 위해 처음에는 고농도로 도핑을 하고 표면층 증착시에는 저농도로 도핑을 한다. HSG 돌기(45)는 폴리실리콘 표면에 형성되어 엠보싱 형태를 통해 스토리지 전극의 표면적을 확대시키는 역할을 한다.

도6은 도5의 상태에서 전면 에치 백을 통해 희생막(41) 위쪽에 적층된 보조막(47), 폴리실리콘층(43)을 차례로 식각, 제거하여 상기 홀의 내벽을 감싸고 있는 형태의 개별 스토리지 전극(53)으로 형성한 상태를 나타낸다. 이 상태는 종래의 기술을 나타내는 도1과 같은 상태이다. 따라서 종래와 같이 적층된 폴리실리콘층과의 식각율의 차이 및 그 돌출된 형태로 인하여 에치 백 실시 후에도 돌출된 HSG 돌기가 나타나 있다.

도7은 도6의 상태에서 돌출된 HSG 돌기(45)를 CMP를 통하여 기계적인 방법을 부가하여 제거한 상태에서 주로 습식 식각을 통해 잔류된 희생막(41)과 보조막(47)을 제거하여 스토리지 전극(53)을 드러나게 하고 ONO(Oxide-Nitride-Oxide) 유전막(55)과 폴리실리콘으로 이루어지는 플레이트 전극(57)을 형성하여 캐퍼시터 구조를 완성한 상태를 나타낸 것이다. 이때는 CMP를 통해 전 단계에서 돌출된 HSG 돌기(45)를 제거하여 스토리지 전극(53) 상면이 매끈하게 형성되며, 습식 식각을 통해 잔류된 희생막(41)과 보조막(47)을 효율적으로 제거할 수 있다. 초기 단계에서 형성한 희생막(41) 하부의 실리콘 질화막은 이때 식각 저지막(39)의 역할을 한다. 유전막(55)으로는 ONO막 외에 오산화 탄탈륨(Ta₂O₅)막 기타 고유전막을 사용할 수도 있다. CMP 공정은 그 실시로 제거되는 산화막의 양이 두께 100 내지 1500Å 정도가 되도록 실시한다.

본 발명에 따르면, DRAM에서 COB 구조로 희생막을 이용하여 스토리지 전극을 형성할 때, 개별 스토리지 전극 분리에서 희생막 위로 남는 폴리실리콘층 레지듀의 문제 없이 에치 백을 이용하여 전극 분리를 확실히 하면서, 동시에 식각율의 차이 등으로 식각선 위로 돌출되는 HSG 돌기를 추가적인 공정으로 확실히 제거하여 이로 인한 트윈 비트와 같은 도전체간 단락을 예방하여 형성되는 장치의 신뢰성을 높일 수 있다.

Claims (3)

1. 디램에서 COB 구조로 희생막을 이용하여 스토리지 전극을 형성함에 있어서,

   하부 공정이 이루어진 기판에 희생막을 적층하는 단계,

   상기 희생막에 스토리지 전극 형성을 위한 홀을 마스크 작업을 이용하여 준비하는 단계,

   상기 홀을 부분적으로 매립하는 폴리실리콘층을 적층하고, HSG 공정을 통해 상기 폴리실리콘층 표면에 돌기를 형성하는 단계,

   상기 폴리실리콘층 위로 상기 홀의 잔여부를 희생막과 동질의 보조막으로 매립하는 단계,

   상기 희생막 위에 적층된 상기 폴리실리콘층을 에치 백으로 제거하는 단계 및

   상기 에치 백을 실시한 후의 식각면에서 상부로 돌출된 상기 돌기를 CMP(Chemical Mechanical Polishing)으로 제거하여 스토리지 전극 상면을 매끈하게 형성하는 단계를 구비하는 것을 특징으로 하는 디램의 스토리지 전극 형성 방법.
2. 제 1 항에 있어서,

   상기 에치 백 단계는 상기 희생막 위에 적층된 상기 폴리실리콘층이 완전히 제거될 때까지 진행되는 것을 특징으로 하는 디램의 스토리지 전극 형성 방법.
3. 제 1 항에 있어서,

   상기 폴리실리콘층의 적층은 고농도 불순물로 도핑되는 증착단계 다음에 저농도 불순물로 도핑되는 증착단계를 실시하여 이루어지는 것을 특징으로 하는 디램의 스토리지 전극 형성 방법.