KR101650843B1 - 커패시터를 포함하는 반도체 메모리 소자 및 반도체 소자 - Google Patents

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Abstract

본 발명은 실린더형 커패시터와 같은 복수의 필라형 구조물들을 포함하는 반도체 소자에 관한 것이다. 반도체 소자는 복수의 실린더형 하부 전극들, 및 지지대를 포함한다. 복수의 실린더형 하부 전극들은 제 1 방향 및 제 2 방향을 따라 반복적으로 정렬된다. 지지대는 제 1 개방 영역이 형성되어 있는 제 1 패턴, 및 제 2 개방 영역이 형성되어 있는 제 2 패턴을 포함하며, 상기 복수의 실린더형 하부 전극들의 측면에 접촉하며 상기 복수의 실린더형 하부 전극들을 지지한다. 상기 제 1 패턴 및 상기 제 2 패턴은 서로 다른 형상을 가지고 상기 제 1 방향 및 상기 제 2 방향 중 적어도 한 방향에서 교대로 배치된다.

Description

커패시터를 포함하는 반도체 메모리 소자 및 반도체 소자{Semiconductor memory device having capacitor and semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 구체적으로는 실린더형 커패시터와 같은 필라형 구조물을 포함하는 반도체 소자에 관한 것이다.
최근 디램(DRAM)과 같은 반도체 소자의 경우, 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에, 필요한 정전용량은 유지 또는 증가하는 것이 요구되고 있다. 기존에 사용하던 유전체막을 계속 사용할 수 있고 비교적 공정을 구현하기가 쉽다는 이유에서, 커패시터의 하부 전극을 입체화하고 그 높이를 증가시키는 방법이 채택되고 있으며, 그 중 널리 알려진 방법이 실린더형 또는 스택(stack)형으로 하부 전극을 형성하는 방법이다.
실린더형이나 스택형 전극은 전극의 외면 또는 외면과 내면을 모두 사용하는 구조로서 전극 면적이 넓은 장점이 있다. 그러나 집적화된 OCS(One Cylinder Stack) 구조를 갖는 실린더형이나 스택형 전극은 소자의 동작에 필요한 일정량 이상의 정전용량을 확보하기 위해서 하부 전극의 높이가 증가하고 있고, 그에 따라 형성된 하부 전극이 유전체 증착 전에 쓰러지거나 부러지는 문제점이 있다.
이러한 문제로 인해 전극면적을 높이는 데는 한계가 있으며, 이를 극복하기 위하여 지지대를 형성하는 방법이 고안되었다.
본 발명이 이루고자 하는 기술적 과제는 커패시터를 포함하는 반도체 메모리 소자에서, 높은 종횡비를 갖는 커패시터가 구조적 신뢰성을 가질 수 있는 반도체 메모리 소자를 제공하는 데에 있다.
본 발명이 이루고자 하는 기술적 과제는 종횡비가 큰 필라형 구조물들을 포함하는 반도체 소자에서, 필라형 구조물들이 구조적으로 안정되게 형성될 수 있는 반도체 소자를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 양상에 따른 반도체 메모리 소자는 복수의 실린더형 하부 전극들, 및 지지대를 포함한다. 상기 복수의 실린더형 하부 전극들은 제 1 방향 및 제 2 방향을 따라 반복적으로 정렬된다. 상기 지지대는 제 1 개방 영역이 형성되어 있는 제 1 패턴, 및 제 2 개방 영역이 형성되어 있는 제 2 패턴을 포함하고, 상기 복수의 실린더형 하부 전극들의 측면에 접촉하며 상기 복수의 실린더형 하부 전극들을 지지한다. 상기 제 1 패턴 및 상기 제 2 패턴은 서로 다른 형상을 가지고 상기 제 1 방향 및 상기 제 2 방향 중 적어도 한 방향에서 교대로 배치된다.
상기 반도체 메모리 소자의 일 예에 따르면, 상기 제 1 패턴 및 상기 제 2 패턴은 상기 제 1 방향 및 상기 제 2 방향 모두에서 교대로 배치될 수 있다. 또한, 상기 제 1 패턴 및 상기 제 2 패턴은 서로 맞닿아 배치될 수 있다. 또한, 상기 제 2 패턴은 상기 제 1 패턴이 상기 제 1 방향과 상기 제 2 방향이 이루는 각도만큼 회전된 형상일 수 있다.
상기 반도체 메모리 소자의 다른 예에 따르면, 상기 제 1 패턴의 제 1 개방 영역은 적어도 하나의 제 1 세장형(elongate) 개구를 포함하고, 상기 제 2 패턴의 제 2 개방 영역은 적어도 하나의 제 2 세장형 개구를 포함할 수 있으며, 상기 제 1 세장형 개구의 길이 방향은 상기 제 1 방향과 일치하고 상기 제 2 세장형 개구의 길이 방향은 상기 제 2 방향과 일치할 수 있다.
상기 반도체 메모리 소자의 또 다른 예에 따르면, 상기 복수의 실린더형 하부 전극들은 상기 제 1 방향으로 제 1 피치의 간격으로 이격하여 배치되고 상기 제 2 방향으로 제 2 피치의 간격으로 이격하여 배치될 수 있다. 상기 제 1 패턴과 상기 제 2 패턴은 상기 제 1 방향으로 상기 제 1 피치의 n배의 치수(dimension)를 갖고 상기 제 2 방향으로 상기 제 2 피치의 n배의 치수를 갖는 직사각형 또는 평행사변형 형상으로서 서로 동일한 바깥 형상(outer shape)을 가질 수 있다. 이 경우, n은 3이상의 자연수일 수 있다.
상기 n이 홀수인 경우, 상기 지지대의 상기 제 1 패턴 및 상기 제 2 패턴에 대응하는 영역은 (n+1)*(n+1)개의 상기 실린더형 하부 전극들의 측면들과 적어도 부분적으로 접촉할 수 있다. 상기 제 1 패턴의 제 1 개방 영역은 (n-1)/2개의 제 1 세장형 개구(들)를 포함하고, 상기 제 2 패턴의 제 2 개방 영역은 (n-1)/2개의 제 2 세장형 개구(들)를 포함할 수 있다. 상기 제 1 세장형 개구(들)는 상기 제 1 방향으로 상기 제 1 피치의 n배의 치수를 갖고 상기 제 2 방향으로 상기 제 2 피치의 치수를 갖는 형상을 가질 수 있으며, 상기 제 2 세장형 개구(들)는 상기 제 1 방향으로 상기 제 1 피치의 치수를 갖고 상기 제 2 방향으로 상기 제 2 피치의 n배의 치수를 갖는 형상을 가질 수 있다.
상기 제 1 세장형 개구(들) 및 상기 제 2 세장형 개구(들)의 각각은 2*(n+1)개의 상기 실린더형 하부 전극들의 측면들이 적어도 부분적으로 상기 지지대와 접촉하지 않게 할 수 있다.
상기 제 1 패턴의 제 1 개방 영역이 복수개의 상기 제 1 세장형 개구들을 포함하고, 상기 제 2 패턴의 제 2 개방 영역이 복수개의 상기 제 2 세장형 개구들을 포함하는 경우, 상기 제 1 세장형 개구들은 상기 제 2 방향으로 상기 제 2 피치의 간격만큼 이격되고 상기 제 2 세장형 개구들은 상기 제 1 방향으로 상기 제 1 피치의 간격만큼 이격될 수 있다.
상기 복수의 실린더형 하부 전극들 중 일부의 실린더형 하부 전극들은 상기 제 1 세장형 개구(들) 및 상기 제 2 세장형 개구(들)의 테두리와 접촉하지 않을 수 있다. 상기 일부의 실린더형 하부 전극들의 개수는 상기 복수의 실린더형 하부 전극들의 전체 개수의 12% 미만일 수 있다.
상기 n이 짝수인 경우, 상기 지지대의 상기 제 1 패턴 및 상기 제 2 패턴에 대응하는 영역은 n2개의 상기 실린더형 하부 전극들의 측면들과 적어도 부분적으로 접촉할 수 있다. 상기 제 1 패턴의 제 1 개방 영역은 n/2개의 제 1 세장형 개구들을 포함하고, 상기 제 2 패턴의 제 2 개방 영역은 n/2개의 제 2 세장형 개구들을 포함할 수 있다. 상기 제 1 세장형 개구들은 상기 제 1 방향으로 상기 제 1 피치의 (n-1)배의 치수를 갖고 상기 제 2 방향으로 상기 제 2 피치의 치수를 갖는 형상을 가지며, 상기 제 2 방향으로 상기 제 2 피치의 간격만큼 이격될 수 있다. 상기 제 2 세장형 개구들은 상기 제 1 방향으로 상기 제 1 피치의 치수를 갖고 상기 제 2 방향으로 상기 제 2 피치의 (n-1)배의 치수를 갖는 형상을 가지며, 상기 제 1 방향으로 상기 제 1 피치의 간격만큼 이격될 수 있다.
상기 제 1 세장형 개구들 및 상기 제 2 세장형 개구들의 각각은 2n개의 상기 실린더형 하부 전극들의 측면들이 적어도 부분적으로 상기 지지대와 접촉하지 않게 할 수 있다.
상기 반도체 메모리 소자의 또 다른 예에 따르면, 상기 지지대는 제 3 개방 영역이 형성되어 있는 제 3 패턴, 및 제 4 개방 영역이 형성되어 있는 제 4 패턴을 더 포함할 수 있다. 상기 제 1 내지 제 4 패턴들은 서로 다른 형상을 가질 수 있다. 상기 제 1 패턴과 상기 제 2 패턴, 및 상기 제 3 패턴과 상기 제 4 패턴은 상기 제 1 방향에서 교대로 배치될 수 있고, 상기 제 1 패턴과 상기 제 3 패턴, 및 상기 제 2 패턴과 상기 제 4 패턴은 상기 제 2 방향에서 교대로 배치될 수 있다.
상기 제 1 패턴의 상기 제 1 개방 영역은 길이 방향이 상기 제 1 방향과 일치하는 적어도 하나의 제 1 세장형 개구를 포함하고, 상기 제 2 패턴의 상기 제 2 개방 영역은 길이 방향이 상기 제 2 방향과 일치하는 적어도 하나의 제 2 세장형 개구를 포함하고, 상기 제 3 패턴의 상기 제 3 개방 영역은 길이 방향이 상기 제 2 방향과 일치하는 적어도 하나의 제 3 세장형 개구를 포함하고, 상기 제 4 패턴의 상기 제 4 개방 영역은 길이 방향이 상기 제 1 방향과 일치하는 적어도 하나의 제 4 세장형 개구를 포함할 수 있다.
상기 반도체 메모리 소자의 또 다른 예에 따르면, 상기 제 1 방향과 상기 제 2 방향은 직각을 이루며, 상기 복수의 실린더형 하부 전극들은 직각 배열될 수 있다. 또한, 상기 제 1 방향과 상기 제 2 방향은 소정의 예각을 이루며, 상기 복수의 실린더형 하부 전극들은 육각 배열될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 양상에 따른 반도체 메모리 소자는 복수의 실린더형 하부 전극들, 및 지지대를 포함한다. 상기 복수의 실린더형 하부 전극들은 메모리 셀 영역 내에 제 1 방향 및 제 2 방향을 따라 반복적으로 정렬된다. 상기 지지대는 서로 다른 형상의 제 1 개방 패턴 및 제 2 개방 패턴을 포함하는 복수의 개방 영역이 형성되어 있고, 상기 복수의 실리더형 하부 전극들의 측면에 접촉하고, 상기 복수의 실린더형 하부 전극들을 지지한다. 상기 제 1 개방 패턴 및 상기 제 2 개방 패턴은 상기 제 1 방향 및 상기 제 2 방향 중 적어도 한 방향에서 교대로 배치된다.
상기 반도체 메모리 소자의 또 다른 예에 따르면, 상기 제 1 개방 패턴은 길이 방향이 상기 제 1 방향과 일치하는 적어도 하나의 제 1 세장형 개구를 포함하고, 상기 제 2 개방 패턴은 길이 방향이 상기 제 2 방향과 일치하는 적어도 하나의 제 2 세장형 개구를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 양상에 따른 반도체 소자는 기판, 복수의 필라형 구조물들, 및 지지대를 포함한다. 상기 복수의 필라형 구조물들은 상기 기판 상에 제 1 방향 및 제 2 방향을 따라 반복적으로 정렬된다. 상기 지지대는 서로 다른 형상의 제 1 개방 패턴 및 제 2 개방 패턴을 포함하는 복수의 개방 영역이 형성되어 있고, 상기 복수의 필라형 구조물들의 측면에 접촉하고, 상기 복수의 필라형 구조물들을 지지한다. 상기 제 1 개방 패턴 및 상기 제 2 개방 패턴은 상기 제 1 방향 및 상기 제 2 방향 중 적어도 한 방향에서 교대로 배치된다.
본 발명에 따라서 실린더형 하부 전극들 및 지지대를 포함하는 반도체 메모리 소자는 지지대가 휨에 따라 실린더형 하부 전극에 가해지는 스트레스를 최소화할 수 있으며, 지지대에 소정 비율 이상의 개방 영역을 확보함으로써 후속 물질을 대칭적이고 균일하게 증착할 수 있으며, 그에 따라 구조적으로 안정적이고 신뢰성 높은 반도체 메모리 소자를 제조할 수 있다.
본 발명에 따라서 필라형 구조물들 및 지지대를 포함하는 반도체 메모리 소자는 지지대가 휨에 따라 필라형 구조물에 가해지는 스트레스를 최소화할 수 있으며, 지지대에 소정 비율 이상의 개방 영역을 확보함으로써 후속 물질을 대칭적이고 균일하게 증착할 수 있으며, 그에 따라 구조적으로 안정적이고 신뢰성 높은 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 필라형 구조물들 및 이들을 지지하는 지지대의 배치를 개략적으로 도시하는 평면도이다.
도 2는 도 1의 절취선 II-II'을 따라 절취한 반도체 소자의 단면을 개략적으로 도시하는 단면도이다.
도 3a 내지 도 3j는 본 발명의 여러 실시예들에 따른 반도체 메모리 소자의 실린더형 하부 전극들 및 이들을 지지하는 지지대의 레이아웃의 일부를 개략적으로 확대하여 도시하는 평면 확대도이다.
도 4a 및 도 4b는 본 발명의 일부 실시예들에 따른 반도체 메모리 소자의 지지대의 레이아웃을 비교하기 위한 것으로서, 도 4a는 지지대들의 레이아웃에 따른 개방 비율을 도시하며, 도 4b는 지지대들의 레이아웃에 따른 제 1 방향 및 제 2 방향의 휨을 비교하여 도시한다.
도 5a 내지 도 5g는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 진행 단계에 따라 보여주는 단면도들로서, 도 3a의 VI-VI' 선을 절단한 단면도들이다.
도 6은 본 발명의 기술적 사상에 의한 반도체 메모리 소자를 포함하는 메모리 모듈의 평면도이다.
도 7은 본 발명의 기술적 사상에 의한 반도체 메모리 소자를 포함하는 메모리 카드의 개략도이다.
도 8은 본 발명의 기술적 사상에 의한 반도체 메모리 소자를 포함하는 시스템의 개략도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자에 대해 상세히 설명한다. 본 발명은 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다.
아래에서 설명될 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이다. 아래의 실시예들은 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 "제 1", "제 2" 등의 용어가 다양한 구성요소들을 설명하기 위해 사용되지만, 상기 구성요소들은 상기 용어에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
다르게 정의되지 않는 한, 기술 용어와 과학 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 또한, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않아야 한다.
유사한 구성요소를 지칭하는데 유사한 참조부호를 사용하였다. 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 또 다른 층이 개재될 수도 있다. 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 기하기 위하여 실제보다 확대하여 도시하였다. 또한, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 의해 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상으로 한정되는 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 필라형 구조물들 및 이들을 지지하는 지지대의 배치를 개략적으로 도시하는 평면도이다. 도 2는 도 1의 절취선 II-II'을 따라 절취한 반도체 소자의 단면을 개략적으로 도시하는 단면도이다.
도 1 및 도 2를 참조하면, 반도체 소자(100)는 기판(110), 복수의 필라형 구조물들(120) 및 지지대(130)를 포함한다.
기판(110)은, 예컨대, 실리콘 기판, SOI(Silicon On Insulator) 기판, 실리콘 게르마늄 기판, 갈륨-비소 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등으로 이루어질 수 있다. 기판(110)에는 예컨대, 다양한 종류의 능동 소자 또는 수동 소자와 같은 반도체 소자 형성에 필요한 단위 소자들(미 도시)이 형성되어 있을 수 있다. 상기 단위 소자들은, 예컨대, DRAM (Dynamic Random Access Memory), 플래시 메모리 등의 셀 트랜지스터들일 수 있으며, 특히, 6F2 또는 4F2 단위 셀 사이즈를 가지는 DRAM 메모리 셀 트랜지스터일 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 여기서, 1F는 최소 피쳐 사이즈(minimum feature size)를 의미한다.
기판(110)에는 상기 단위 소자들을 분리하기 위한 소자 분리막(미 도시)들이 형성되어 있을 수 있다. 상기 단위 소자들을 덮고 있는 층간절연막(미 도시)이 기판(110)에 형성되어 있을 수 있다. 또한, 기판(110)에는 상기 층간절연막을 통해 상기 단위 소자들에 전기적으로 연결 가능한 도전 영역들(미 도시)이 형성되어 있을 수 있다. 또한, 상기 단위 소자들 또는 상기 도전 영역들을 연결하는 도전 라인들(미 도시)이 형성되어 있을 수 있다.
필라형 구조물들(120)은, 도 1에 도시된 바와 같이, 제 1 방향(예컨대, x 방향) 및 제 2 방향(예컨대, y 방향)을 따라 반복적으로 기판(110) 상에 정렬될 수 있다. 도 1에 도시된 바와 같이, 필라형 구조물들(120)은 x 방향으로 제 1 피치(D1)의 간격으로 이격하여 배열되고, y 방향으로 제 2 피치(D2)의 간격으로 이격하여 배열될 수 있다. 도 1에서, 제 1 피치(D1)는 제 2 피치(D2)와 거의 동일한 크기인 것으로 도시되어 있지만, 본 발명은 제 1 피치(D1)와 제 2 피치(D2)가 반드시 동일한 것으로 한정되는 것은 아니다.
필라형 구조물들(120)은 도 1에 도시된 개수보다 더 많은 개수 또는 적은 개수로 배치될 수 있다. 예컨대, 필라형 구조물들(120)이 DRAM의 셀 캐패시터의 하부 전극인 경우, 수백만 개 이상의 필라형 구조물들(120)이 기판(110) 상에 조밀하게 배치될 수도 있다.
필라형 구조물들(120)은 바닥면이 기판(110)에 고정되어 있고, 상기 제 1 방향과 상기 제 2 방향에 수직한 방향(예컨대, z 방향)으로 연장되는 얇고 긴 형상을 가질 수 있다. 필라형 구조물들(120)은 폭에 대한 높이의 비인 종횡비(aspect ratio)가 약 10 내지 30 사이의 범위에 속할 수 있으며, 예컨대, 20일 수 있다. 예컨대, 필라형 구조물들(120)의 폭은 약 30nm 내지 100nm 사이의 범위에 속할 수 있으며, 예컨대, 약 50nm 정도일 수 있다. 필라형 구조물들(120)의 높이는 약 1000nm 내지 4000nm 사이의 범위에 속할 수 있으며, 예컨대, 약 1200nm일 수 있다.
이러한 필라형 구조물들(120)은 예컨대, DRAM의 셀 캐패시터의 하부 전극일 수 있다. 이 경우, 필라형 구조물들(120)은 실린더 형상을 가질 수 있다. 또한, 필라형 구조물들(120)은 기판(110) 내에 형성되는 DRAM 메모리 셀 트랜지스터(미 도시)의 소오스/드레인 영역(미 도시)에, 예컨대, 커패시터 콘택 플러그(미 도시)를 통해, 접속될 수 있다. 그러나, 본 발명이 DRAM의 셀 캐패시터의 하부 전극에만 적용되는 것은 아니며, 높은 종횡비를 가지면서 반복적으로 배치되어야 하는 구조물들에 대해 적용될 수 있다.
이와 같이 종횡비가 큰 필라형 구조물들(120)은 스스로 수직으로 서있지 못하고, 인접한 필라형 구조물들(120)을 향해 기울어지거나 부러질 수 있다. 필라형 구조물들(120)이 서로 이격하여 수직으로 서 있도록, 필라형 구조물들(120)을 지지하는 지지대(130)가 제공될 수 있다. 지지대(130)는 필라형 구조물들(120)의 측면과 적어도 부분적으로 접촉함으로써 필라형 구조물들(120)을 지지한다. 지지대(130)는 필라형 구조물들(120)의 소정의 높이에서 기판(110)에 평행하게 배치된 판형일 수 있다.
지지대(130)에는 제 1 개방 패턴(132) 및 제 2 개방 패턴(134)을 포함하는 복수의 개방 영역이 형성될 수 있다. 제 1 개방 패턴(132) 및 제 2 개방 패턴(134)은 지지대(130) 내에 반복적이고 규칙적으로 형성될 수 있다. 제 1 개방 패턴(132) 및 제 2 개방 패턴(134)은 제 1 방향 및 제 2 방향 중 적어도 한 방향에서 교대로 배치될 수 있으며, 도 1에 도시된 바와 같이, 제 1 및 제 2 개방 패턴들(132, 134)은 제 1 방향과 제 2 방향 모두에서 교대로 배치될 수도 있다.
지지대(130)에 개방 패턴들(132, 134)이 형성됨으로써, 도 2에 도시된 필라형 구조물들(120) 중 지지대(130) 보다 아래에 위치한 부분에 대해서도 후속 공정을 수행할 수 있다. 이러한 후속 공정으로 예로서, 필라형 구조물들(120)이 DRAM의 셀 캐패시터의 하부 전극인 경우, 필라형 구조물들(120)의 표면 상에 유전막(222) 및 상부 전극(224)이 형성될 수 있다(도 5g 참조).
도 2에 도시된 바와 같이, 지지대(130)는 필라형 구조물들(120)의 소정의 높이에 배치될 수 있다. 예컨대, 지지대(130)는 중앙의 상측에 위치할 수 있으며, 예컨대, 필라형 구조물들(120)의 높이(H)의 약 7/10 이상의 높이에 배치될 수 있다. 또한, 지지대(130)는 필라형 구조물들(120)이 상부로 돌출되지 않도록 필라형 구조물들(120)의 상단에 배치될 수도 있다.
지지대(130)는 필라형 구조물들(120)의 높이(H)의 약 1/10 내지 약 2/10 사이의 두께(T)를 가질 수 있다. 또한, 지지대(130)는 필라형 구조물들(120)을 지지하는 복수 층의 지지층을 포함할 수도 있다. 예컨대, 지지대(130)가 두 층의 지지층을 포함하는 경우, 제 1 지지층은 필라형 구조물들(120)의 소정 높이의 중간 부분을 지지하도록 배치되고, 제 2 지지층은 필라형 구조물들(120)의 상부를 지지하도록 배치될 수도 있다.
제 1 및 제 2 개방 패턴들(132, 134)은 서로 다른 형상을 가질 수 있다. 예컨대, 제 1 개방 패턴(132)은 길이 방향이 제 1 방향인 적어도 하나의 제 1 세장형(elongated) 개구를 포함할 수 있으며, 제 2 개방 패턴(134)은 길이 방향이 제 2 방향인 적어도 하나의 제 2 세장형 개구를 포함할 수 있다. 제 1 개방 패턴(132)은 제 2 개방 패턴(134)과 동일한 크기를 가지면서 제 2 개방 패턴(134)을 소정의 각도로 회전한 형상을 가질 수 있다.
여기서, "세장형" 형상은 어느 한 방향으로의 치수가 이의 직각 방향의 치수보다 긴 형상을 의미한다. 예컨대, 제 1 방향의 치수가 제 2 방향의 치수보다 약 2배 이상 긴 형상은 세장형 형상으로 본 명세서 및 청구항들에서 지칭될 수 있다. 또한, 여기서, 제 1 방향, 즉 치수가 더 큰 방향은 길이 방향으로 지칭되며, 제 2 방향, 즉 치수가 더 작은 방향은 폭 방향으로 지칭될 수 있다.
도 1에 도시된 바와 같이, 제 1 개방 패턴(132)은 4x2로 배열된 8개의 필라형 구조물들(120) 사이에 형성될 수 있으며, 상기 4x2로 배열된 8개의 필라형 구조물들(120)의 측면은 제 1 개방 패턴(132)이 지지대(130)에 형성됨으로써 노출되는 개방 영역을 포함할 수 있다. 또한, 제 2 개방 패턴(134)은 2x4로 배열된 8개의 필라형 구조물들(120) 사이에 형성될 수 있으며, 상기 2x4로 배열된 8개의 필라형 구조물들(120)의 측면은 제 2 개방 패턴(132)이 지지대(130)에 형성됨으로써 노출되는 개방 영역을 포함할 수 있다.
여기서, 4x2로 배열된 필라형 구조물들(120)은 y 방향의 4열과 x 방향의 2행으로 이루어진 8개의 필라형 구조물들(120)을 의미하며, 더욱 구체적으로 도 1에서, 제 1 개방 패턴(132)에 의해 지지대(130)로 덮이지 않게 되는 개방 영역을 포함하게 되는 필라형 구조물들(120)을 의미한다. 이와 마찬가지로, 2x4로 배열된 필라형 구조물들(120)은 y 방향으로 배열되는 2열과 x 방향으로 배열되는 4행으로 이루어진 8개의 필라형 구조물들(120)을 의미한다.
또한, 필라형 구조물들(120)이 x 방향으로 제 1 피치(D1)의 간격으로 이격하여 배열되고, y 방향으로 제 2 피치(D2)의 간격으로 이격하여 배열되는 경우, 제 1 개방 패턴(132)은 제 1 피치의 3배의 x 방향 치수(3*D1) 및 제 2 피치의 y 방향 치수(D2)를 갖는 형상, 예컨대, 대략적인 직사각형, 평행사변형 또는 타원의 형상을 가질 수 있다. 또한, 제 2 개방 패턴(134)은 대략적으로 x 방향으로 제 1 피치의 치수(D1)을 갖고 y 방향으로 제 2 피치의 3배의 치수(3*D2)를 갖는 형상, 예컨대, 대략적인 직사각형, 평행사변형 또는 타원의 형상을 가질 수 있다.
위에서 제 1 및 제 2 개방 패턴들(132, 134)이 대략적인 직사각형, 평행사변형 또는 타원의 형상을 가질 수 있다고 설명한 이유는 제조 공정 순서 상 필라형 구조물들(120)에 의해 지지대(130)이 관통되기 전의 평면 형상이 직사각형, 평행사변형 또는 타원의 형상이기 때문이다(도 5b 참조). 아래의 설명 및 특허청구범위에서, 특정 패턴 또는 특정 영역이 직사각형, 평행사변형 또는 타원의 형상을 갖는다고 기재되었을 때, 이는 기하학적인 정의에 완벽히 부합하는 직사각형, 평행사변형 또는 타원이 아니라, 예컨대, 도 1에 도시된 바와 같이, 제 1 및 제 2 개방 패턴들(132, 134)이 가질 수 있는 대략적인 형상을 의미한다고 이해하여야 한다.
도 1에 도시된 바와 같이, 제 1 및 제 2 개방 패턴들(132, 134)은 지지대(130)의 구조적 안정성을 증가시키기 위해 지지대(130)의 테두리 영역에는 형성되지 않을 수도 있다. 제 1 및 제 2 개방 패턴들(132, 134)이 형성되지 않은 지지대(130)의 테두리 영역을 관통하는 필라형 구조물들(120)은 여분으로 형성된 더미일 수 있다. 예컨대, 필라형 구조물들(120)이 DRAM 셀 트랜지스터에 접속된 커패시터 하부 전극인 경우, 상기 테두리 영역을 관통하는 커패시터 하부 전극을 포함하는 DRAM 셀은 더미 셀일 수 있다. 또한, 상기 더미 셀들이 위치한 영역은 더미 영역으로 정의될 수 있으며, 더미 셀이 아닌 활성 메모리 셀들이 위치한 영역은 셀 영역으로 정의될 수 있다. 이 경우, 더미 영역은 셀 영역의 테두리를 둘러싸도록 배치될 수 있다.
아래에서 도 1의 필라형 구조물들(120)이 DRAM 셀 트랜지스터의 실린더형 하부 전극인 예에 대하여 설명한다.
도 3a 내지 도 3j는 본 발명의 여러 실시예들에 따른 반도체 메모리 소자의 실린더형 하부 전극들 및 이들을 지지하는 지지대의 레이아웃의 일부를 개략적으로 확대하여 도시하는 평면 확대도이다. 본 발명의 기술적 사상이 명확하게 이해되도록, 도 3a 내지 도 3j은 실린더형 하부 전극 및 소정의 패턴들을 포함하는 지지대만이 도시된다.
도 3a를 참조하면, 반도체 메모리 소자(200a)는 복수의 실린더형 하부 전극들(220) 및 상기 실린더형 하부 전극들(220)을 지지하는 지지대(230a)를 포함한다.
복수의 실린더형 하부 전극들(220)은 제 1 방향(예컨대, x 방향) 및 제 2 방향(예컨대, y 방향)을 따라 반복적으로 정렬될 수 있으며, 예컨대, 직각 배열로 정렬될 수 있다. 복수의 실린더형 하부 전극들(220)은 x 방향으로 제 1 피치(D1)의 간격으로 이격되어 반복적으로 배치될 수 있으며, y 방향으로 제 2 피치(D2)의 간격으로 이격되어 반복적으로 배치될 수 있다. 도 3a에서 복수의 실린더형 하부 전극들(220)은 두 개의 동심원으로 도시되어 있으며, 내측 원은 실린더형 하부 전극(220)의 내측면을 나타내며, 외측 원은 실린더형 하부 전극(220)의 외측면을 나타낸다(도 5f 참조). 복수의 실린더형 하부 전극들(220)에 대한 위의 설명은 도 3b 내지 도 3j에서도 동일하게 적용될 수 있으며, 아래에서 반복하여 설명하지 않는다.
지지대(230a)는 제 1 개방 영역(232a)이 형성되어 있는 제 1 패턴(231a) 및 제 2 개방 영역(234a)이 형성되어 있는 제 2 패턴(233a)을 포함한다. 제 1 패턴(231a) 및 제 2 패턴(233a)은 지지대(230a)의 일정한 공간들을 구분하기 위해 정의된 임의의 영역들일 뿐이며, 실제로 제 1 패턴(231a)과 제 2 패턴(233a)은 물리적으로 서로 연결되어 있으며, 동일한 지지대(230a)에 대하여 다르게 정의될 수도 있다. 도 3a에 도시된 바와 같이, 제 1 패턴(231a)과 제 2 패턴(233a)은 서로 맞닿으면서 x 방향 및 y 방향으로 교대로 배치될 수 있다. 또한, 제 1 패턴(231a)과 제 2 패턴(233a)은 서로 x 방향과 y 방향이 이루는 각도, 예컨대, 90도로 회전된 형상을 가질 수 있다. 도 3a의 실시예에서, 제 1 패턴(231a) 및 제 2 패턴(233a)은 D1의 3배(3*D1, 이하에서 n*D1은 D1의 n배를 의미함)의 x 방향 치수와 D2의 3배(3*D2, 이하에서 n*D2는 D2의 n배를 의미함)의 y 방향 치수를 갖는 직사각형 또는 정사각형의 형상을 갖는 영역으로 정의될 수 있다. 이 경우, 지지대(230a)의 제 1 패턴(231a) 및 제 2 패턴(233a)은 각각 16개의 실린더형 하부 전극들(220)의 측면들과 소정의 높이에서 적어도 부분적으로 접촉할 수 있다.
제 1 개방 영역(232a)은 제 1 패턴(231a)의 중앙부에 형성될 수 있으며, x 방향으로 연장되는 제 1 세장형 개구(232a')를 포함할 수 있다. 제 2 개방 영역(234a)은 제 2 패턴(233a)의 중앙부에 형성될 수 있으며, y 방향으로 연장되는 제 2 세장형 개구(234a')를 포함할 수 있다. 제 1 세장형 개구(232a')는 길이 방향이 x 방향과 일치하는 형상일 수 있으며, 예컨대, 3*D1의 x 방향 치수를 갖고 D2의 y 방향 치수를 갖는 형상을 가질 수 있다. 또한, 제 2 세장형 개구(234a')는 길이 방향이 y 방향과 일치하는 형상일 수 있으며, 예컨대, D1의 x 방향 치수를 갖고 3*D2의 y 방향 치수를 갖는 형상을 가질 수 있다. 이 경우, 제 1 및 제 2 세장형 개구들(232a', 234a')은 각각 이들과 인접하여 배치되는 8개의 실린더형 하부 전극들(220)의 측면들이 적어도 부분적으로 지지대(230a)와 접촉하지 않게 할 수 있다.
도 3a에 도시된 바와 같이, 지지대(230a)가 x 방향과 y방향으로 반복적으로 배치되는 제 1 패턴(231a)과 제 2 패턴(233a)을 포함하는 경우, 2개의 제 1 패턴(231a)와 2개의 제 2 패턴(233a)으로 둘러싸인 일부의 실린더형 하부 전극들(220)의 측면은 제 1 및 제 2 세장형 개구들(232a', 234a')의 테두리와 접촉하지 않을 수 있다. 제 1 및 제 2 세장형 개구들(232a', 234a')의 테두리와 접하지 않는 실린더형 하부 전극(220)은 대략 전체 실린더형 하부 전극(220)의 1/9 정도이다.
도 3b를 참조하면, 반도체 메모리 소자(200b)는 복수의 실린더형 하부 전극들(220) 및 상기 실린더형 하부 전극들(220)을 지지하는 지지대(230b)를 포함한다.
지지대(230b)는 제 1 개방 영역(232b)이 형성되어 있는 제 1 패턴(231b) 및 제 2 개방 영역(234b)이 형성되어 있는 제 2 패턴(233b)을 포함한다. 제 1 및 제 2 패턴(231b, 233b)은 지지대(230b)의 일정한 공간들을 구분하기 위해 정의된 임의의 영역들이다. 도 3b에 도시된 바와 같이, 제 1 패턴(231b)과 제 2 패턴(233b)은 서로 맞닿으면서 x 방향 및 y 방향으로 교대로 배치될 수 있다. 도 3b의 실시예에서, 제 1 및 제 2 패턴들(231b, 233b)은 5*D1의 x 방향 치수와 5*D2의 y 방향 치수를 갖는 직사각형 또는 정사각형의 형상을 갖는 영역으로 정의될 수 있다. 이 경우, 지지대(230b)의 제 1 및 제 2 패턴들(231b, 233b)은 각각 36개의 실린더형 하부 전극들(220)의 측면들과 소정 높이에서 적어도 부분적으로 접촉할 수 있다.
제 1 개방 영역(232b)은 x 방향으로 연장되는 2개의 제 1 세장형 개구(232b')들을 포함할 수 있으며, 제 2 개방 영역(234b)은 y 방향으로 연장되는 2개의 제 2 세장형 개구(234b')들을 포함할 수 있다. 제 1 세장형 개구(232b')들은 길이 방향이 x 방향과 일치하고, 예컨대, 대략적으로 5*D1의 x 방향 치수를 갖고 D2의 y 방향 치수를 갖는 형상을 가질 수 있으며, 제 2 세장형 개구(234b')들은 길이 방향이 y 방향과 일치하고, 예컨대, 대략적으로 D1의 x 방향 치수를 갖고 5*D2의 y 방향 치수를 갖는 형상을 가질 수 있다. 이 경우, 제 1 및 제 2 세장형 개구들(232b', 234b')은 각각 이들과 접하여 배치되는 10개의 실린더형 하부 전극들(220)의 측면들이 적어도 부분적으로 지지대(230b)와 접촉하지 않게 할 수 있다.
도 3b에 도시된 바와 같이, 지지대(230b)가 x 방향과 y방향으로 반복적으로 배치되는 제 1 패턴(231b)과 제 2 패턴(233b)을 포함하는 경우, 일부의 실린더형 하부 전극들(220)의 측면은 제 1 및 제 2 세장형 개구(232b', 234b')들의 테두리와 접촉하지 않을 수 있다. 이러한 일부의 실린더형 하부 전극들(220)은 대략 전체 실린더형 하부 전극(220)의 1/25 정도이다.
도 3c를 참조하면, 반도체 메모리 소자(200c)는 복수의 실린더형 하부 전극들(220) 및 상기 실린더형 하부 전극들(220)을 지지하는 지지대(230c)를 포함한다.
지지대(230c)는 제 1 개방 영역(232c)이 형성되어 있는 제 1 패턴(231c) 및 제 2 개방 영역(234c)이 형성되어 있는 제 2 패턴(233c)을 포함한다. 제 1 및 제 2 패턴들(231c, 233c)은 지지대(230c)의 일정한 공간들을 구분하기 위해 정의된 임의의 영역들이다. 도 3c에 도시된 바와 같이, 제 1 패턴(231c)과 제 2 패턴(233c)은 서로 맞닿으면서 x 방향 및 y 방향으로 교대로 배치될 수 있다. 도 3c의 실시예에서, 제 1 및 제 2 패턴들(231c, 233c)은 7*D1의 x 방향 치수와 7*D2의 y 방향 치수를 갖는 직사각형 또는 정사각형의 형상을 갖는 영역으로 정의될 수 있다. 이 경우, 지지대(230c)의 제 1 및 제 2 패턴들(231c, 233c)은 각각 64개의 실린더형 하부 전극들(220)의 측면들과 소정의 높이에서 적어도 부분적으로 접촉할 수 있다.
제 1 개방 영역(232c)은 길이 방향이 x 방향인 3개의 제 1 세장형 개구(232c')들을 포함할 수 있으며, 제 2 개방 영역(234c)은 길이 방향이 y 방향인 3개의 제 2 세장형 개구(234c')들을 포함할 수 있다. 예를 들면, 제 1 세장형 개구(232c')들은 대략적으로 7*D1의 x 방향 치수를 갖고 D2의 y 방향 치수를 갖는 평면 형상을 가질 수 있으며, 제 2 세장형 개구(234c')들은 대략적으로 D1의 x 방향 치수를 갖고 7*D2의 y 방향 치수를 갖는 평면 형상을 가질 수 있다. 이 경우, 제 1 및 제 2 세장형 개구들(232c', 234c')들은 각각 이들과 접하여 배치되는 14개의 실린더형 하부 전극들(220)의 측면들이 적어도 부분적으로 지지대(230a)와 접촉하지 않게 할 수 있다.
도 3c에 도시된 바와 같이, 지지대(230c)가 x 방향과 y방향으로 반복적으로 배치되는 제 1 패턴(231c)과 제 2 패턴(233c)을 포함하는 경우, 일부의 실린더형 하부 전극(220)의 측면은 제 1 및 제 2 세장형 개구(232c', 234c')들의 테두리와 접촉하지 않을 수 있다. 이러한 일부의 실린더형 하부 전극(220)은 대략 전체 실린더형 하부 전극(220)의 1/49 정도이다.
도 3a 내지 도 3c에 도시된 반도체 메모리 소자(200a 내지 200c)의 지지대들(230a 내지 230c)에 대하여 일반화하여 설명하면 다음과 같다.
지지대의 제 1 패턴 및 제 2 패턴이 n*D1의 x 방향 치수와 n*D2의 y 방향 치수를 갖는 직사각형 또는 정사각형의 형상을 갖는 영역으로 정의되는 경우(여기서, n은 3 이상의 홀수), 상기 제 1 패턴의 제 1 개방 영역은 길이 방향이 제 1 방향과 일치하는 (n-1)/2개의 제 1 세장형 개구(들)를 포함하고, 상기 제 2 패턴의 제 2 개방 영역은 길이 방향이 제 2 방향과 일치하는 (n-1)/2개의 제 2 세장형 개구(들)를 포함하며, 상기 제 1 세장형 개구(들)는 n*D1의 제 1 방향 치수를 갖고 D2의 제 2 방향 치수를 갖는 형상을 가지며, 상기 제 2 세장형 개구(들)는 D1의 제 1 방향 치수를 갖고 n*D2의 제 2 방향 치수를 갖는 형상을 갖는다.
상기 제 1 세장형 개구(들) 및 상기 제 2 세장형 개구(들)의 각각은 이들에 인접한 2*(n+1)개의 상기 실린더형 하부 전극들의 측면들이 적어도 부분적으로 상기 지지대와 접촉하지 않게 한다. 상기 제 1 세장형 개구(들) 및 상기 제 2 세장형 개구(들)의 테두리와 접촉하지 않는 실린더형 하부 전극(220)의 수는 대략 전체 실린더형 하부 전극(220)의 1/n2 정도이다. n이 5이상의 홀수인 경우, 상기 제 1 세장형 개구들은 상기 제 2 방향으로 상기 제 2 피치의 간격만큼 서로 이격되고, 상기 제 2 세장형 개구들은 상기 제 1 방향으로 상기 제 1 피치의 간격만큼 서로 이격된다.
위의 설명에 따라서 n이 3, 5, 및 7인 경우의 도 3a 내지 도 3c의 지지대들 외에 n이 9 이상의 홀수인 경우에 대하여도 본 발명의 기술적 사상이 적용될 수 있다는 것을 이해할 것이다.
도 3d를 참조하면, 반도체 메모리 소자(200d)는 복수의 실린더형 하부 전극들(220) 및 상기 실린더형 하부 전극들(220)을 지지하는 지지대(230d)를 포함한다.
지지대(230d)는 제 1 개방 영역(232d)이 형성되어 있는 제 1 패턴(231d) 및 제 2 개방 영역(234d)이 형성되어 있는 제 2 패턴(233d)을 포함한다. 제 1 및 제 2 패턴들(231d, 233d)은 지지대(230d)의 일정한 공간들을 구분하기 위해 정의된 임의의 영역들이다. 도 3d에 도시된 바와 같이, 제 1 패턴(231d)과 제 2 패턴(233d)은 서로 맞닿으면서 x 방향 및 y 방향으로 교대로 배치될 수 있다. 도 3d의 실시예에서, 제 1 및 제 2 패턴들(231d, 233d)은 4*D1의 x 방향 치수와 4*D2의 y 방향 치수를 갖는 직사각형 또는 정사각형의 형상을 갖는 영역으로 정의될 수 있다. 이 경우, 지지대(230d)의 제 1 및 제 2 패턴들(231d, 233d)은 각각 16개의 실린더형 하부 전극들(220)에 의해 관통될 수 있다.
제 1 개방 영역(232d)은 길이 방향이 x 방향인 2개의 제 1 세장형 개구(232d')들을 포함할 수 있으며, 제 2 개방 영역(234d)은 길이 방향이 y 방향인 2개의 제 2 세장형 개구(234d')들을 포함할 수 있다. 예를 들면, 제 1 세장형 개구(232d')들은 대략적으로 3*D1의 x 방향 치수를 갖고 D2의 y 방향 치수를 갖는 형상을 가질 수 있으며, 제 2 세장형 개구(234d')들은 대략적으로 D1의 x 방향 치수를 갖고 3*D2의 y 방향 치수를 갖는 형상을 가질 수 있다.
도 3e를 참조하면, 반도체 메모리 소자(200e)는 복수의 실린더형 하부 전극들(220) 및 상기 실린더형 하부 전극들(220)을 지지하는 지지대(230e)를 포함한다.
지지대(230e)는 제 1 개방 영역(232e)이 형성되어 있는 제 1 패턴(231e) 및 제 2 개방 영역(234e)이 형성되어 있는 제 2 패턴(233e)을 포함한다. 도 3e에 도시된 바와 같이, 제 1 패턴(231e)과 제 2 패턴(233e)은 서로 맞닿으면서 x 방향 및 y 방향으로 교대로 배치될 수 있다. 도 3e의 실시예에서, 제 1 및 제 2 패턴들(231e, 233e)은 6*D1의 x 방향 치수와 6*D2의 y 방향 치수를 갖는 직사각형 또는 정사각형의 형상을 갖는 영역으로 정의될 수 있다. 이 경우, 지지대(230e)의 제 1 및 제 2 패턴들(231e, 233e)은 각각 36개의 실린더형 하부 전극들(220)에 의해 관통될 수 있다.
제 1 개방 영역(232e)은 길이 방향이 x 방향인 3개의 제 1 세장형 개구(232e')들을 포함할 수 있으며, 제 2 개방 영역(234e)은 길이 방향이 y 방향인 3개의 제 2 세장형 개구(234e')들을 포함할 수 있다. 예를 들면, 제 1 세장형 개구(232e')들은 대략적으로 5*D1의 x 방향 치수를 갖고 D2의 y 방향 치수를 갖는 형상을 가질 수 있다. 또한, 제 2 세장형 개구(234e')들은 대략적으로 D1의 x 방향 치수를 갖고 5*D2의 y 방향 치수를 갖는 형상을 가질 수 있다.
도 3d 및 도 3e에 도시된 바와 같이, 지지대(230d 및 230e)가 x 방향과 y방향으로 반복적으로 배치되는 제 1 패턴(231d 및 231e)과 제 2 패턴(233d 및 233e)을 각각 포함하는 경우, 셀 영역 내에 위치한 실린더형 하부 전극(220)의 측면은 모두 제 1 세장형 개구(232d' 및 232e') 및 제 2 세장형 개구(234d' 및 232e')들의 테두리와 부분적으로 접한다.
도 3d 및 도 3e에 도시된 반도체 메모리 소자(200d 및 200e)의 지지대들(230d 및 230e)에 대하여 일반화하여 설명하면 다음과 같다.
지지대의 제 1 및 제 2 패턴들이 n*D1의 x 방향 치수와 n*D2의 y 방향 치수를 갖는 직사각형 또는 정사각형의 형상을 갖는 영역으로 정의되는 경우(여기서, n은 4 이상의 짝수), 상기 제 1 패턴의 제 1 개방 영역은 길이 방향이 제 1 방향과 일치하는 n/2개의 제 1 세장형 개구들을 포함하고, 상기 제 2 패턴의 제 2 개방 영역은 길이 방향이 제 2 방향과 일치하는 n/2개의 제 2 세장형 개구들을 포함하며, 상기 제 1 세장형 개구들은 (n-1)*D1의 제 1 방향 치수를 갖고 D2의 제 2 방향 치수를 갖는 형상을 가지며, 상기 제 2 세장형 개구들은 D1의 제 1 방향 치수를 갖고 (n-1)*D2의 제 2 방향 치수를 갖는 형상을 갖는다. 상기 제 1 및 제 2 세장형 개구들의 각각은 2*n개의 상기 실린더형 하부 전극들의 측면들이 적어도 부분적으로 상기 지지대와 접촉하지 않게 한다. 상기 제 1 세장형 개구들은 상기 제 2 방향으로 상기 제 2 피치의 간격만큼 서로 이격되고, 상기 제 2 세장형 개구들은 상기 제 1 방향으로 상기 제 1 피치의 간격만큼 서로 이격된다.
위의 설명에 따라서 n이 4 및 6인 경우의 도 3d 내지 도 3e의 지지대들 외에 n이 8 이상의 짝수인 경우에 대하여도 본 발명의 기술적 사상이 적용될 수 있다는 것을 이해할 것이다.
도 3f를 참조하면, 반도체 메모리 소자(200f)는 복수의 실린더형 하부 전극들(220) 및 상기 실린더형 하부 전극들(220)을 지지하는 지지대(230f)를 포함한다.
지지대(230f)는 제 1 개방 영역(232f)이 형성되어 있는 제 1 패턴(231f), 제 2 개방 영역(234f)이 형성되어 있는 제 2 패턴(233f), 제 3 개방 영역(236f)이 형성되어 있는 제 3 패턴(235f), 및 제 4 개방 영역(238f)이 형성되어 있는 제 4 패턴(237f)을 포함한다. 제 1 내지 제 4 패턴들(231f, 233f, 235f, 237f)은 지지대(230f)의 일정한 공간들을 구분하기 위해 정의된 임의의 영역들이다. 좌상단에 배치된 제 1 패턴(231f), 우상단에 배치된 제 2 패턴(233f), 좌하단에 배치된 제 3 패턴(235f), 및 우하단에 배치된 제 4 패턴(237f)은 그룹 패턴(239f)으로 통칭될 수 있다.
도 3f에 도시된 바와 같이, 그룹 패턴(239f)은 x 방향으로 D1의 간격만큼 이격하여 반복적으로 배치되고, y 방향으로 D2의 간격만큼 이격하여 반복적으로 배치될 수 있다. 그에 따라, 제 1 패턴(231f)과 제 2 패턴(233f), 및 제 3 패턴(235f)과 제 4 패턴(237f)은 각각 x 방향으로 교대로 배치될 수 있다. 또한, 제 1 패턴(231f)과 제 3 패턴(235f), 및 제 2 패턴(233f)과 제 4 패턴(237f)은 각각 y 방향으로 교대로 배치될 수 있다.
도 3f의 실시예에서, 제 1 내지 제 4 패턴들(231f, 233f, 235f, 237f)은 각각 2*D1의 x 방향 치수와 2*D2의 y 방향 치수를 갖는 직사각형 또는 정사각형의 형상을 갖는 영역으로 정의될 수 있다. 또한, 그룹 패턴(239f)은 4*D1의 x 방향 치수와 4*D2의 y 방향 치수를 갖는 직사각형 또는 정사각형의 형상을 갖는 영역으로 정의될 수 있다. 그러나, 제 1 내지 제 4 패턴들(231f, 233f, 235f, 237f)은 도 3f에 도시된 바와 다르게 정의될 수도 있다. 예컨대, 제 1 내지 제 4 패턴들(231f, 233f, 235f, 237f)이 각각 2.5*D1의 x 방향 치수와 2.5*D2의 y 방향 치수를 갖는 직사각형 또는 정사각형의 형상을 갖는 영역으로 정의되고, 그룹 패턴(239f)이 5*D1의 x 방향 치수와 5*D2의 y 방향 치수를 갖는 직사각형 또는 정사각형의 형상을 갖는 영역으로 정의될 수 있다. 지지대(230f)의 제 1 내지 제 4 패턴들(231f, 233f, 235f, 237f)은 각각 9개의 실린더형 하부 전극들(220)의 측면들과 적어도 부분적으로 접촉할 수 있다.
제 1 및 제 4 개방 영역들(232f, 238f)은 각각 길이 방향이 x 방향이고, 대략적으로 2*D1의 x 방향 치수를 갖고 D2의 y 방향 치수를 갖는 세장형 형상을 가질 수 있다. 또한, 제 2 및 제 3 개방 영역(234f, 236f)은 길이 방향이 y 방향이고, 대략적으로 D1의 x 방향 치수를 갖고 2*D2의 y 방향 치수를 갖는 세장형 형상을 가질 수 있다. 도 3f에 도시된 바와 같이, 제 1 개방 영역(232f)은 제 1 패턴(231f)의 상부에 형성될 수 있으며, 제 4 개방 영역(238f)은 제 4 패턴(237f)의 하부에 형성될 수 있다. 또한, 제 2 개방 영역(234f)은 제 2 패턴(233f)의 우측에 형성될 수 있으며, 제 3 개방 영역(236f)은 제 3 패턴(235f)의 좌측에 형성될 수 있다. 이 경우, 제 1 내지 제 4 개방 영역들(232f, 234f, 236f, 238f)은 각각 이들과 인접하게 배치되는 6개의 실린더형 하부 전극들(220)의 측면들이 적어도 부분적으로 지지대(230b)와 접촉하지 않게 할 수 있다.
도 3f에 도시된 바와 같이, 그룹 패턴(239f)의 정중앙에 위치한 실린더형 하부 전극(220)의 측면은 제 1 내지 제 4 개방 영역들(232f, 234f, 236f, 238f)의 테두리와 접촉하지 않을 수 있으며, 이러한 실린더형 하부 전극들(220)은 대략 전체 실린더형 하부 전극(220)의 1/25 정도이다.
도 3g를 참조하면, 반도체 메모리 소자(200g)는 복수의 실린더형 하부 전극들(220) 및 상기 실린더형 하부 전극들(220)을 지지하는 지지대(230g)를 포함한다.
지지대(230g)는 제 1 내지 제 4 개방 영역(232g, 234g, 236g, 238g)이 각각 형성되어 있는 제 1 내지 제 4 패턴들(231g, 233g, 235g, 237g)을 포함한다. 좌상단에 배치된 제 1 패턴(231g), 우상단에 배치된 제 2 패턴(233g), 좌하단에 배치된 제 3 패턴(235g), 및 우하단에 배치된 제 4 패턴(237g)은 그룹 패턴(239g)으로 통칭될 수 있다.
도 3g에 도시된 바와 같이, 그룹 패턴(239g)은 x 방향으로 D1의 간격만큼 이격하여 반복적으로 배치되고, y 방향으로 D2의 간격만큼 이격하여 반복적으로 배치될 수 있다. 그에 따라, 제 1 패턴(231g)과 제 2 패턴(233g), 및 제 3 패턴(235g)과 제 4 패턴(237g)은 x 방향으로 교대로 배치될 수 있으며, 제 1 패턴(231g)과 제 3 패턴(235g), 및 제 2 패턴(233g)과 제 4 패턴(237g)은 y 방향으로 교대로 배치될 수 있다.
도 3g의 실시예에서, 제 1 내지 제 4 패턴들(231g, 233g, 235g, 237g)은 각각 4*D1의 x 방향 치수와 4*D2의 y 방향 치수를 갖는 직사각형 또는 정사각형의 형상을 갖는 영역으로 정의될 수 있다. 이 경우, 지지대(230g)의 제 1 내지 제 4 패턴들(231g, 233g, 235g, 237g)은 각각 25개의 실린더형 하부 전극들(220)의 측면들과 적어도 부분적으로 접촉할 수 있다.
제 1 및 제 4 개방 영역(232g, 238g) 각각은 길이 방향이 x 방향이고, 대략적으로 2*D1의 x 방향 치수를 갖고 D2의 y 방향 치수를 갖는 2개의 제 1 세장형 개구(232g')들 및 2개의 제 4 세장형 개구(238g')들을 가질 수 있다. 또한, 제 2 및 제 3 개방 영역(234g, 236g) 각각은 길이 방향이 y 방향이고, 대략적으로 D1의 x 방향 치수를 갖고 2*D2의 y 방향 치수를 갖는 2개의 제 2 세장형 개구(234g')들 및 2개의 제 3 세장형 개구(236g')들을 가질 수 있다.
도 3g에 도시된 바와 같이, 제 1 세장형 개구(232g')들은 제 1 패턴(231g) 내에 상측으로부터 -y 방향으로 D2의 이격 간격을 가지도록 배치될 수 있다. 제 4 세장형 개구(238g')들은 제 4 패턴(237g) 내에 하측으로부터 y 방향으로 D2의 이격 간격을 가지도록 배치될 수 있다. 제 2 세장형 개구(234g')들은 제 2 패턴(233g) 내에 우측으로부터 -x 방향으로 D1의 이격 간격을 가지도록 배치될 수 있다. 제 3 세장형 개구(236g')들은 제 3 패턴(235g) 내에 좌측으로부터 x 방향으로 D1의 이격 간격을 가지도록 배치될 수 있다.
도 3g에 도시된 바와 같이, 그룹 패턴(239g)의 정중앙에 위치한 실린더형 하부 전극(220)의 측면은 제 1 내지 제 4 세장형 개구들(232g', 234g', 236g', 238g')들의 테두리와 접촉하지 않을 수 있으며, 이러한 실린더형 하부 전극(220)은 대략 전체 실린더형 하부 전극(220)의 1/81 정도이다.
도 3h 내지 도 3j를 참조하면, 반도체 메모리 소자(200h 내지 200j)는 각각 도 3a, 도 3b 및 도 3d의 반도체 메모리 소자들(200a, 200b, 200d)의 변형예로서, 복수의 실린더형 하부 전극들(220) 및 상기 실린더형 하부 전극들(220)을 지지하는 지지대(230h 내지 230j)를 포함한다.
복수의 실린더형 하부 전극들(220)은 제 1 방향 및 제 2 방향을 따라 반복적으로 정렬될 수 있다. 복수의 실린더형 하부 전극들(220)은 제 1 방향으로 제 1 피치(D1)의 간격으로 이격되어 배치될 수 있으며, 제 2 방향으로 제 2 피치(D2)의 간격으로 이격되어 배치될 수 있다. 제 1 방향과 제 2 방향이 이루는 각도는 소정의 예각을 이룰 수 있으며, 그에 따라 복수의 실린더형 하부 전극들(220)은 육각 배열로 정렬될 수 있다.
반도체 메모리 소자들(200a, 200b, 200d)의 복수의 실린더형 하부 전극들(220)은 직각 배열로 정렬되어 있지만, 도 3h 내지 도 3j의 반도체 메모리 소자(200h 내지 200j)의 복수의 실린더형 하부 전극들(220)은 육각 배열로 정렬되어 있다는 차이점이 있다. 그럼에도 불구하고, 지지대(230a, 230b, 230d)에 적용된 본 발명의 기술적 사상은 육각 배열된 실린더형 하부 전극들(220)에도 동일하게 적용될 수 있음을 보여준다.
지지대(230h, 230i, 230j)는 각각 지지대(230a, 230b, 230d)에 대응하며, 지지대(230h 내지 230j)에 속하는 구성요소들도 각각 지지대(230a, 230b, 230d)에 속하는 구성요소들에 대응한다.
도 3h 내지 도 3j에서는 도 3a, 3b 및 3d의 반도체 메모리 소자들(200a, 200b, 200d)의 변형예들이 도시되었지만, 도 3c 및 도 3e 내지 도 3g의 반도체 메모리 소자들(200c, 200e 내지 200g)도 동일한 방식으로 복수의 실린더형 하부 전극들(220)이 육각 배열된 형태에 적용될 수 있다는 것을 이해할 것이다.
도 4a 및 도 4b는 본 발명의 일부 실시예들에 따른 반도체 메모리 소자들의 지지대의 레이아웃들을 비교한 시뮬레이션 실험 데이터를 도시한다. 도 4a는 지지대들의 레이아웃에 따른 개방 비율을 도시하며, 도 4b는 지지대들의 레이아웃에 따른 제 1 방향 및 제 2 방향의 휨을 비교하여 도시한다.
도 4a의 그래프를 참조하면, x축은 도 3a, 도 3b 및 도 3d에 도시된 지지대 레이아웃들 나타낸다. y축은 상기 레이아웃들의 전체 면적에 대한 개방 영역의 비율을 나타낸다.
본 발명에 따른 도 3a의 지지대 레이아웃의 경우, 약 30% 정도의 개방 비율을 나타내었으며, 본 발명에 따른 도 3b의 지지대 레이아웃의 경우, 약 34.5% 정도의 개방 비율을 나타내었고, 본 발명에 따른 도 3d의 지지대 레이아웃의 경우, 약 31.5% 정도의 개방 비율을 나타내었다.
개방 비율이 작은 경우, 실린더형 하부 전극의 표면에 유전막을 형성하거나 상부 전극을 형성하는 후속 공정이 어려워지는 문제가 있다. 개방 비율이 작으면, 유전막 물질과 같은 후속 물질이 비대칭적으로 또는 불균일하게 증착되는 등의 문제로 인하여, 후속 물질 증착 특성이 나빠지기 때문이다. 따라서, 후속 공정을 위하여 일정한 정도 이상의 개방 비율을 확보하여야 하며, 본 발명의 일부 실시예들에 따른 반도체 메모리 소자들은 약 30% 이상의 개방 비율이 확보되었다.
도 4b의 그래프를 참조하면, x축은 도 3a, 도 3b 및 도 3d에 도시된 지지대 레이아웃을 나타낸다. y축은 상기 레이아웃들의 휘어지는 정도를 나타낸다. 도 4b의 그래프의 좌측은 제 1 방향으로 휘어지는 정도를 나타내며, 우측은 제 2 방향으로 휘어지는 정도를 나타낸다. 다만, y축의 값들은 레이아웃들을 서로 비교하기 위한 시뮬레이션 결과값으로서 상대적인 크기만이 비교될 뿐 절대적인 의미를 갖는 것은 아니다.
도 3a의 지지대 레이아웃의 경우, 제 1 방향으로 휘어지는 정도는 약 2290 정도였으며, 제 2 방향으로 휘어지는 정도는 약 2288 정도였다. 도 3b의 지지대 레이아웃의 경우, 제 1 방향으로 휘어지는 정도는 약 2347 정도였으며, 제 2 방향으로 휘어지는 정도는 약 2344 정도였다. 도 3d의 지지대 레이아웃의 경우, 제 1 방향으로 휘어지는 정도와 제 2 방향으로 휘어지는 정도는 모두 약 2344 정도였다.
도 3a, 3b 및 3d에 도시된 지지대 레이아웃들은 제 1 방향과 제 2 방향으로 휘어지는 정도가 서로 비슷하게 나타났으며, 그 이유는 제 1 방향에서 바라본 배치와 제 2 방향에서 바라본 배치가 서로 동일하기 때문으로 생각된다.
본 발명의 발명자(들)는 실린더형 하부 전극이 기울어지는 현상, 부러지는 현상, 및 뜯기는 현상, 및 지지대가 쪼개지는 현상의 주된 원인이 지지대의 휨이라고 분석하였다. 그에 따라 지지대의 휨을 최소화할 수 있는 지지대의 레이아웃을 발명하게 되었다. 도 3a, 도 3b 및 도 3d의 지지대의 레이아웃은 제 1 방향과 제 2 방향 모두에서 덜 휘어질 수 있도록 제 1 방향에서 바라본 배치와 제 2 방향에서 바라본 배치가 서로 동일하게 설계하였다. 또한, 지지대 레이아웃은 후속 공정을 위해 전체 영역에 대한 개방 영역의 비율, 즉, 개방 비율이 일정 이상, 예컨대, 30% 이상 확보될 수 있도록 하였다.
지지대의 휨에 의해 실린더형 하부 전극에 가해지는 스트레스가 더 큰 문제인 경우에는 휘어지는 정도가 더 작은 도 3a의 지지대 레이아웃이 채택될 수 있으며, 후속 공정에서 후속 물질을 균일하게 증착하는 것이 더 큰 문제인 경우에는 개방 비율이 더 높은 도 3b 및 도 3d의 지지대 레이아웃이 채택될 수 있다.
도 5a 내지 도 5g는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 진행 단계에 따라 보여주는 단면도들로서, 도 3a의 VI-VI' 선을 절단한 단면도들이다. 도 5a 내지 도 5g는 도 3a의 반도체 메모리 소자(200a)의 제조 방법을 설명하기 위한 도면들이지만, 도 3b 내지 도 3j의 반도체 메모리 소자(200b 내지 200j)를 제조하기 위한 공정에도 아래에서 설명하는 제조 방법이 동일하게 적용될 수 있다는 것을 이해할 것이다.
도 5a를 참조하면, 셀 영역 및 더미 영역이 정의된 기판(210) 상에 형성된 층간 절연막(211), 콘택 플러그(212) 및 식각 저지막(213) 상에 커패시터 형성을 위한 제 1 몰드층(214)을 형성하고, 제 1 몰드층(214) 상부에 지지대막(230L)을 형성한다. 지지대막(230L)은 10㎚ 내지 500㎚의 두께를 가질 수 있다. 지지대막(230L) 상에는 지지대막(230L)을 패터닝하기 위한 마스크 패턴(240)을 형성한다. 마스크 패턴(240)은 도 3a의 제 1 개방 영역들(232a) 및 제 2 개방 영역들(234a)에 대응하는 패턴을 갖도록 형성될 수 있다. 마스크 패턴(240)의 평면 형상은, 실린더형 하부 전극들의 배치 및 지지대 레이아웃에 따라, 직사각형, 정사각형, 평행사변형, 타원형, 또는 원형일 수 있다.
마스크 패턴(240)은 서로 인접하는 실린더형 하부 전극들 사이에 배치된다. 따라서, 마스크 패턴(240)은 실린더형 하부 전극들 사이의 이격 간격, 즉, 제 1 피치(D1) 또는 제 2 피치(D2)와 실질적으로 대응하는 폭을 가질 수 있다. 마스크 패턴(240)은 예를 들면 포토레지스트(photoresist) 패턴일 수 있다.
지지대막(230L)은 제 1 몰드층(214)에 대하여 식각 선택비가 다른 물질로 형성하는 것이 바람직하다. 예컨대, 제 1 몰드층(214) 제거 시에 LAL(Limulus amoebocyte lysate) 리프트-오프(lift-off) 공정을 이용하는 경우, LAL에 대해 식각율(etch rate)이 낮으며, 유전체(dielectric) 특성을 갖는 물질로 형성하는 것이 바람직하다. 만약, 제 1 몰드층(214)이 SiO2, SiGe, Si, 및 탄소(carbon)계 물질막 중 어느 하나의 물질로 형성하는 경우, 지지대막(230L)은 SiN, SiCN, TaO, 및 TiO2 중에서 어느 하나를 이용하여 형성할 수 있다. 그러나 지지대막(230L)의 재질이 위의 물질에 한정되는 것은 아니다.
도 5b를 참조하면, 지지대 패턴(230P) 사이로 노출된 제 1 몰드층(214)이 도시된다. 예컨대, 지지대 패턴(230P)은 마스크 패턴(240)을 식각 마스크로 이용하여 지지대막(230L)을 건식 식각함으로써 형성된다.
도 5c를 참조하면, 제 1 몰드층(214) 및 지지대 패턴(230P) 상에 제 2 몰드층(215)을 형성한다. 제 2 몰드층(215)은 제 1 몰드층(214)과 동일 재질로 형성하거나 유사한 식각율, 예컨대 LAL 리프트 공정을 통해 제 1 몰드층(214)과 제 2 몰드층(215)을 제거하는 경우, LAL에 의한 제 2 몰드층(215)의 식각 속도가 제 1 몰드층(214)의 식각율에 비해 10 % 이하의 차이를 갖는 물질로 형성하는 것이 바람직하다. 제 2 몰드층(215)은 지지대 패턴(230P)을 모두 덮을 수 있는 두께로 형성할 수 있으며, 적어도 50㎚의 두께를 가지도록 형성할 수 있다. 또한 제 1 몰드층(214) 및 제 2 몰드층(215)의 두께의 합은 1,000㎚ 내지 4,000㎚일 수 있다.
도 5d를 참조하면, 실린더형 하부 전극을 형성할 위치에 콘택 플러그(212)가 노출될 때까지 제 2 몰드층(215), 지지대 패턴(230P), 제 1 몰드층(214) 및 식각 저지막(213)을 식각하여 다수의 홀(H)을 형성한다. 지지대 패턴(230P)에 홀들(H)이 형성됨으로써 지지대 패턴(230P)은 도 3a에서 설명한 지지대(230)와 실질적으로 동일한 형상을 갖게 된다. 이러한 홀(H)은 도 3a 또는 도 3h에 도시된 바와 같이 복수의 실린더형 하부 전극들이 직각 배열 또는 육각 배열을 이룰 수 있도록 형성한다.
도 5e를 참조하면, 기판(210)의 결과물 전면, 즉 홀(H)의 내벽 및 제 2 몰드층(215) 상으로 도전성 물질을 증착한 후, 각 홀(H) 내벽의 도전성 물질을 분리하여 복수의 실린더형 하부 전극(220)들을 형성한다. 실린더형 하부 전극(220)은 상기 도전성 물질의 형성 후, 홀(H)을 매립할 수 있도록 기판(110) 상의 결과물 전면으로 매립층(미 도시)을 형성하고, 에치백(etch-back) 및/또는 화학적 기계적 연마(CMP) 공정을 통해 제 2 몰드층(215)이 노출될 때까지 상기 매립층 및 상기 도전성 물질을 제거하는 평탄화 공정을 통하여 이루어진다. 실린더형 하부 전극(220)은 예를 들면, 폴리실리콘 또는 티타늄나이트라이드(TiN)로 형성될 수 있으며, 상기 매립층은 에치백에 의해, 제 2 몰드층(215) 상의 상기 도전성 물질은 화학적 기계적 연마 공정을 통해 제거할 수 있다. 상기 매립층은 제 1 몰드층(214) 및 제 2 몰드층(215)과 동일 재질로 형성하거나 유사한 식각율을 갖는 물질로 형성할 수 있다. 상기 매립층은, 예컨대, 산화막일 수 있다.
도 5f를 참조하면, 실린더형 하부 전극(220) 형성 후, 제 1 몰드층(214) 및 제 2 몰드층(215)을 습식 식각을 통해 제거한다. 또한, 상기 매립층은 제 1 몰드층(214) 및 제 2 몰드층(215)과 함께 제거할 수 있고, 따로 제거할 수도 있다. 예컨대, 제 1 몰드층(214), 제 2 몰드층(215) 및 상기 매립층은 불산 또는 LAL을 이용하여 리프트-오프 공정 방법을 이용하여 제거될 수 있다. 따라서, 전술한 바와 같이 지지대(230)는 LAL에 대하여 제 1 몰드층(214) 및 제 2 몰드층(215)에 비해 식각율이 낮은 것이 바람직하다.
실린더형 하부 전극(220)들은 전술한 바와 같이 지지대(230)에 의하여 지지된다. 도 3a의 평면도는 도 5f의 기판(210)의 결과물을 위에서 바라본 도면이다.
도 5g를 참조하면, 제 1 몰드층(214), 제 2 몰드층(215) 및 상기 매립층의 제거 후, 실린더형 하부 전극(220) 상으로 유전체막(222) 및 상부 전극(224)을 형성하여 DRAM 셀 커패시터를 완성한다. 유전체막(222)의 물질 및 상부 전극(224)의 물질은 지지대(230)에 소정 비율 이상으로 형성된 개방 영역들(232d, 234d)을 통해 지지대(230) 아래 부분에도 균일하게 증착될 수 있다.
도 6은 본 발명의 기술적 사상에 의한 반도체 메모리 소자를 포함하는 메모리 모듈(1000)의 평면도이다.
상기 메모리 모듈(1000)은 인쇄회로 기판(1100) 및 복수의 반도체 패키지(1200)를 포함할 수 있다.
복수의 반도체 패키지(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자를 포함할 수 있다. 특히, 복수의 반도체 패키지(1200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 메모리 소자들 중에서 선택되는 적어도 하나의 반도체 메모리 소자의 특징적 구조를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(1200)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(1200)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 외부로부터의 신호들을 복수의 반도체 패키지(1200)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다.
도 7은 본 발명의 기술적 사상에 의한 반도체 메모리 소자를 포함하는 메모리 카드(2000)의 개략도이다.
상기 메모리 카드(2000)는 제어기(2100)와 메모리(2200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(2100)에서 명령을 내리면, 메모리(2200)는 데이터를 전송할 수 있다.
상기 메모리(2200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자를 포함할 수 있다. 특히, 메모리(2200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자들 중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
상기 메모리 카드(2000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등와 같은 다양한 메모리 카드를 구성할 수 있다.
도 8은 본 발명의 기술적 사상에 의한 반도체 메모리 소자를 포함하는 시스템(3000)의 개략도이다.
상기 시스템(3000)에서, 프로세서(3100), 메모리(3200), 및 입/출력 장치(3300)는 버스(3400)를 이용하여 상호 데이터 통신할 수 있다.
상기 시스템(3000)의 메모리(3200)는 RAM (random access memory) 및 ROM (read only memory)을 포함할 수 있다. 또한, 상기 시스템(3000)은 플로피 디스크 드라이브 (floppy disk drive) 및 CD (compact disk) ROM 드라이브와 같은 주변 장치(3500)를 포함할 수 있다.
상기 메모리(3200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자를 포함할 수 있다. 특히, 상기 메모리(3200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자들 중에서 선택되는 적어도 하나의 반도체 메모리 소자의 특징적 구조를 포함할 수 있다.
상기 메모리(3200)는 프로세서(3100)의 동작을 위한 코드 및 데이터를 저장할 수 있다.
상기 시스템(3000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상에서 본 발명을 다양한 실시예를 들어 상세하게 설명하였으나, 본 발명은 전술한 실시예들 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 반도체 소자; 110: 기판
120: 필라형 구조물들; 130: 지지대
132: 제 1 개방 패턴; 134: 제 2 개방 패턴
200a-200j: 반도체 메모리 소자; 220: 실린더형 하부 전극들
230a-230j: 지지대; 231a-231j: 제 1 패턴
232a-232j: 제 1 개방 영역; 232a'-232j': 제 1 세장형 개구
233a-233j: 제 2 패턴; 234a-234j: 제 2 개방 영역
234a'-234j': 제 2 세장형 개구; 235f-235g: 제 3 패턴
236f-236g: 제 3 개방 영역; 236f'-236g': 제 2 세장형 개구
237f-237g: 제 4 패턴; 238f-238g: 제 4 개방 영역
238f'-238g': 제 4 세장형 개구

Claims (10)

  1. 제 1 방향 및 제 2 방향을 따라 반복적으로 정렬된 복수의 실린더형 하부 전극들; 및
    제 1 개방 영역이 형성되어 있는 제 1 패턴, 및 제 2 개방 영역이 형성되어 있는 제 2 패턴을 포함하고, 상기 복수의 실린더형 하부 전극들의 측면에 접촉하며 상기 복수의 실린더형 하부 전극들을 지지하는 지지대를 포함하고,
    상기 제 1 패턴 및 상기 제 2 패턴은 서로 다른 형상을 가지고 상기 제 1 방향 및 상기 제 2 방향 중 적어도 한 방향에서 교대로 배치되는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제 1 패턴 및 상기 제 2 패턴은 상기 제 1 방향 및 상기 제 2 방향 모두에서 교대로 배치되는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제 1 패턴의 제 1 개방 영역은 적어도 하나의 제 1 세장형 개구를 포함하고, 상기 제 2 패턴의 제 2 개방 영역은 적어도 하나의 제 2 세장형 개구를 포함하며,
    상기 제 1 세장형 개구의 길이 방향은 상기 제 1 방향과 일치하고, 상기 제 2 세장형 개구의 길이 방향은 상기 제 2 방향과 일치하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 복수의 실린더형 하부 전극들은 상기 제 1 방향으로 제 1 피치의 간격으로 이격하여 배치되고 상기 제 2 방향으로 제 2 피치의 간격으로 이격하여 배치되며,
    상기 제 1 패턴과 상기 제 2 패턴은 상기 제 1 방향으로 상기 제 1 피치의 n배의 치수(dimension)를 갖고 상기 제 2 방향으로 상기 제 2 피치의 n배의 치수를 갖는 직사각형 또는 평행사변형 형상으로서 서로 동일한 바깥 형상(outer shape)을 가지고, n은 3이상의 자연수인 것을 특징으로 하는 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 n이 홀수인 경우,
    상기 지지대의 상기 제 1 패턴 및 상기 제 2 패턴에 대응하는 영역은 (n+1)*(n+1)개의 상기 실린더형 하부 전극들의 측면들과 적어도 부분적으로 접촉하고,
    상기 제 1 패턴의 제 1 개방 영역은 (n-1)/2개의 제 1 세장형 개구(들)를 포함하고, 상기 제 2 패턴의 제 2 개방 영역은 (n-1)/2개의 제 2 세장형 개구(들)를 포함하며,
    상기 제 1 세장형 개구(들)는 상기 제 1 방향으로 상기 제 1 피치의 n배의 치수를 갖고 상기 제 2 방향으로 상기 제 2 피치의 치수를 갖는 형상을 가지며,
    상기 제 2 세장형 개구(들)는 상기 제 1 방향으로 상기 제 1 피치의 치수를 갖고 상기 제 2 방향으로 상기 제 2 피치의 n배의 치수를 갖는 형상을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제 5 항에 있어서,
    상기 제 1 세장형 개구(들) 및 상기 제 2 세장형 개구(들)의 각각은 2*(n+1)개의 상기 실린더형 하부 전극들의 측면들이 적어도 부분적으로 상기 지지대와 접촉하지 않게 하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제 5 항에 있어서,
    상기 제 1 패턴의 제 1 개방 영역이 복수개의 상기 제 1 세장형 개구들을 포함하고, 상기 제 2 패턴의 제 2 개방 영역이 복수개의 상기 제 2 세장형 개구들을 포함하는 경우,
    상기 제 1 세장형 개구들은 상기 제 2 방향으로 상기 제 2 피치의 간격만큼 이격되고, 상기 제 2 세장형 개구들은 상기 제 1 방향으로 상기 제 1 피치의 간격만큼 이격되는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제 4 항에 있어서,
    상기 n이 짝수인 경우,
    상기 지지대의 상기 제 1 패턴 및 상기 제 2 패턴에 대응하는 영역은 n2개의 상기 실린더형 하부 전극들의 측면들과 적어도 부분적으로 접촉하고,
    상기 제 1 패턴의 제 1 개방 영역은 n/2개의 제 1 세장형 개구들을 포함하고, 상기 제 2 패턴의 제 2 개방 영역은 n/2개의 제 2 세장형 개구들을 포함하며,
    상기 제 1 세장형 개구들은 상기 제 1 방향으로 상기 제 1 피치의 (n-1)배의 치수를 갖고 상기 제 2 방향으로 상기 제 2 피치의 치수를 갖는 형상을 가지며, 상기 제 2 방향으로 상기 제 2 피치의 간격만큼 이격되고,
    상기 제 2 세장형 개구들은 상기 제 1 방향으로 상기 제 1 피치의 치수를 갖고 상기 제 2 방향으로 상기 제 2 피치의 (n-1)배의 치수를 갖는 형상을 가지며, 상기 제 1 방향으로 상기 제 1 피치의 간격만큼 이격되는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제 1 항에 있어서,
    상기 지지대는 제 3 개방 영역이 형성되어 있는 제 3 패턴, 및 제 4 개방 영역이 형성되어 있는 제 4 패턴을 더 포함하고,
    상기 제 1 내지 제 4 패턴들은 서로 다른 형상을 가지고,
    상기 제 1 패턴과 상기 제 2 패턴, 및 상기 제 3 패턴과 상기 제 4 패턴은 상기 제 1 방향에서 교대로 배치되고,
    상기 제 1 패턴과 상기 제 3 패턴, 및 상기 제 2 패턴과 상기 제 4 패턴은 상기 제 2 방향에서 교대로 배치되는 것을 특징으로 하는 반도체 메모리 소자.
  10. 기판;
    상기 기판 상에 제 1 방향 및 제 2 방향을 따라 반복적으로 정렬된 복수의 필라형 구조물들; 및
    서로 다른 형상의 제 1 개방 패턴 및 제 2 개방 패턴을 포함하는 복수의 개방 영역이 형성되어 있고, 상기 복수의 필라형 구조물들의 측면에 접촉하고, 상기 복수의 필라형 구조물들을 지지하는 지지대를 포함하고,
    상기 제 1 개방 패턴 및 상기 제 2 개방 패턴은 상기 제 1 방향 및 상기 제 2 방향 중 적어도 한 방향에서 교대로 배치되는 것을 특징으로 하는 반도체 소자.
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