CN114824076A - 半导体结构及其制作方法以及dram - Google Patents

Abstract

本发明提供的一种半导体结构及其制作方法以及使用该半导体结构的DRAM，涉及电子技术领域，包括半导体衬底；设置在所述半导体衬底上的多个下电极，多个所述下电极分布为多排结构，且相邻排的所述下电极相互交错排布；至少一层支撑件，所述支撑件具有椭圆形开口。在上述技术方案中，将支撑图案的具体结构设置为椭圆形以后，支撑图案与相邻的多个下电极连接并形成支撑固定时，便能够增加下电极之间的当前路径，有效的提高漏电路径的长度，解决因漏电路径短而发生的漏电问题。

Description

半导体结构及其制作方法以及DRAM

技术领域

本发明涉及电子技术领域，尤其是涉及一种半导体结构及其制作方法以及DRAM。

背景技术

下电极通常用于集成电路中，缩减下电极的横向尺寸，从而节省有价值的电子基板面，是电子技术所追求的方向。

但是，随着元器件尺寸的缩小，下电极制备的工艺难度逐渐增加，而且随着下电极的横向尺寸减小，下电极的下电极也容易发生漏电的问题。

发明内容

本发明的目的在于提供一种半导体结构及其制作方法以及DRAM，以解决现有技术中下电极的下电极发生漏电的技术问题。

本发明提供的一种半导体结构，包括：

半导体衬底；

设置在所述半导体衬底上的多个下电极，多个所述下电极分布为多排结构，且相邻排的所述下电极相互交错排布；

至少一层支撑件，所述支撑件具有椭圆形开口。

本发明还提供了一种DRAM，包括所述半导体结构；所述半导体结构为多个，多个所述半导体结构均匀排布；所述半导体衬底中还包括掩埋沟道阵列晶体管；所述掩埋沟道阵列晶体管的有源区之一与位线连接，另一有源区与所述着陆焊盘电连接。

本发明还提供了一种半导体结构的制作方法，包括如下步骤：

提供半导体衬底；

在所述半导体衬底上形成包括至少一个模制氧化层和支撑件交替的叠层结构；

刻蚀所述叠层结构以形成接触孔；

在所述接触孔内形成下电极；

将所述至少一个支撑层图案化以形成支撑件，所述支撑件具有多个椭圆形开口，其中，每个所述开口同时连接多个相邻所述接触孔。

在上述技术方案中，将支撑图案的具体结构设置为椭圆形以后，支撑图案与相邻的多个下电极连接并形成支撑固定时，便能够增加下电极之间的当前路径，有效的提高漏电路径的长度，解决因漏电路径短而发生的漏电问题。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一个实施例提供的半导体结构的横截面示意图；

图2为图1所示的半导体结构的横截面局部放大图；

图3为本发明一个实施例提供的半导体结构的纵截面示意图。

附图标记：

1、下电极；2、支撑件；3、半导体衬底；4、漏电路径；

21、支撑图案。

具体实施方式

下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

经过对现有技术中的半导体结构的结构进行研究发现，现有半导体结构的下电极1均通过矩形的支撑布局结构进行支撑固定，而这种矩形的支撑布局结构因漏电路径4较短，因而无法将下电极有效的隔离出来，这便是现有半导体结构的下电极1容易发生电流漏电，形成短暂不良的原因之一。为了解决该技术问题，本申请提供了如下的技术方案。

以下将以本发明的实施例应用于DRAM产品中的电容器对本发明进行详细说明。

如图1至图3所示，本实施例提供的一种电容器，包括：半导体衬底3；设置在所述半导体衬底3上的多个下电极，多个所述下电极1分布为多排结构，且相邻排的所述下电极1相互交错排布；至少一层支撑件2，所述支撑件2具有椭圆形开口。

继续参考图1可知，该电容器的下电极1之间通过支撑图案21形成支撑，以保证下电极1在较高的横纵比结构状态下也能够保持稳定，不发生倾斜、坍塌的问题。该支撑件2经过图案化处理以后，其图案化形成的支撑图案21为椭圆形结构。其中，多个所述下电极1分布为多排结构，且相邻排的所述下电极1相互交错排布，因此，该椭圆形的支撑结构可以与多排结构且相邻排的所述下电极1形成相互的支撑配合结构，以使多个下电极1能够沿着椭圆形的支撑图案21的边缘连续、均匀分布。

结合图2所示，此时，当支撑图案21对相邻的下电极1进行支撑时，可以与相邻的下电极1的外壁相连接。因此，相邻下电极1便能够通过椭圆形的支撑图案21形成开口，所有的下电极可以在后续工艺中以同等的条件开口。

继续参考图2所示，例如，每个所述开口暴露出相邻两排的所述下电极1中每一个的至少一部分，所述支撑件2将被暴露出来的所述下电极1的其他部分的侧壁进行支撑，将支撑图案21的具体结构设置为椭圆形以后，支撑图案21与相邻的多个下电极1连接并形成支撑固定时，便能够增加下电极之间的当前路径，有效的提高漏电路径4的长度，解决因漏电路径4短而发生的漏电问题。除此之外，本领域技术人员也可以根据需求将每个支撑图案21所连接的下电极1数量调整为其他数量，例如，每个所述支撑图案21同时连接在相邻4或8个所述下电极1之间，在此不做限定。

在一个实施例中，多个所述支撑图案21分布为多排结构，且相邻所述下电极1均与多排所述支撑图案21对应连接。此时，参考图1所示，在多排支撑图案21与下电极1连接并覆盖的区域，区域内的全部下电极1均能够与规则排列的支撑图案21形成连接，得到支撑图案21的支撑固定。所以，支撑图案21通过规则的多排设置，能够保证在同一层面内，支撑图案21之间没有漏下的下电极1，区域内的全部下电极1均能够得到支撑固定。

具体的，所述支撑图案21在水平方向倾斜设置，被暴露出的相邻两排所述下电极1中，每一排至少包含两个所述下电极1。同时，多排所述支撑图案21在水平方向倾斜设置，多排所述支撑图案21在水平方向倾斜设置，所述开口的长轴方向与所述多排结构的排列方向平行。所述支撑件2位于所述下电极1的外侧壁上；在所述开口中，所述下电极1的内壁和/或外壁上包括电容介质层和上电极。所述半导体衬底上包括着陆焊盘，所述下电极1与所述着陆焊盘电连接。

例如，参考图1所示，当每个所述支撑图案21连接的6个所述下电极1均为相邻三排的下电极1，此时相邻排的支撑图案21同时连接的6个下电极1中的4个可以为与相邻排支撑图案21相同排的下电极1，而其余的2个下电极1为其他相邻排的下电极1，因而，就能够将多排支撑图案21沿着规则的倾斜方式进行设置。

如图2所示，此时，将多排所述支撑图案21在水平方向倾斜设置，同时又将每排所述支撑图案21的倾斜方向均与单个所述支撑图案21的倾斜方向相反设置的结构状态下，支撑图案21与相邻的多个下电极1连接便能够进一步的增加下电极之间的当前路径，有效的提高漏电路径4的长度，解决因漏电路径4短而发生的漏电问题。

进一步的，所述支撑件2的层数为多层，不同层所述支撑件2位于所述下电极1的不同高度。如图3所示，当不同层所述支撑件2在下电极1的不同高度对下电极1形成支撑固定时，便可以保证下电极1在高度方向的不同位置均能够保证稳定性。其中，不同层所述支撑件2在水平方向上相互交错排布。

本发明还提供了一种DRAM器件，包括上述电容器；电容器为多个，多个所述电容器均匀交错排布，呈蜂窝状分布。半导体衬底3中还包括掩埋沟道阵列晶体管；所述掩埋沟道阵列晶体管的有源区之一与位线连接，另一有源区与着陆焊盘电连接。

在一个包含DRAM的芯片结构中，可以由多个该电容器构成独立的单元，从而通过多个单元的电容器和对应的开关晶体管构成DRAM的整个芯片结构。本领域技术人员可以根据需求具体设置，在此不再赘述。由于电容器的具体结构、功能原理以及技术效果均在前文详述，在此便不再赘述。所以，任何有关于电容器的技术内容均可参考前文的记载。

本发明还提供了一种电容器的制作方法，包括如下步骤：提供半导体衬底3；在所述半导体衬底3上形成包括至少一个模制氧化层和支撑件交替的叠层结构；刻蚀所述叠层结构以形成接触孔；在所述接触孔内形成下电极1；将所述至少一个支撑层图案化以形成支撑件2，所述支撑件2具有多个椭圆形开口，其中，所述开口同时连接多个相邻所述接触孔。每个所述椭圆形开口暴露出相邻两排的所述下电极1中每一个的至少一部分，所述支撑件将被暴露出来的所述下电极1的其他部分的侧壁进行支撑。在所述接触孔的内壁和/或外壁分别形成电容介质层和上电极。

可以在该半导体衬底3上先形成由模制氧化层和支撑层交叠构成的堆叠结构，然后在该堆叠结构上设置硬掩模层，并在所述硬掩模层上形成光刻胶图案，并图案化硬掩模层。接着，以硬掩模层图案为掩模，刻蚀上述堆叠结构，从而形成蜂窝状分布的接触孔。

接着，在接触孔内形成下电极，例如可以通过沉积在接触孔内形成包含TiN等材料的下电极。然后，在形成了接触孔的整个半导体衬底上形成交错分布的椭圆形掩模图案，并以椭圆形掩模图案为掩模对接触孔周边剩余的堆叠结构继续刻蚀，直至形成与接触孔深度相同的椭圆形开口。然后在椭圆形开口中对下电极内外壁上进行介质层和上电极的沉积，其中，上电极的材料可以是TiN、TaN或掺杂多晶硅等材料。

除此之外，本领域技术人员还可以根据其他方式对支撑层图案化处理，在此不做限定。对应的，在模制结构之下具有与下电极1的下电极配合的接触塞，硬掩模层上的导电图案可以与该接触塞的图案形成配合，并使下电极1能够与接触塞的图案形成配合。此时，支撑件2上的图案化结构便可以与所述硬掩模层的导电图案相互配合。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (12)

1.一种半导体结构，其特征在于，包括：

半导体衬底；

设置在所述半导体衬底上的多个下电极，多个所述下电极分布为多排结构，且相邻排的所述下电极相互交错排布；

至少一层支撑件，所述支撑件具有椭圆形开口。

2.根据权利要求1所述的半导体结构，其特征在于，多个所述支撑件分布为多排结构，且相邻所述下电极均与多排所述支撑件对应连接。

3.根据权利要求2所述的半导体结构，其特征在于，每个所述开口暴露出相邻两排的所述下电极中每一个的至少一部分，所述支撑件将被暴露出来的所述下电极的其他部分的侧壁进行支撑。

4.根据权利要求3所述的半导体结构，其特征在于，所述支撑件的开口在水平方向倾斜设置，被暴露出的相邻两排所述下电极中，每一排至少包含两个所述下电极。

5.根据权利要求4所述的半导体结构，其特征在于，多排所述支撑件的开口在水平方向倾斜设置，所述开口的长轴方向与所述多排结构的排列方向平行。

6.根据权利要求2-5中任一项所述的半导体结构，其特征在于，所述支撑件形成的支撑件的层数为多层；不同层所述支撑件位于所述下电极的不同高度，和/或，不同层所述支撑件的支撑图案在所述下电极的水平方向上相互交错排布。

7.根据权利要求1-5中任一项所述的半导体结构，其特征在于，所述支撑件位于所述下电极的外侧壁上；在所述开口中，所述下电极的内壁和/或外壁上包括电容介质层和上电极。

8.根据权利要求1-5中任一项所述的半导体结构，其特征在于，所述半导体衬底上包括着陆焊盘，所述下电极与所述着陆焊盘电连接。

9.一种DRAM，其特征在于，包括如权利要求8所述的半导体结构；所述半导体结构为多个，多个所述半导体结构均匀排布；所述半导体衬底中还包括掩埋沟道阵列晶体管；所述掩埋沟道阵列晶体管的有源区之一与位线连接，另一有源区与所述着陆焊盘电连接。

10.一种半导体结构的制作方法，其特征在于，包括如下步骤：

提供半导体衬底；

在所述半导体衬底上形成包括至少一个模制氧化层和支撑件交替的叠层结构；

刻蚀所述叠层结构以形成接触孔；

在所述接触孔内形成下电极；

将所述至少一个支撑层图案化以形成支撑件，所述支撑件具有多个椭圆形开口，其中，每个所述开口同时连接多个相邻所述接触孔。

11.根据权利要求10所述的制作方法，其特征在于，每个所述椭圆形开口暴露出相邻两排的所述下电极中每一个的至少一部分，所述支撑件将被暴露出来的所述下电极的其他部分的侧壁进行支撑。

12.根据权利要求10所述的制作方法，其特征在于，在所述开口中的所述接触孔的内壁和/或外壁分别形成电容介质层和上电极。

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