CN114824079A - 半导体结构及其制作方法以及dram - Google Patents
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Abstract
本发明提供的一种半导体结构及其制作方法以及DRAM，涉及半导体技术领域，包括半导体衬底；多个下电极，多个所述下电极分布为多排结构，相邻排的所述下电极相互交错排布；至少一层支撑件，所述支撑件至少包括第一支撑开口和第二支撑开口，所述第一支撑开口和所述第二支撑开口相互补充排布，所述第一支撑开口和所述第二支撑开口均暴露多个相邻所述下电极。在上述技术方案中，通过将不同形状的支撑开口相互补充的排布方式，可以尽量扩大单元区域内的下电极分离区域面积，不仅能够保证支撑开口在不同单元区内对下电极分离的区域大小保持一致，还能够扩大分离区域的面积，最终提高产品的良率。
Description
技术领域
本发明涉及半导体技术领域，尤其是涉及一种半导体结构及其制作方法以及DRAM。
背景技术
下电极通常用于集成电路中，缩减下电极的横向尺寸，从而节省有价值的半导体基板面，是半导体技术所追求的方向。随着下电极长径比(高宽比)的提高，下电极容易发生倾倒的问题，所以采用支撑件对下电极形成支撑，保持下电极的稳定。但是，现有技术中支撑件的支撑开口对下电极进行支撑时，支撑开口在不同单元区内对下电极分离的区域大小不同，这将导致下电极的性能形成差异，最终导致产品不良。
发明内容
本发明的目的在于提供一种半导体结构及其制作方法以及DRAM，以解决现有技术中不同单元区内对下电极分离的区域大小不同，影响下电极性能的技术问题。
本发明提供的一种半导体结构，包括：
半导体衬底；
多个下电极，多个所述下电极分布为多排结构，相邻排的所述下电极相互交错排布；
至少一层支撑件，所述支撑件至少包括第一支撑开口和第二支撑开口，所述第一支撑开口和所述第二支撑开口相互补充排布，所述第一支撑开口和所述第二支撑开口均暴露多个相邻所述下电极。
本发明还提供了一种DRAM，包括所述半导体结构；所述半导体结构为多个，多个所述半导体结构均匀排布；所述半导体衬底中还包括掩埋沟道阵列晶体管；所述掩埋沟道阵列晶体管的有源区之一与位线连接，另一有源区与所述着陆焊盘电连接。
本发明还提供了一种半导体结构的制作方法，包括如下步骤：
提供半导体衬底；
在所述半导体衬底上形成包括至少一个模制氧化层和支撑层交替的叠层结构；
刻蚀所述叠层结构以形成接触孔；
在所述接触孔内形成下电极；
将所述至少一个支撑层图案化以形成多个支撑件，每个所述支撑件具有相互补充的第一支撑开口和第二支撑开口，所述第一支撑开口和所述第二支撑开口均同时连接多个相邻所述接触孔。
在上述技术方案中，通过将不同形状的支撑开口相互补充的排布方式，可以尽量扩大单元区域内的下电极分离区域面积，对应的，在该单元区域的周围仅具有少部分未分离区域即可。此时，不仅能够保证支撑开口在不同单元区内对下电极分离的区域大小保持一致，还能够扩大分离区域的面积，最终提高产品的良率。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一个实施例提供的半导体结构的横截面示意图；
图2为本发明一个实施例提供的半导体结构的纵截面示意图。
附图标记：
1、下电极；2、支撑件；3、半导体衬底；
21、支撑开口。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
以下将以本发明的实施例应用于DRAM产品中的电容器对本发明进行详细说明。
如图1至图2所示，本实施例提供的一种电容器，包括：
半导体衬底3；
多个下电极1，多个所述下电极1分布为多排结构，相邻排的所述下电极相互交错排布；
至少一层支撑件2，所述支撑件至少包括第一支撑开口和第二支撑开口，所述第一支撑开口和所述第二支撑开口相互补充排布，所述第一支撑开口和所述第二支撑开口均暴露多个相邻所述下电极1。
参考图1可知，该电容器的下电极1之间通过支撑开口21形成支撑，以保证下电极1在较高的横纵比结构状态下也能够保持稳定，不发生倾斜、坍塌的问题。该支撑件2经过图案化处理以后，其图案化形成的支撑开口21至少有两种不同的形状。而该不同形状的支撑开口21可以根据具体的排布情况进行分析，使不同形状的支撑开口21在半导体衬底3上排布后可以相互补充，将相邻的下电极1全部具有支撑开口21可连接并支撑，而且，全部的支撑开口21在同一层支撑件2内还能够形成规则的四边形。例如，所述第一支撑开口排布在所述中心区域的中央位置，所述第二支撑开口补充排布在所述中心区域的周边位置。
通过将不同形状的支撑开口21相互补充的排布方式，可以尽量扩大单元区域内的下电极1分离区域面积，对应的，在该单元区域的周围仅具有少部分未分离区域即可。例如，可以通过该种同样的方式将全部支撑开口21按照规则的四边形结构排布后，不仅能够保证支撑开口21在不同单元区内对下电极1分离的区域大小保持一致，还能够扩大分离区域的面积，最终提高产品的良率。
结合图2所示，此时每个所述开口暴露出相邻两排的所述下电极1中每一个的至少一部分，所述支撑件2将被暴露出来的所述下电极的其他部分的侧壁进行支撑。在一个实施例中，所述规则四边形可以选择为矩形或菱形，因此，当矩形或菱形的结构间相互排布时，也具有较高的面积利用率。其中，在对支撑开口21进行排布时，可以首先将部分所述支撑开口21在所述中心区域的中部位置均匀排布，然后其他所述支撑开口21补充排布在所述中心区域周围，从而使全部所述支撑开口21在所述中心区域上按照规则四边形排布。
在该种排布方式当中，可以选择主要的支撑开口21形状在中心区域的中间排布，首先将大中心区域的下电极1进行分离处理，然后再利用其他能够与该支撑开口21形状相互补充的支撑开口21形状形成补充排布，进而根据不同支撑开口21形状的形状特点，形成相互补充的排布方式，提高整体的面积利用率。除此之外，本领域技术人员也可以根据需求选择其他的排布形状，以符合制作需求，在此不做限定。
例如，多个所述支撑开口21包括多个椭圆形开口和多个圆形开口，多个所述椭圆形开口在所述中心区域的中部位置按照矩形排布，多个所述圆形开口补充排布在所述椭圆形开口的两侧。此时，可以选择椭圆形开口在中心区域的中间排布，首先将大中心区域的下电极1进行分离处理，然后再利用与该椭圆形开口相互补充的圆形开口形成补充排布，进而根据椭圆形开口和圆形开口的形状特点，形成相互补充的排布方式，提高整体的面积利用率。
其中在通过多个椭圆形开口和多个圆形开口形成排布时，每个所述椭圆形开口同时连接在相邻4个所述下电极1之间；和/或，每个所述圆形开口同时连接在相邻3个所述下电极1之间。同时，所述椭圆形开口在水平方向倾斜设置，每个所述椭圆形开口连接的4个所述下电极1均为邻排的下电极1。
进一步的，所述支撑件2的层数为多层，不同层所述支撑件2位于所述下电极1的不同高度。当不同层所述支撑件2在下电极1的不同高度对下电极1形成支撑固定时，便可以保证下电极1在高度方向的不同位置均能够保证稳定性。其中，不同层所述支撑件2也可以在水平方向上相互交错排布。
而在对该电容器进行制造时，可以首先在所述半导体衬底3上设置多个下电极1和至少一层支撑件2，将所述支撑件2图案化，使所述图案化的支撑开口21形成不同的形状，并将不同形状的支撑开口21按照规则四边形排布，每个支撑开口21均连接多个下电极1，并将相邻所述下电极1通过排布的大量支撑开口21全部连接。
在制造过程中，也可以在该半导体衬底3上可以首先设置模制结构，然后在模制结构上设置硬掩模层，并在所述硬掩模层上形成与所述支撑件2的图案化结构对应的导电图案。然后，按照所述导电图案的结构刻蚀所述支撑件2，进而露出支撑件2的部分结构，继续刻蚀该支撑件2，便可以对该支撑件2图案化，从而使支撑件2形成不同的形状。
除此之外，所述支撑件2位于所述下电极1的外侧壁上；在所述开口中，所述下电极1的内壁和/或外壁上包括电容介质层和上电极。所述半导体衬底3上包括着陆焊盘，所述下电极1与所述着陆焊盘电连接。另外，本领域技术人员还可以根据其他方式对支撑件2图案化处理，在此不做限定。对应的，在模制结构之下具有与下电极1的存储节点配合的接触塞，硬掩模层上的导电图案可以与该接触塞的图案形成配合，并使下电极1能够与接触塞的图案形成配合。此时，支撑件2上的图案化结构便可以与所述硬掩模层的导电图案相互配合。
本发明还提供了一种DRAM，包括上述电容器；所述电容器为多个，多个所述电容器均匀排布；所述半导体衬底3中还包括掩埋沟道阵列晶体管；所述掩埋沟道阵列晶体管的有源区之一与位线连接，另一有源区与所述着陆焊盘电连接。由此，在一个DRAM的芯片结构中，可以由多个该电容器构成独立的单元，从而通过多个单元的电容器以及控制开关的晶体管构成DRAM的整个芯片结构。
本领域技术人员可以根据需求具体设置，在此不再赘述。由于所述电容器的具体结构、功能原理以及技术效果均在前文详述，在此便不再赘述。所以，任何有关于所述电容器的技术内容均可参考前文的记载。
本发明还提供了一种电容器的制作方法，包括如下步骤：提供半导体衬底；在所述半导体衬底3上形成包括至少一个模制氧化层和支撑层交替的叠层结构；刻蚀所述叠层结构以形成接触孔；在所述接触孔内形成下电极1；将所述至少一个支撑层图案化以形成支撑件2，每个所述支撑件2具有相互补充的第一支撑开口21和第二支撑开口21，所述第一支撑开口21和所述第二支撑开口21均同时连接多个相邻所述接触孔，其中，所述开口21同时连接多个相邻所述接触孔。
其中，每个所述椭圆形开口暴露出相邻两排的所述下电极1中每一个的至少一部分，所述支撑件2将被暴露出来的所述下电极1的其他部分的侧壁进行支撑。在所述接触孔的内壁和/或外壁分别形成电容介质层和上电极。
可以在该半导体衬底3上先形成由模制氧化层和支撑层交叠构成的堆叠结构，然后在该堆叠结构上设置硬掩模层，并在所述硬掩模层上形成光刻胶图案，并图案化硬掩模层。接着，以硬掩模层图案为掩模，刻蚀上述堆叠结构，从而形成蜂窝状分布的接触孔。
接着，在接触孔内形成下电极，例如可以通过沉积在接触孔内形成包含TiN等材料的下电极。然后，在形成了接触孔的整个半导体衬底上形成交错分布的椭圆形掩模图案，并以椭圆形掩模图案为掩模对接触孔周边剩余的堆叠结构继续刻蚀，直至形成与接触孔深度相同的椭圆形开口或圆形开口。然后在椭圆形开口或圆形开口中对下电极内外壁上进行介质层和上电极的沉积，上电极的材料可以是TiN、TaN或掺杂多晶硅等材料。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (12)
1.一种半导体结构，其特征在于，包括：
半导体衬底；
多个下电极，多个所述下电极分布为多排结构，相邻排的所述下电极相互交错排布；
至少一层支撑件，所述支撑件至少包括第一支撑开口和第二支撑开口，所述第一支撑开口和所述第二支撑开口相互补充排布，所述第一支撑开口和所述第二支撑开口均暴露多个相邻所述下电极。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一支撑开口为椭圆形开口；和/或，所述第二支撑开口为圆形开口。
3.根据权利要求2所述的半导体结构，其特征在于，多个所述椭圆形开口按照矩形排布，多个所述圆形开口补充排布在所述椭圆形开口的两侧。
4.根据权利要求3所述的半导体结构，其特征在于，每个所述开口暴露出相邻两排的所述下电极中每一个的至少一部分，所述支撑件将被暴露出来的所述下电极的其他部分的侧壁进行支撑。
5.根据权利要求4所述的半导体结构，其特征在于，所述椭圆形开口在水平方向倾斜设置，每个所述椭圆形开口暴露的4个所述下电极均为邻排的下电极。
6.根据权利要求5所述的半导体结构，其特征在于，所述支撑件包括多层，不同层所述支撑件位于所述下电极的不同高度。
7.根据权利要求1-5中任一项所述的半导体结构，其特征在于，所述支撑件位于所述下电极的外侧壁上；在所述开口中，所述下电极的内壁和/或外壁上包括电容介质层和上电极。
8.根据权利要求1-5中任一项所述的半导体结构，其特征在于，所述半导体衬底上包括着陆焊盘，所述下电极与所述着陆焊盘电连接。
9.一种DRAM，其特征在于，包括如权利要求8所述的半导体结构；所述半导体结构为多个，多个所述半导体结构均匀排布；所述半导体衬底中还包括掩埋沟道阵列晶体管；所述掩埋沟道阵列晶体管的有源区之一与位线连接，另一有源区与所述着陆焊盘电连接。
10.一种半导体结构的制作方法，其特征在于，包括如下步骤：
提供半导体衬底；
在所述半导体衬底上形成包括至少一个模制氧化层和支撑层交替的叠层结构；
刻蚀所述叠层结构以形成接触孔；
在所述接触孔内形成下电极；
将所述至少一个支撑层图案化以形成多个支撑件，每个所述支撑件具有相互补充的第一支撑开口和第二支撑开口，所述第一支撑开口和所述第二支撑开口均同时连接多个相邻所述接触孔。
11.根据权利要求10所述的制作方法，其特征在于，每个所述椭圆形开口暴露出相邻两排的所述下电极中每一个的至少一部分，所述支撑件将被暴露出来的所述下电极的其他部分的侧壁进行支撑。
12.根据权利要求10所述的制作方法，其特征在于，在所述开口中的所述接触孔的内壁和/或外壁分别形成电容介质层和上电极。
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