KR20040110454A - 반도체 메모리에서의 커패시터 하부 전극 형성방법 및그에 따른 구조 - Google Patents

반도체 메모리에서의 커패시터 하부 전극 형성방법 및그에 따른 구조 Download PDF

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Abstract

메모리 셀용 커패시터의 커패시턴스를 증가시킴과 아울러 공정안정화를 도모할 수 있는 반도체 메모리에서의 커패시터 하부 전극 형성방법 및 그에 따른 구조가 개시되어 있다. 본 발명에 따른 커패시터 하부 전극 형성방법은, 커패시터 하부 전극과 연결하기 위한 도전영역을 포함하는 하부구조가 스트레이트 구조로 형성된 반도체 기판에 주형산화막을 형성하는 단계와; 상기 주형산화막의 일부를 식각하여 상기 도전영역을 노출시키는 제 1 개구부를 형성하는 단계와; 상기 제 1 개구부 아래의 노출된 도전 영역을 식각하여 스퀘어 타입의 커패시터 하부 전극이 접촉되는 제 2 개구부를 형성하는 단계와; 상기 제 1 개구부 및 제 2 개구부가 형성된 반도체 기판에 스퀘어 타입 커패시터 하부 전극용 도전막을 증착하고, 상기 주형산화막 상부의 도전막을 제거하여 스퀘어 타입 커패시터 하부 전극을 분리하는 단계를 포함함에 의해, 공정 스텝수가 줄어들고, 메모리 셀용 커패시터의 커패시턴스가 증가될 뿐만 아니라, 공정안정화가 도모된다.

Description

반도체 메모리에서의 커패시터 하부 전극 형성방법 및 그에 따른 구조{Method for forming storage node of capacitor for use in semiconductor memory and structure thereof}
본 발명은 반도체 메모리 셀의 제조에 관한 것으로, 더욱 구체적으로는 디램(DRAM:Dynamic Random Access Memory)등과 같은 반도체 메모리에서의 커패시터 하부 전극 형성방법 및 그에 따른 구조에 관한 것이다.
일반적으로, 디램의 메모리 셀은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 구성되어 있다. 그러한 커패시터는 반도체 기판에서 형성되는 위치에 따라 적층형과 트렌치형으로 대별된다.
반도체 유우저들의 다양한 요구에 부응하여, 적층형 커패시터를 채용하는 반도체 메모리를 제조하는 반도체 메이커는 제한된 면적 내에서 보다 높은 커패시턴스를 커패시터를 제조하기 위해 온갖 연구를 꾸준히 하고 있는 실정이다. 왜냐하면, 메모리 셀의 고집적화로 인하여 보다 타이트해진 임계치수(CD:Critical Dimension)는 커패시턴스를 낮게 하고 있지만, 리프레쉬 동작주기를 규정값 범위 이내로 보장하기 위해서는 커패시턴스는 제한된 면적 내에서 보다 높을 것이 요구되기 때문이다.
최근에 반도체 메모리의 집적도가 더욱 증가함에 따라, 하부전극인 스토리지 노드와 상부전극인 플레이트 노드로 통상 이루어지는 커패시터의 패턴 사이즈는 수십 마이크론미터 이하로 점점 작아지고 있다. 이에 따라 상기 하부 전극의 바닥 임계치수가 너무 작아 제조공정에서 본래의 패턴을 유지하지 못하고 하부 전극이 쓰러지게 되는 이른 바, 리닝(leaning)현상이 흔히 일어난다.
그러한 리닝 현상을 해결하기 위해 스트레이트(straight) 구조로 형성된 하부구조 상에서, 스트레이트 타입의 커패시터 하부 전극를 형성하여 상기 커패시터 하부 전극의 바닥 임계치수를 늘리거나 커패시터 하부 전극의 높이를 낮추는 방법이 본 분야에서 널리 알려져 왔다. 그러나 전자의 스트레이트 타입의 방법은 디자인 룰(design rule)이 일단 정해지면 바닥 임계치수를 늘리기가 그다지 쉽지 않다는 단점이 있고, 후자의 방법은 원하는 커패시턴스를 얻기가 매우 어려운 단점이 있는 것으로 알려져 있다.
최근에는 상기 전자의 방법을 개량하여, 제한된 면적내에서 바닥 임계치수를 보다 크게 하여 리닝현상의 발생을 줄이는 진보된 방법이 본 분야에서 알려졌다. 그러한 개량 방법은 커패시터 하부 전극을 형성시 활성(active)영역, 게이트, 비트라인 콘택, 커패시터 하부전극 콘택(storage node contact 또는 buried contact) 및 비트라인 패턴들을 형성함에 있어서, 기존의 스트레이트 구조에 비해 약간 비스듬하게 대각선 방향으로 형성하고, 그 위에 커패시터 하부 전극을 형성하는 것이다. 상기한 개량방법은 커패시터 하부 전극의 바닥 임계치수를 기존의 스트레이트타입의 커패시터 하부전극에 비해 상당히 늘리는 것으로서, 본 분야에서는 다이아고날(Diagonal) 구조로 알려져 있다. 그러나, 상기 다이아고날 구조는 커패시터 하부전극의 임계치수를 늘려 안정성을 확보할 수 있다는 장점이 있으나, 하부 전극의 형성을 위한 중간 제조공정들이 매우 복잡하다는 문제를 갖는다.
상기 다이아고날 구조에서의 중간 제조공정들의 복잡성 문제를 해소하기 위해, 최근에는 스트레이트 구조와 다이아고날 구조의 장점을 취하여 스퀘어(square) 타입 하부전극을 형성방법이 또한 개시되었다. 그러한 방법에서는 액티브영역, 게이트, 비트 라인, 및 커패시터 하부 전극 콘택 등의 구조가 기존의 스트레이트 구조로 형성된다. 그리고 나서, 상부 전체에 버퍼막(buffer layer)을 도포한 후, 버퍼막에 콘택을 형성함에 의해 스퀘어 타입의 커패시터 하부 전극과 스트레이트 구조로 형성된 커패시터 하부 전극 콘택이 서로 연결된다. 상기 스퀘어 타입의 하부 전극제조에 의하면, 커패시터 하부 전극의 바닥 임계치수(CD)가 전술한 스트레이트 구조에 의해 형성된 스트레이트 타입의 하부전극의 경우보다 약 2 배정도 크게 향상되는 것으로 알려져 있다.
이하에서는 상기한 종래기술에 의한 스퀘어 타입의 하부 전극제조 방법이, 후술되는 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 1 내지 도 6을 참조로 설명될 것이다.
도 1은 종래기술의 예에 따라 반도체 메모리에서의 스퀘어 타입 커패시터의 하부 전극의 배치관계를 보인 평면도이고, 도 2 내지 도 6은 도 1에 따른 하부 전극의 제조를 순서대로 보인 공정단면도들이다.
먼저, 도 1을 참조하면, 도면을 기준으로 수직방향으로는 복수의 억세스 트랜지스터의 게이트가 되는 워드라인 패턴들(13)이 6개 보여지고, 수평방향으로는 억세스 트랜지스터들의 드레인과 연결되는 4개의 비트 라인 패턴들(16)이 보여진다. 스퀘어 타입의 커패시터의 하부 전극(23)은 상기 비트라인 패턴들(16) 및 상기 워드라인 패턴들(13)에 대하여 대각선 방향을 이루면서 각기 장방형 구조를 형성한다. 여기서, 상기 커패시터 하부 전극의 각각의 콘택(17) 및 그 하부의 구조는 전술한 바와 같이 스트레이트 구조로 형성됨을 알 수 있다. 한편, 미설명된 부호(14)는 비트라인과 드레인을 연결하기 위한 비트라인 콘택을 가리키고, 미설명된 부호(14a)는 비트라인 패드를 가리킨다. 상기한 바와 같은 도 1에서의 평면배치가 3차원으로 이해되도록 하기 위해 도 1의 절단선 A-A' 및 B-B'를 따라 취한 도면들이 도 2 내지 도 6으로써 나타나 있다.
도 2 내지 도 6의 좌측에는 각기 도 1의 A-A'방향, 즉 억세스 트랜지스터의 게이트와 연결되는 워드라인(Word Line)방향을 따라 취한 단면도가 공정단계별로 각기 나타나 있고, 도 2 내지 도 6의 우측에는 각기 도 1의 B-B'방향, 즉 상기 억세스 트랜지스터의 드레인과 연결되는 비트라인(Bit Line)방향을 따라 취한 단면도가 공정 단계별로 나타나 있다.
도 2를 참조하면, COB(Capacitor Over Bitline)구조의 디램(DRAM)에서 스퀘어 타입의 커패시터 하부 전극을 형성하기 이전의 공정수행 결과에 의한 구조가 보여진다. 여기서, 반도체 기판(11)의 소정영역에 소자분리막(3)을 형성하여 복수개의 활성영역들이 한정된다. 상기 활성영역들 상에 게이트 산화막(5)이 형성된다..상기 게이트 산화막(5)이 형성된 결과물상에 상기 활성영역들을 가로지르는 복수개의 평행한 워드라인 패턴(13)이 형성된다. 상기 워드라인 패턴(13)은 차례로 적층된 워드라인(7b) 및 캐핑막 패턴(7c)을 포함한다. 상기 워드라인 패턴들(13) 및 상기 소자분리막(3)을 이온주입 마스크로 사용하여 상기 활성영역들에 불순물 이온을 주입하여 불순물 영역들(4s,4d)이 형성되도록 한다. 여기서 상기 각 활성영역들을 가로지르는 한 쌍의 워드라인 패턴들(13)사이의 활성된 불순물 영역들(4d)은 디램 셀 트랜지스터의 공통드레인 영역에 해당한다. 또한, 상기 공통드레인 영역(4d)의 양 옆에 형성된 불순물 영역(4s)은 디램 셀 트랜지스터의 소오스 영역에 해당한다. 상기 게이트 산화막(5) 및 워드라인 패턴들(13)의 측벽에 워드라인 스페이서(7a)가 형성된다. 상기 워드라인 스페이서(7a)를 갖는 반도체 기판 전면에 제1층간 절연막(13a)이 형성된다. 상기 제1층간 절연막(13a)을 식각 마스크 패턴을 이용하여 식각하여 상기 공통 드레인 영역(4d)을 연결하는 비트라인 패드(14a)와 상기 소오스 영역(4s)을 연결하는 커패시터 하부전극 패드(12)가 형성되도록 한다. 상기 비트라인 패드(14a) 및 커패시터 하부전극 패드(12)를 포함하는 반도체 기판 전면에 제2층간 절연막(16a)이 형성된다. 상기 제2층간 절연막(16a)을 패터닝하여 비트라인 콘택(도 1의 14)이 형성된다. 상기 비트라인 콘택(도 1의 14)과 연결되는 측벽에 스페이서(15)를 가지는 복수개의 비트라인 패턴들(16)이 형성된다. 상기 비트라인 패턴들(16)은 상기 워드라인 패턴들(13)을 가로지르며 형성된다. 상기 비트라인 패턴(16)은 차례로 적층된 비트라인(16b) 및 비트라인 캐핑막 패턴(16c)을 포함하여 이루어진다. 상기 각 비트라인(16b)은 상기 비트라인 콘택(도 1의 14)를 통하여 비트라인 패드(14a)와 전기적으로 접속된다. 상기 비트라인 스페이서(15)를 포함하는 반도체 기판 전면에 제3층간 절연막(15a)을 형성한다. 상기 제3층간 절연막(15a) 및 제2층간 절연막(16a)을 연속적으로 패터닝하여 커패시터 하부전극 콘택(storage node contact,17)이 형성되도록 한다.
상기 활성영역(4s,4d), 비트라인 콘택(14), 커패시터 하부전극 패드(12), 비트라인 패턴(16), 워드라인 패턴(13) 및 커패시터 하부전극 콘택(17) 등의 하부구조가 스트레이트 구조로 형성되어 있음을 보여주고 있다.
도 3을 참조하면, 상기 커패시터 하부 전극 콘택(17) 형성된 반도체 기판(11)에 버퍼막(18)이 형성된 것이 보여진다. 이후, 사진 및 식각 공정을 수행하는 것에 의해 스퀘어 타입의 커패시터 하부 전극과 커패시터 하부 전극 콘택(17)을 연결하기 위한 개구가 형성된다. 상기 개구에 텅스텐 등과 같은 금속물질을 증착하고 평탄화를 수행함에 의해 패드 콘택(19)이 형성된다.
도 4를 참조하면, 실리콘 질화막 등과 같은 막질을 도포하는 것에 의해, 상기 패드 콘택(19)이 형성된 반도체 기판에 식각정지막(20)이 형성된 것이 보여지고, 그 위에 커패시터 하부 전극을 형성하기 위한 주형산화막(21)이 두꺼운 두께로 형성된 것이 보여진다.
도 5를 참조하면, 상기 주형산화막(21)위에 식각 마스크 패턴이 형성된 것이 보여지고, 식각 공정에 의해 커패시터 하부 전극과 연결하기 위한 패드 콘택(19) 상부를 노출시키는 개구부(22)가 형성된 것이 보여진다.
도 6을 참조하면, 상기 개구부(22)를 포함하는 반도체 기판 전면에CVD(Chemical Vapor Deposition)공정을 실시하여 폴리 실리콘 등의 도전막(23)이 형성된 것을 보여준다. 그리고 평탄화 등의 공정을 통하여 주형산화막 상부에 잔류된 도전막을 제거하여 스퀘어 타입의 커패시터 하부전극이 형성된다. 상기 스퀘어 타입의 커패시터 하부전극(23a 내지 23e)은 도 1에서 보여지는 스퀘어 타입의 커패시터 하부전극의 단면을 나타낸 것이다.
상술한 종래 기술은, 종래의 스트레이트 구조로 하부구조가 형성된 반도체 기판에서 스퀘어 타입의 커패시터 하부 전극을 형성하기 위하여 버퍼막을 이용하고 있기 때문에, 상기 버퍼막에, 스퀘어 타입의 하부 전극과 스트레이트 구조의 하부 전극 콘택을 연결하기 위한 패드 콘택을 형성하는 과정이 추가적으로 필요하게 되는 문제점이 있다. 또한, 정밀한(Critical)한 사진공정과 식각공정이 수반되어야 하므로 공정마아진이 타이트하고, 공정이 비교적 복잡하고 까다롭다는 단점이 있다.
따라서, 본 발명의 목적은 공정 스텝수를 줄일 수 있는 반도체 메모리에서의 커패시터 하부 전극 형성방법 및 그에 따른 구조를 제공함에 있다.
본 발명의 다른 목적은 제한된 면적내에서 메모리 셀용 커패시터의 커패시턴스를 증가시킬 수 있는 반도체 메모리에서의 커패시터 하부 전극 형성방법 및 그에 따른 구조를 제공함에 있다.
본 발명의 또 다른 목적은 커패시터 하부 전극의 형성공정에서 하부 전극의쓰러짐을 방지할 수 있는 반도체 메모리에서의 커패시터 하부 전극 형성방법 및 그에 따른 구조를 제공함에 있다.
본 발명의 또 다른 목적은 하부 전극의 제조시 공정 안정화를 도모하여 반도체 메모리의 제조비용을 감소시킬 수 있는 스퀘어 타입 커패시터의 하부 전극 형성방법을 제공함에 있다.
본 발명의 또 다른 목적도 커패시터 하부 전극의 접촉 면적을 늘릴 수 있는 스퀘어 타입의 커패시터 하부 전극의 구조를 제공함에 있다.
상기한 목적들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 스퀘어 타입 커패시터 하부 전극 형성방법은, 먼저 층간 절연막에 형성되어 커패시터 하부 전극을 연결하기 위한 도전영역을 포함하는 하부구조가 스트레이트 구조로 형성된 반도체 기판에, 식각정지막 및 주형산화막을 순차적으로 형성하는 단계와; 상기 도전영역의 일부상부와 중첩되도록 스퀘어 타입으로 형성된 식각 마스크 패턴을 이용하여, 상기 주형산화막의 일부를 상기 식각정지막의 표면이 노출될 때까지 식각하여 제 1개구부의 일부를 형성하는 단계와; 상기 노출된 식각정지막을 제거하여 상기 도전영역의 일부 및 상기 하부구조의 층간절연막의 일부 상부를 노출시켜 제1 개구부를 형성하는 단계와; 상기 제 1 개구부 내에 노출된 도전영역을 식각하여 제 2 개구부를 형성하는 단계와; 제 1 개구부 및 제 2 개구부내에 도전막을 충진하여, 상기 커패시터 하부 전극의 하부면이 상기 층간절연막의 일부 상부의 에지부분에서 함몰된 채 상기 식각된 도전영역의 상부와 접촉되도록 하는 커패시터 하부 전극을 형성하는 단계를 포함하여 이루어진다.
바람직하기로는, 상기 식각정지막을 형성하기 전에 버퍼막을 형성하는 단계를 더 포함할 수 있고, 상기 제 1 개구부를 형성하는 단계는, 식각 마스크 패턴을 이용하여, 주형산화막의 일부를 식각정지막이 노출될 때까지 식각하는 단계, 상기 노출된 식각정지막을 제거하여 버퍼막을 노출시킨후, 상기노출된 버퍼막을 식각하여 상기 도전영역의 일부 및 상기 하부구조의 층간절연막의 일부 상부를 노출시키는 단계로 이루어질 수 있다.
상기 제 2 개구부는 식각 정지막, 주형산화막 및 비트라인 스페이서와 선택비가 높은 조건으로, 상기 도전 영역만을 선택적으로 식각하여 형성하는 것이 바람직하다. 바람직하게는 상기 도전 영역의 식각은 100Å 내지 3000Å범위인 것이 적합하다. 또한 상기 스퀘어 타입 커패시터 하부 전극과 연결되는 도전영역은 커패시터 하부 전극 콘택일 수도 있고, 트랜지스터의 소오스영역(source region)과 접촉하여 형성될 수도 있다.
상기한 본 발명의 방법적 및 구조적 구성에 따르면, 상기 제 1 개구부 및 제 2 개구부를 통하여 스퀘어 타입 커패시터 하부 전극을 형성함에 있어서, 상기 커패시터 하부전극은, 상기 커패시터 하부 전극의 하부면이 셀 트랜지스터를 덮는 층간절연막의 일부 상부의 에지부분에서 함몰된 채로 상기 셀 트랜지스터의 활성영역을 연결하는 콘택패드와 측벽으로 접촉되는 버팅콘택 구조를 캐패시터 형성개구내에서 가지는 스퀘어 타입의 하부 전극의 구조를 갖게 된다.
도 1은 종래 기술의 예에 따라 반도체 메모리에서의 스퀘어 타입 커패시터의 하부 전극의 배치관계를 보인 평면도
도 2 내지 도 6은 도 1에 따른 하부 전극의 제조를 순서대로 보인 공정단면도들
도 7은 본 발명의 실시 예에 따라 반도체 메모리에서의 스퀘어 타입 커패시터 하부 전극의 배치관계를 보인 평면도
도 8 내지 도 13은 도 7에 따른 하부 전극의 제조를 순서대로 보인 공정단면도들
*도면의 주요 부분에 대한 부호의 설명*
111; 반도체 기판 112: 커패시터 하부전극 패드
113: 워드라인 패턴들 114: 비트라인 콘택
115: 비트라인 스페이서 116: 비트라인 패턴들
117: 커패시터 하부 전극 콘택 118: 버퍼막
120: 식각정지막 121: 주형산화막
122: 제 1 개구부 123,123a ~ 123e: 커패시터 하부전극
125: 제 2 개구부
이하에서는 상기한 스퀘어 타입의 하부 전극제조 방법이, 후술되는 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 7 내지 도 13을 참조로 설명될 것이다.
도 7은 본 발명의 예에 따라 반도체 메모리에서의 스퀘어 타입 커패시터의 하부 전극의 배치관계를 보인 평면도이고, 도 8 내지 도 13은 도 7에 따른 하부 전극의 제조를 순서대로 보인 공정단면도들이다.
먼저, 도 7을 참조하면, 도면을 기준으로 수직방향으로는 복수의 억세스 트랜지스터의 게이트가 되는 워드라인 패턴(113)이 6개 보여지고, 수평방향으로는 억세스 트랜지스터들의 드레인과 연결되는 4개의 비트 라인 패턴(116)이 보여진다. 스퀘어 타입의 커패시터의 하부 전극(123)은 상기 비트라인(116) 및 상기 워드라인(113)에 대하여 대각선 방향을 이루면서 각기 장방형 구조가 된다. 여기서, 상기 커패시터 하부 전극의 각각의 콘택(117), 층간절연막 및 그 하부의 구조는 전술한 바와 같이 스트레이트 구조로 형성되었음을 알 수 있다. 상기 스퀘어 타입의 커패시터 하부 전극(123)은 스트레이트 구조로 형성된 하부 전극 콘택(117)의 일부분에 형성된 개구부(125)내에 접촉되어 하부전극 콘택(117)과 전기적으로 연결된다. 한편, 미설명된 부호(114)는 비트라인과 드레인을 연결하기 위한 비트라인 콘택을 가리키고, 미설명된 부호(114a)는 비트라인 패드를 가리킨다. 상기한 바와 같은 도 7에서의 평면배치가 3차원으로 이해되도록 하기 위해 도 7의 절단선 C-C' 및 D-D'를 따라 취한 도면들이 도 8내지 도 13으로써 나타나 있다.
도 8 내지 도 13의 좌측에는 각기 도 7의 C-C'방향, 즉 억세스 트랜지스터의게이트와 연결되는 워드라인(Word Line)방향을 따라 취한 단면도가 공정단계별로 각기 나타나 있고, 도 8 내지 도 13의 우측에는 각기 도 7의 D-D'방향, 즉 상기 억세스 트랜지스터의 드레인과 연결되는 비트라인(Bit Line)방향을 따라 취한 단면도가 공정 단계별로 나타나 있다.
도 8을 참조하면, COB(Capacitor Over Bitline)구조의 디램(DRAM)에서 스퀘어 타입의 커패시터 하부 전극을 형성하기 이전의 공정결과에 의한 구조가 보여진다. 여기서, 반도체 기판(111)의 소정영역에 소자분리막(103)을 형성하여 복수개의 활성영역들을 한정한다. 상기 활성영역들 상에 게이트 산화막(105)이 형성된다. 상기 게이트 산화막(105)이 형성된 결과물상에 도전막 및 워드라인 캐핑막이 차례로 형성된다. 상기 도전막은 폴리 실리콘막 또는 금속 폴리 사이드 막으로 형성된다. 또한, 상기 워드라인 캐핑막은 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 워드라인 캐핑막 및 도전막을 연속적으로 패터닝하여 상기 활성영역들을 가로지르는 복수개의 평행한 워드라인 패턴(113)이 형성된다. 상기 워드라인 패턴(113)은 차례로 적층된 워드라인(107b) 및 캐핑막 패턴(107c)을 포함한다. 상기 워드라인 패턴들(113) 및 상기 소자분리막(103)을 이온주입 마스크로 사용하여 상기 활성영역들에 불순물 이온을 주입하여 불순물 영역들(104s,104d)이 형성된다. 여기서 상기 각 활성영역들을 가로지르는 한 쌍의 워드라인 패턴들(13)사이의 활성된 불순물 영역들(104d)은 디램 셀 트랜지스터의 공통드레인 영역에 해당한다. 또한 ,상기 공통드레인 영역(104d)의 양옆에 형성된 불순물 영역(104s)은 디램 셀 트랜지스터의 소오스 영역에 해당한다. 상기 게이트 산화막(105) 및 워드라인 패턴들(113)의 측벽에 통상의 방법에 의하여 워드라인 스페이서(107a)가 형성된다. 상기 워드라인 스페이서는(107a)는 상기 워드라인 캐핑막 패턴(107c)과 동일한 물질막으로 형성하는 것이 바람직하다. 상기 워드라인 스페이서(107a)를 갖는 반도체 기판 전면에 제1층간 절연막(113a)이 형성된다. 상기 제1층간 절연막(113a)을 식각 마스크 패턴을 이용하여 식각하여 상기 공통드레인 영역(104d)을 연결하는 비트라인 패드(114a)와 상기 소오스 영역(104s)을 연결하는 커패시터 하부전극 패드(112)가 형성된다. 상기 비트라인 패드(114a) 및 커패시터 하부전극 패드(112)를 포함하는 반도체 기판 전면에 제2층간 절연막(116a)이 형성된다. 상기 제2층간 절연막(116a)을 패터닝하여 비트라인 콘택(도 7의 114)이 형성된다. 상기 비트라인 콘택(도 7의 114)과 연결되는 측벽에 스페이서(115)를 가지는 복수개의 비트라인 패턴들(116)이 형성된다. 상기 비트라인 패턴들(116)은 상기 워드라인 패턴들(113)을 가로지르며 형성된다. 상기 비트라인 패턴(116)은 차례로 적층된 비트라인(116b) 및 비트라인 캐핑막 패턴(116c)을 포함하여 이루어진다. 상기 비트라인(116b)은 텅스텐막 또는 텅스텐 폴리사이드막과 같은 도전막으로 형성하고, 상기 비트라인 캐핑막 패턴(116c)은 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 비트라인(116b) 측벽에 비트라인 스페이서(115)가 형성된다. 상기 비트라인 스페이서(115)는 실리콘 산화막에 대하여 식각선택비를 갖는 질화막으로 형성되는 것이 바람직하다. 상기 각 비트라인(116b)은 상기 비트라인 콘택(도 7의 114)를 통하여 비트라인 패드(114a)와 전기적으로 접속된다. 상기 비트라인 스페이서(115)를 포함하는 반도체 기판 전면에 제 3 층간 절연막(115a)을 형성한다. 상기 제 3 층간 절연막(115a)및 제 2 층간 절연막(116a)을 연속적으로 패터닝하여 커패시터 하부전극 콘택(117)이 형성된다. 상기 커패시터 하부전극 콘택(117)은 폴리 실리콘으로 형성되는 것이 바람직하다.
상기 활성영역(104s,104d), 비트라인 콘택(114), 커패시터 하부전극 패드(112), 비트라인 패턴(116), 워드라인 패턴(113) 및 커패시터 하부전극 콘택(117) 등의 하부구조가 스트레이트 구조로 형성되어 있음을 보여주고 있다.
도 9를 참조하면, 상기 커패시터 하부 전극 콘택(117)이 형성된 반도체 기판(111)위에 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)를 재질로 하는 버퍼막(118)이 형성되고 있음을 보여주고 있다. 상기 버퍼막(118)은 버퍼막 하부 구조의 손상을 방지하기 위해 형성될 수 있다. 이어서 상기 버퍼막(118) 위에 식각정지막(120)이 형성된다. 다음으로 식각정지막에 비해 식각선택비가 높은 주형산화막(mold oxide,121)이 형성된다. 상기 식각정지막(120)은, 주형산화막(121)이 PE-TEOS 재질인 경우 실리콘 질화막을 사용하여 형성하는 것이 바람직하다.
또한, 상기 버퍼막(118)과 식각정지막(120)이 형성된 반도체 기판에 스퀘어 타입의 커패시터 하부 전극을 형성하기 위한 주형산화막(121), 예컨데 PE-TEOS의 단일막 또는 PE-TEOS막을 포함하는 다층막을 두꺼운 두께로 형성된 것을 보여준다.
도 10을 참조하면, 상기 도전영역의 일부상부와 중첩되도록 스퀘어 타입으로 형성된 식각 마스크 패턴(미도시)을 이용하여, 상기 주형산화막의 일부를 상기 식각정지막의 표면이 노출될 때까지 식각한 후의 모습으로 제 1 개구부(122)를 형성하기 위한 단계중 일부가 진행된 것을 보여주고 있다. 과도 식각을 방지하기 위하여 식각정지막(120)에서 식각이 종료되도록 한다. 본 발명에서는 식각 마스크로서 폴리 실리콘을 사용할 수 있다.
도 11를 참조하면, 상기 주형산화막(121)의 일부를 식각한 후에 식각정지막(120)을 제거하고, 상기 버퍼막(118)을 식각하여, 커패시터 하부 전극 콘택(117)을 노출시키는 제 1 개구부(122)가 형성된 것을 보여주고 있다. 상기 제 1 개구부(122)에 의해 노출되는 도전영역(117)은 도면상에서는 커패시터 하부 전극 콘택(117)이다. 하지만 상기 도전영역은 트랜지스터의 소오스 영역과 접촉되어도 무방하다.
도 12를 참조하면, 상기 제 1 개구부(122)에 의해 노출된 커패시터 하부 전극 콘택(117)을 선택적으로 식각하여, 스퀘어 타입의 커패시터 하부 전극(123)이 형성될 제 2 개구부(125)가 형성된 것을 보여주고 있다. 상기 제 2 개구부(125)는 주형산화막(121), 식각정지막(120) 및 비트라인의 스페이서(115)와 식각 선택비가 높은 조건으로, 상기 제 1 개구부(122)에 의해 노출된 커패시터 하부 전극 콘택(117) 만을 선택적으로 건식 식각하여 형성된다. 상기 제 2 개구부를 형성하기 위한 식각은 100Å 내지 3000Å정도가 적합하다. 또한, 상기 커패시터 하부 전극 콘택이 폴리 실리콘으로 형성되어 있을 경우에는, 상기 제 2 개구부(125)를 형성하기 위해서 상기 커패시터 하부 전극 콘택(117)을 식각할 때, 상기 제 1 개구부 형성시 식각 마스크로 사용된 폴리 실리콘이 같이 제거됨으로써, 스퀘어 타입의 커패시터 하부 전극(123)을 분리할 때 식각 마스크를 제거하는 단계를 줄일 수 있다.
도 13을 참조하면, 캐패시터 형성개구로서, 상기 제1 개구부(122) 및 제 2개구부(125)가 형성된 반도체 기판에 스퀘어 타입의 커패시터 하부 전극 형성을 위한 도전막을 증착한다. 상기 도전막은 비정질 실리콘(Amorphous silicon) 또는 폴리 실리콘 등으로 형성하며, CVD 공정 또는 다른 공정을 사용하여 형성된다.. 또한 평탄화 공정 등을 통하여 주형산화막 상부의 잔류 도전막을 제거하여 스퀘어 타입의 커패시터 하부전극이 형성된다. 상기 평탄화 공정은 CMP(Chemical and Mechanical Polishing)공정이나 에치 백(Etch Back) 공정이 주로 사용되나, 이외에도 이방성 식각 공정 등을 이용할 수도 있다. 상기 스퀘어 타입의 커패시터 하부 전극(123a 내지 123e)은 도 7 에서 보여지는 스퀘어 타입의 커패시터 하부전극(123a 내지 123e)의 단면을 나타낸 것이다. 상기 커패시터 하부전극(123a 내지 123e))은 상기 선택적으로 식각된 하부전극 콘택(117)의 측벽에 접촉하여 전기적으로 연결되도록 형성되어 있음을 알 수 있다.
상기 스퀘어 타입의 커패시터 하부 전극(123)은 디램(DRAM) 셀용 반도체 메모리 소자에 널리 응용될 수 있다. 또한 상기 스퀘어 타입 커패시터 하부 전극은 입체적 스택(Stack)구조에 의한 박스(Box)형, 실린더(Cylinder)형 및 반구(HSG)형으로 형성될 수 있으며, 그 외 여러 가지 형태로 응용될 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위내에서 다양한 변화와 변경이 가능함은 물론이다. 예컨대, 사안에 따라 하부전극의 형성시 그러한 전극의 형상 및 막질의구성이 변경되거나 제조 공정이 가감될 수 있음은 명백하다.
본 발명에 따르면 스퀘어 타입의 커패시터 하부 전극을 형성함에 있어 종래 기술에 의한 스퀘어 타입의 커패시터 하부 전극 형성방법 및 그 구조와 달리, 다음과 같은 효과를 갖는다.
첫째, 종래기술에 의하면, 버퍼막을 사용하여 콘택을 형성하는 공정이 필요하게 되므로 정밀한 사진공정과 식각공정이 필요하다. 그러나 본발명에 따르면 버퍼막을 사용하여 콘택을 형성하는 공정이 불필요하게 된다. 또한, 식각 마스크와 하부전극 콘택을 폴리 실리콘으로 형성하면, 상기 하부전극 콘택을 선택 식각 할 때, 상기 식각마스크를 같이 식각함으로써, 커패시터 하부전극 분리시에 상기 식각 마스크 제거 공정을 생략 할 수 있다. 따라서 종래 기술에 비해서 공정 스텝수를 줄일 수 있다.
둘째, 커패시터 하부전극이 커패시터 하부 전극의 하부면이 상기 층간절연막의 일부 상부의 에지부분에서 함몰된 채 상기 식각된 도전영역의 상부와 접촉되어 형성되므로, 접촉 면적만큼 하부전극의 면적이 넓어지게 되어 커패시턴스를 증가시킬 수 있다.
셋째, 커패시터 하부전극이 스퀘어 타입으로 형성되어 커패시터 하부전극의 바닥 임계치수가 늘어나게 되므로, 하부전극이 쓰러지는 현상인 리닝 현상을 방지 할 수 있다.
넷째, 커패시터 하부 전극이 하부 전극 콘택에 형성된 개구부를 통해 측벽에 접촉하여 형성되므로, 공정안정화를 도모하여 반도체 메모리의 제조비용을 감소시킬 수 있을 뿐 아니라, 전기적으로 연결되는 접촉면적을 늘릴 수 있다.

Claims (39)

  1. 층간 절연막에 형성되어 커패시터 하부 전극을 연결하기 위한 도전영역을 포함하는 하부구조가 스트레이트 구조로 형성된 반도체 기판에, 식각정지막 및 주형산화막을 순차적으로 형성하는 제 1 단계;
    상기 도전영역의 일부상부와 중첩되도록 스퀘어 타입으로 형성된 식각 마스크 패턴을 이용하여, 상기 주형산화막의 일부를 상기 식각정지막의 표면이 노출될 때까지 식각하여 제 1 개구부의 일부를 형성하는 제 2 단계;
    상기 노출된 식각정지막을 제거하여 상기 도전영역의 일부 및 상기 하부구조의 층간절연막의 일부 상부를 노출시켜 제1 개구부를 형성하는 제 3 단계;
    상기 제 1 개구부 내에 노출된 도전영역을 식각하여 제 2 개구부를 형성하는 제 4 단계; 및
    제 1 개구부 및 제 2 개구부 내에 도전막을 충진하여, 상기 커패시터 하부 전극의 하부면이 상기 층간절연막의 일부 상부의 에지부분에서 함몰된 채 상기 식각된 도전영역의 상부와 접촉되도록 하는 커패시터 하부 전극을 형성하는 제 5 단계를 포함하여 이루어지는 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  2. 제1항에 있어서,
    상기 주형산화막은 상기 식각정지막에 비해 높은 식각 선택비를 가지는 막질임을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  3. 제2항에 있어서,
    상기 주형산화막은 PE-TEOS 단일막 또는 PE-TEOS막을 포함하는 다층막인 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  4. 제1항에 있어서,
    상기 식각정지막은 실리콘 질화막인 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  5. 제1항에 있어서,
    상기 반도체 기판은, 커패시터 하부 전극과 연결되는 커패시터 하부 전극 콘택이 형성된 반도체 기판인 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  6. 제1항에 있어서,
    상기 도전 영역은 커패시터 하부 전극 콘택임을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  7. 제5항 또는 제6항에 있어서,
    상기 커패시터 하부 전극 콘택은 폴리 실리콘으로 형성됨을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  8. 제1항에 있어서,
    상기 도전 영역은 상기 하부구조 중 반도체의 소오스 영역과 접촉됨을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  9. 제1항에 있어서,
    상기 식각 마스크 패턴은, 폴리 실리콘으로 된 식각 마스크를 사용하는 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  10. 제1항에 있어서,
    상기 제 2 개구부를 형성하기 위한 식각시, 상기 식각 마스크도 동시에 식각되도록 하는 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  11. 제1항에 있어서,
    상기 제 4 단계의 제 2 개구부는, 상기 주형산화막, 식각정지막 및 비트라인 스페이서와 선택비가 높은 조건으로, 상기 도전 영역만을 선택적으로 식각함에 의해 형성됨을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  12. 제11항에 있어서,
    상기 제 2 개구부 형성을 위한 상기 도전영역의 식각은 100Å 내지 3000Å의 범위에서 행해지는 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  13. 제12항에 있어서,
    상기 제 2 개구부를 형성하기 위한 식각은 건식 식각임을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  14. 제1항에 있어서,
    상기 스퀘어 타입의 커패시터 하부 전극은 디램(DRAM)셀용 커패시터 하부 전극인 것을 특징으로 하는 스퀘어 타입 커패시터 하부전극 형성방법.
  15. 제1항에 있어서,
    상기 제 5 단계의 상기 도전막은 화학기상증착(CVD)방식으로 증착된 막질인것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  16. 제1항에 있어서,
    상기 제 5 단계의 상기 도전막은 비정질 실리콘 또는 폴리 실리콘으로 된 도전막인 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  17. 제1항에 있어서,
    상기 도전막을 충진하여 상기 커패시터 하부 전극을 형성 한 후, 평탄화공정을 사용하여 커패시터 하부 전극의 노드분리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  18. 층간 절연막에 형성되어 커패시터 하부 전극을 연결하기 위한 도전영역을 포함하는 하부구조가 스트레이트 구조로 형성된 반도체 기판에, 버퍼막, 식각정지막 및 주형산화막을 순차적으로 형성하는 제 1 단계;
    상기 도전영역의 일부상부와 중첩되도록 스퀘어 타입으로 형성된 식각 마스크 패턴을 이용하여, 상기 주형산화막의 일부를 상기 식각정지막의 표면이 노출될 때까지 식각하여 제1 개구부의 일부를 형성하는 제 2 단계;
    상기 노출된 식각정지막을 제거하여 버퍼막을 노출시키고, 상기 노출된 버퍼막을 식각하여 상기 도전영역의 일부 및 상기 하부구조의 층간절연막의 일부 상부를 노출시켜 제1 개구부를 형성하는 제 3 단계;
    상기 제 1 개구부 내에 노출된 도전영역을 식각하여 제 2 개구부를 형성하는 제 4 단계; 및
    제 1 개구부 및 제 2 개구부 내에 도전막을 충진하여, 상기 커패시터 하부 전극의 하부면이 상기 층간절연막의 일부 상부의 에지부분에서 함몰된 채 상기 식각된 도전영역의 상부와 접촉되도록 하는 커패시터 하부 전극을 형성하는 제 5 단계를 포함하여 이루어지는 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  19. 제18항에 있어서,
    상기 주형산화막은 상기 식각정지막에 비해 높은 식각 선택비를 가지는 막질임을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  20. 제19항에 있어서,
    상기 주형산화막은 PE-TEOS 단일막 또는 PE-TEOS막을 포함하는 다층막인 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  21. 제19항에 있어서,
    상기 식각정지막은 실리콘 질화막인 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  22. 제18항에 있어서,
    상기 버퍼막은 PE-TEOS를 재질로 하는 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  23. 제18항에 있어서,
    상기 반도체 기판은, 커패시터 하부 전극과 연결되는 커패시터 하부 전극 콘택이 형성된 반도체 기판인 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  24. 제18항에 있어서,
    상기 반도체 기판에 형성된 상기 도전 영역은 커패시터 하부 전극 콘택임을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  25. 제23항 또는 제24항에 있어서,
    상기 커패시터 하부 전극 콘택은 폴리 실리콘으로 형성됨을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  26. 제25항에 있어서,
    상기 식각 마스크 패턴은, 폴리 실리콘으로 된 식각 마스크를 사용하는 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  27. 제26항에 있어서,
    상기 제 2 개구부를 형성하기 위한 식각시, 상기 식각 마스크도 동시에 식각되도록 하는 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  28. 제27항에 있어서,
    상기 제 2 개구부는, 상기 주형산화막, 식각정지막 및 비트라인 스페이서와 선택비가 높은 조건으로, 상기 도전 영역만을 선택적으로 식각함에 의해 형성됨을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  29. 제28항에 있어서,
    상기 제 2 개구부 형성을 위한 상기 도전영역의 식각은 100Å 내지 3000Å의 범위에서 행해지는 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  30. 제29항에 있어서,
    상기 도전영역의 식각은 건식 식각임을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  31. 제18항에 있어서,
    상기 도전 영역은 상기 하부구조 중 반도체의 소오스 영역과 접촉됨을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  32. 제18항에 있어서,
    상기 스퀘어 타입의 커패시터 하부 전극은 디램(DRAM)셀용 커패시터 하부 전극인 것을 특징으로 하는 스퀘어 타입 커패시터 하부전극 형성방법.
  33. 제18항에 있어서,
    상기 제 5 단계의 상기 도전막은 화학기상증착(CVD)방식으로 증착된 막질인것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  34. 제18항에 있어서,
    상기 제 5 단계의 상기 도전막은 비정질 실리콘 또는 폴리 실리콘으로 된 도전막인 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  35. 제18항에 있어서,
    상기 도전막을 충진하여 상기 커패시터 하부 전극을 형성 한 후, 평탄화공정을 사용하여 커패시터 하부 전극의 노드분리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극 형성방법.
  36. 커패시터 하부전극의 구조에 있어서:
    상기 커패시터 하부 전극의 하부면이 셀 트랜지스터를 덮는 층간절연막의 일부 상부의 에지부분에서 함몰된 채로 상기 셀 트랜지스터의 활성영역을 연결하는 콘택패드와 측벽으로 접촉되는 버팅콘택 구조를 캐패시터 형성개구내에서 가짐을 특징으로 하는 스퀘어 타입 커패시터 하부 전극의 구조.
  37. 제 36항에 있어서,
    상기 커패시터 하부 전극은 스퀘어 타입으로 형성되어 있고, 상기 하부 전극의 하부 구조는 스트레이트 구조로 형성된 반도체 기판을 가짐을 특징으로 하는 스퀘어 타입 커패시터 하부 전극의 구조.
  38. 제 36항에 있어서,
    상기 콘택패드는 커패시터 하부 전극 콘택인 것을 특징으로 하는 스퀘어 타입 커패시터 하부 전극의 구조.
  39. 제36항에 있어서,
    상기 콘택패드은 반도체 기판에 형성된 소오스 영역과 접촉됨을 특징으로 하는 스퀘어 타입 커패시터 하부 전극의 구조.
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