JPH02284464A - ダイナミックランダムアクセスメモリのためのメモリセルおよびその形成方法 - Google Patents

ダイナミックランダムアクセスメモリのためのメモリセルおよびその形成方法

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JPH02284464A
JPH02284464A JP2054783A JP5478390A JPH02284464A JP H02284464 A JPH02284464 A JP H02284464A JP 2054783 A JP2054783 A JP 2054783A JP 5478390 A JP5478390 A JP 5478390A JP H02284464 A JPH02284464 A JP H02284464A
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plug
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JP2054783A
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E Jurner Timothy
ティモシー・イー・ターナー
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics Inc
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は一般にメモリセルに関し、より特定的に、ダイ
ナミックランダムアクセスメモリの単一トランジスタセ
ルに関する。
ダイナミックランダムアクセスメモリは現在１トランジ
スタ（１−Ｔ）セルとして知られているものを使ってデ
ータのビットをストアする。１−Ｔセルは低い部品の数
の利点を有するので、高密度アレイをもたらす。これら
のセルは典型的にプレーナ構造で製造され、記憶エレメ
ントとして単一キャパシタを使用し、普通はＭｏＳトラ
ンジスタからなる成る種の隣接するゲート構造を伴う。
したがってセルの領域はトランジスタの領域、キャパシ
タの領域、およびセル間のフィールド分離の領域として
規定される。
１−Ｔセルが元来使用されるようになったとき、キャパ
シタの下側プレートおよびトランジスタのドレインの両
方として拡散領域を使用するプレナ構造で製造された。
キャパシタの上側プレートは、容量性酸化物層によって
拡散領域と分離された上側金属層から製造された。フォ
トリソグラフ］　４ の技術か向上すると、ブレーナ構造から離れることなく
密度か増加した。キャパシタの相対的大きさは多少減少
したが、Ｈｉ−Ｃセルのような技術によって、表面面積
は減少しながらキャパシタの容量が増大するのを可能に
した。しかし、トランジスタの最小ザイズ、ソフトエラ
ーの問題などが原因で、ブレーナ構造で達成することが
できる密度に対して制限がある。
トレンチキャパシタおよびスタックドキャパシタのよう
なブレーナ構造の制限を克服するために、いくつかのキ
ャパシタ構造技術が提案された。トレンチキャパシタは
サブストレート内においてトレンチを使用し、そこにキ
ャパシタが形成されてキャパシタに対する増大した表面
面積をりえる。
スタックドキャパシタは、キャパシタをトランジスタの
上に置いてセルに対して利用可能な表面面積を増大させ
る。
現在、高密度ＤＲＡＭにおいてうまく使用されている唯
一の技術は、トレンチキャパシタセルである。しかし、
このプロシージャは繰返し可能１・レンチの製造を必要
とするたけてなく、ｌ・レンチ内においてキャパシタ酸
化物およびキャパシタの上側プレートの形成を必要とす
る。現在、メモリセルキャパシタをサブストレート上に
製造することを可能にする実現可能なりＲＡＭは作られ
ていない。
ここにおいて開示および請求される本発明は、ダイナミ
ックランダムアクセスメモリのメモリセルを形成するた
めの方法を含む。この方法はサブストレートの表面にＭ
Ｏ３ｈラントランジスタに形成するステップを含む。次
にマスキング層か形成され、中に開口が規定され、トラ
ンジスタにおける１つのソース／ドレイン領域の一部分
を露出する。次に金属が開口に生成され、サブストレー
トの表面から上方向に延在して、上側表面および少なく
とも２つの側部を有するプラグを規定する。
次に絶縁材料の層がサブストレート上に生成され、続い
て導電性材料の層が生成され、導電性材料の層はキャパ
シタの上側プレートを形成する。絶縁材料のプレーナ化
された層がサブストレート上に形成され、中に開口が規
定されてソース／ドレイン領域の他方を露出する。この
開口において、平坦化絶縁層の上側表面の相互接続層に
コンタクトが形成される。
本発明の他の局面において、ＭＯＳトランジスタのゲー
ト電極はその上に保護絶縁層か形成されている。マスキ
ング層における開口は、キャパシタの下側プレートに対
して増大した表面面積を与えるために、ゲート電極の一
部分を重畳するように配置される。キャパシタの下側プ
レートは、開口の寸法に合わせて上方向に作られるよう
に、サブストレートにタングステンをスパッタすること
によって形成される。
本発明のさらに他の局面において、複数個のトランジス
タがアレイに配置され、キャパシタの上側電極を形成す
る導電性層は、アレイにおけるトランジスタの少なくと
も一部分と共通である連続シートを備える。
本発明およびその利点をより完全に理解するために、添
付図面と関連してとられる以下の記述に参照がなされる
。
明確にするために、および適当と考えられるところで、
参照番号は対応するフィーチャを示すために図において
繰返されており、断面図は本発明の重要なフィーチャを
よりはっきりと示すために必ずしも同じ割合では描かれ
ていないことは理解される。
第１図を参照すると、半導体サブストレート１０の断面
図が示され、好ましい実施例において、これは適切なレ
ベルにドープされるＰ型半導体材料からなる。窒化シリ
コン１２の層が約２，０００人の厚さでサブストレート
１０に生成される。
その後、多結晶シリコン（ポリ）の共形の層が化学的気
相成長（ＣＶＤ）技術によって約６，０００人の厚さで
サブストレートに生成される。この共形層はパターン化
され、従来の技術によってエツチングされて窒化シリコ
ン層１２の上側表面に複数個の長手方向のポリ部祠１４
を形成する。各ポリ部材］４は所定の距離で分離される
。その後、二酸化シリコンの共形層］６が約３，０ＯＯ
Ａの厚さで生成される。
第２図を参照すると、層１６は本質的に水平な表面にお
ける層１６のすべての部分を除去するように異方性的に
エツチングされる。これは各ポリ部材１４の縦方向の側
部壁に側壁酸化物層１８をもたらす。これらの側壁酸化
物層１８の厚さは層１６の厚さの関数である。
第３図で示されるように、側壁酸化物層１８の形成の後
、ポリ部材１４は選択性エツチングによって除去され、
側壁酸化物層１８を残す。その後、チタンが約２，００
０人の厚さでサブストレートにスパッタされる。この工
程において、チタンはできるたけ指方性の態様でスパッ
タされるのか望ましい。したがって、スパッタ動作はア
ルゴンのような不活性ガスで埋め戻しすることなく低い
圧力で行なわれる。これはより指方性のスパッタ動作を
もたらし、側壁酸化物層］８の間のサブストレート される層２２の両方に、約２，ＯＯＯＡ厚さのチタン層
２０をもたらす。ポリ部材］４は高さにおいて約６，０
００人であるので、側壁酸化物層１８の高さも厚さにお
いて約６，０００人である。
これはチタン層２０またはチタン層２２によって覆われ
ていない側壁酸化物層］８の縦方向の端縁に沿って約４
，ＯＯＯＡとなる。側壁酸化物層１８をウェットエツチ
ングすることによって、酸化物は選択的に除去され、そ
れによって側壁酸化物部分１８および層２２の両方を除
去する。このウェットエツチング工程は窒化シリコン層
１２を著しくエツチングしない。
第４図で示されるように、窒化シリコンの露出した部分
は、プラズマエッチ工程によって選択的にエツチングさ
れ、チタン層２０かマスクとして機能してトレンチ２４
を形成する。エツチング工程はＳＦ６のようなフッ素の
ベースを使用する。
トレンチ２４は深さにおいて約８，ＯＯＯＡであり、ｌ
・レンチの幅は側壁酸化物部分］８の厚さとほぼ等しい
、またほぼは３，０００人であることがわかる。トレン
チ間の活性領域の幅は約０，８から１，１ミクロンであ
る。
第５図で示されるように、トレンチ２４の形成の後、チ
タン部分２０は除去され、トレンチ２４の両側に窒化シ
リコン層］−２の残り部分を残す（示されていない）。
次にサブストレートは熱酸化ステップにさらされ、トレ
ンチ２４の内部に酸化物２６が形成される。その後、窒
化シリコン層１２の残りの部分は除去され、ストリップ
ゲ−１・酸化物の層（示されていない）かサブストレー
ト上に成長される。サブストレートは次にしきい値調整
注入にさらされ、これはトランジスタの後の形成のため
にサブストレートの表面における不純物準位を調整する
ために使われる。これは従来的工程である。しきい値調
整注入が行なわれた後、ストリップゲート酸化物の層か
除去され、次にゲト酸化物の層２８がサブストレートの
表面に成長される。次にポリの層３０かＣＶＤ生成され
、熱酸化が続いてポリ３０の上側表面に酸化物層３２を
形成する。
工程の残りのステップを説明するため、第１図ないし第
５図で示される断面図は、活性領域に沿２］ って２つのトレンチ２４の間で断面が取られるように９
０°回転させられる。第６図で示すように、ゲート酸化
物層２８、ポリ層３０、酸化物層３２は、ゲート酸化物
３６の層によってザブストレトから分離される長平方向
のゲート電極３４を形成するように、パターン化および
エツチングされる。ゲート酸化物層３６は第５図のゲー
ト酸化物層２８から形成される。ゲート電極３４の各々
は」二側表面に酸化物の蓋状層３８を有し、これはパタ
ーン化およびエツチング工程の後の酸化物層３２の残り
部分である。
蓋状層３８およびゲート酸化物層３６を有するゲート電
極３４の形成の後、サブストレートはわずかにドープさ
れたドレイン（ＬＤＤ）ｌ’ランジスタを形成するのに
十分なドース量である軽い注入にさらされる。これは従
来的工程である。軽い注入を行なった後、サブストレー
トは酸化シリコンの共形の層（示されていない）で覆わ
れ、次に酸化物は層が異方性的にエツチングされて、ゲ
ト電極３４の両側に側壁層４０を形成する。側壁酸化物
層下の軽い注入部分は領域４２て表わされ、これは時に
はリーチスルー注入と呼ばれる。次にサブストレートは
、高い導電性ソース／ドレイン領域４４を形成するのに
適した濃度でＮ型不純物の大量のソース／ドレイン注入
にさらされる。各ソース／ドレイン領域４４はリーチス
ルー注入４２によって、ケート電極３４の下にあるチャ
ネル領域に接続される。
第７図で示されるように、ソース／ドレイン注入４４の
形成の後、タングステンはＣＶＤ技術によってサブスト
レートに選択的に生成される。選択性生成技術において
、タングステンはむき出しのシリコンにのみ生成される
。各ゲート電極３４の上側表面はその上に酸化物の保護
蓋状層３８を上に配置されているので、タングステンは
隣接するゲート電極３４および関連する側壁酸化物層４
０の間にあるサブストレート部分のみに生成される。こ
れはソース／ドレイン注入４４の表面上にタングステン
層４６か形成されるのをもたらす。
タングステン層４６かソース／トレイン注入４Ｂ ４上の隣接するゲート電極３４の間に形成されてから、
サブストレートはパターン化されて分離トレンチ４８を
規定する。分離；・レンチ４８は２つの隣接する分離ｌ
・レンチ２４の所与の横断線に沿って１つおきのゲート
電極の間に規定される。分離トレンチ４８を規定した後
、サブストレートはエツチングされて、端縁か所定の距
離で側壁酸化物層４０の端縁から離れて配置されるトレ
ンチ４８を規定する。これは各トレンチ４８の両側に残
るタングステン層４６の部分５０、およびソース／トル
イン注入４４の部分５２をもたらすことになる。導電性
表面を設けるためにこの部分５０を残すことが必要であ
る。トレンチ４８の形成の後、その底部表面にフィール
ド注入が行なわれ、サブストレート１０の濃度よりわず
かに高く、トレンチ４８の底部にＰ型フィールド注入領
域５４か形成される。
第８図を参照すると、トレンチ４８およびフィールド注
入５４の形成の後、窒化シリコンの層５６か約３０．０
０ＯＡの厚さで生成される。代替的に、ポリイミドの層
を生成することができる。
次に窒化シリコン層５６はパターン化されてトレンチ４
８の各々の側に開口５８および開口６０を規定し、これ
は各隣接電極３４のほぼ中心およびトレンチ４８の端縁
から延在する。次にタングステンがタングステン層の部
分５０を露出する開口５８および６０に選択的に生成さ
れる。タングステンは部分５０から上方向に成長するよ
うに選択的に生成され、開口６０においてタングステン
プラグ６２を、開口５８においてタングステンプラグ６
４を形成する。この生成はＣＶＤ技術によって低圧力で
約１から２時間行なわれ、約２５，０００ないし３５，
０００人のプラグの厚さを得る。
タングステンの部分５０が設けられたが、部分５０の下
にあるソース／ドレイン領域のシリコン表面に直接タン
グステンを生成することが可能である。しかし、この方
が遅い。
第８図で示されるように、タングステンプラク６２およ
び６４の形成の後、窒化シリコンマスク５６か除去され
、二酸化チタンの層かＣＶＤ技術によって約１，０ＯＯ
Ａの厚さで生成されて、サブストレート全体の上に絶縁
キャパシタ酸化物層６６を形成し、これはタングステン
プラグ６２および６４の表面ならびにトレンチ４８の表
面を共形的に覆う。二酸化チタンか使用されるのは、二
酸化シリコン誘電材料と比較して、より高い誘電率を有
しながらより低いブレークダウン電圧を有するからであ
る。より厚いキャパシタ酸化物層が設けられるので、こ
れは製造の際にかなりの量の耐性を可能にし、結果とし
てキヤバンク酸化物の整合性を向上させる。
キャパシタ酸化物層６６の形成の後、タングステン層６
８がＣＶＤ技術によって厚さ約２，０００人でサブスト
レート上に生成される。この層はキャパシタの上側電極
を含む。タングステンプラグ６２および部分５０、なら
びにタングステンプラグ６４および部分５０によって表
わされるキャパシタの下側電極は、ゲート電極３４の一
方側でソース／ドレイン領域に接続されるのがわかる。
層６８およびプラグ６２の間の二酸化チタン層６６の部
分はキャパシタ誘電体を含む。
第９図で示すように、層６６の形成の後、領域５０から
ゲート電極３４の反対側のソース／ドレイン領域４４と
コンタクトを形成する必要かある。
これはメモリアレイにおいて典型的にビット線を含む。
コンタクトはまず塗布ガソース（ＳＯＧ）の層６つを約
４０，０００人の厚さでザブストレー上に形成すること
によってなされる。これはプレーナ表面を与える。コン
タクト開ロア０が８０６層６９を通して形成され、部分
５０からゲート電極３４の反対側のソース／ドレイン領
域４４上にあるタングステン層６８の」二側表面を露出
する。
タングステン層６８の露出部分およびその下にある二酸
化チタン層６６はエツチングされて、ソース／トレイン
領域４４表面に隣接するタングステン層４６の表面を露
出する。タングステン層６８は典型的に塩素をベースと
したプラズマエッチでエツチングされ、二酸化チタンは
Ｆベースのエッチでエツチングされる。次に窒化物の層
７２が約２０００Ａの厚さでサブストレート上に共形の
態様で生成される。
第１１図で示されるように、窒化物７２の層の生成の後
、窒化物層７２は異方性的にエツチングされ、８０６層
６９の上側表面およびソース／ドレイン領域４４を重畳
するタングステン層４６の水平表面上の窒化物層７２の
部分を除去する。側壁窒化物層７４がコンタクト開ロア
０の側壁に残る。次にコンタクト開ロア０はタングステ
ンの選択的生成で埋められてプラグ７６を設ける。その
後、ビット線を含むアルミニウムの相互接続層７８か形
成され、次に酸化物層８０によって覆われる。
アルミニウムの相互接続層７８を形成するために、チタ
ン層２０を形成するために第１図ないし第４図に関して
上記で説明した工程が使用される。
ポリ層がＣＶＤ技術によってザブストレー１・上に生成
され、次にそこに相互接続パターンが長手方向のポリ線
によって規定される。この後に酸化物か生成されて共形
層を形成する。これはプラズマエッチで異方性にエツチ
ングされて各長手方向のポリ線に側壁酸化物領域を残す
。次にポリ線はエツチングされて側壁酸化物層が残る。
この後アルミニウムがサブストレートにスパッタされて
、アルミニウムが側壁酸化物走路の間のＳＯＧ層６つの
表面に、および側壁酸化物走路の上側表面に配置される
のをもたらす。次に酸化物はエツチングされて、酸化物
および酸化物の上側表面のアルミニウム部分を除去する
。これによって相互接続層７８におけるアルミニウムの
走路がゲート電極３４に対して垂直に形成されるのをも
たらす。次に酸化物層８０が上側表面に生成される。
第１２図を参照すると、切取られたキャパシタの等角図
が示され、酸化物８０の上側層なしのアルミニウム相互
接続層７８を示す。キャパシタが千鳥足状にされて、Ｘ
輔またはＹ軸のどちらかに沿った１つおきのソース／ド
レイン領域かビット線接続を形成するために構成される
のがわかる。
さらに、キャパシタの下側プレートを形成するプラグ６
２および６４は三次元的態様で形成されて、１つの上側
表面および４つの本質的に縦方向の表面があるのかわか
る。したかつて、二酸化チタン層６６か生成されると、
露出したすべての表面に生成され、次に層６８としてキ
ャパシタの上側プレートが生成される。層６８はアレイ
におけるすべてのキャパシタの上側プレートを連続シー
トで形成し、このシートは上側表面および二酸化チタン
層６６の全部の４つの露出された実質的に縦方向の表面
を覆う。これはセルの全体の領域を実質的に増大させる
ことなく、キャパシタの領域に著しい増加をもたらす。
これはキャパシタがソース／ドレイン領域４４の成る部
分のみを接触し、サブストレートから上方向に延在して
ゲート電極を重畳するということによる。
第１３図を参照すると、第１２図の構造の平面図が示さ
れ、６個のトランジスタおよび関連するキャパシタがあ
る。平面図では、相互接続層７８におけるアルミニウム
線の間のスペースは上記で説明した工程を使って縮小さ
れ、各セルは最小のスペースしか占めないのかわかる。
キャパシタはサブストレート 的「大かじゃふる骨」形状を使用する必要はない。
むしろ、各セルは本質的に長方形の形状であり、セル間
の分離は分離トレンチ２４および分離トレンチ４８の両
方によって与えられる。分離トレンチ２４は一方軸に沿
った分離を与え、分離トレンチ４８は他方軸に沿った分
離を与える。
好ましい実施例が詳細に説明されたか、種々の変更、代
用、および交替は前掲の特許請求の範囲によって規定さ
れる本発明の精神および範囲から逸脱することなく行な
イつれることは理解される。
【図面の簡単な説明】
第１図は分離トレンチのためのパターンが表面に規定さ
れている半導体サブストレートの断面図である。 第２図はポリストリップ上の側壁酸化物層の形成の後の
第１図のサブストレート図である。 第３図はポリ層をエツチングしてチタン層を生成した後
の第２図のサブストレート図である。 第４図は分離トレンチの形成の後の第３図のサブストレ
ート図である。 第５図は、チタンの除去、トレンチにおける酸化物の形
成、ポリシリコン層の生成、および酸化物層の生成の後
の第４図のサブストレートの断面図である。 第６図は第５図の断面図に対して９０°の角度でとられ
、ｌ・ランジスタゲートのパターン化を示す第５図のサ
ブストレートの断面図である。 第７図は第６図のサブストレートにおいてキャパシタト
レンチを形成するステップの図である。 第８図はキャパシタの下側導電性プレートを形成するス
テップの図である。 第９図は上側キャパシタプレートを形成するステップの
図である。 第１０図はトランジスタのソース／ドレインに対するコ
ンタクト開口を形成するステップの図である。 第１１図はコンタクト開口における導電性プラグの形成
図である。 第１２図はトランジスタ構造の等角図である。 第１３図は上側接続層なしのトランジスタ構造の平面図
である。 図において１０はサブストレート、１２は窒化シリコン
、１４はポリ部材、１８は側壁酸化物層、２０はチタン
層、２２はチタン層、２４はトレンチ、２６は酸化物層
、２８はゲート酸化物層、３０はポリ層、３２は酸化物
層、３４はゲート電極、３８は蓋状層、４０は側壁層、
４４はソース／ドレイン領域、４６はタングステン層、
４８はトレンチ、５０はタングステン層部分、５２はソ
ース／ドレイン注入の部分、５４はフィールド注入領域
、５６はマスキング層、５８は開口、６０は開口、６２
はタングステンプラグ、６４はタングステンプラグ、６
６は絶縁キャパシタ酸化物層、６８はタングステン層、
６９は湿布ガソース、７０はコンタクト開口、７２は窒
化物層、７４は側壁窒化物層、７６はプラグ、７８は相
互接続層、８０は酸化物層である。 （Ｄ Ｎ Ｃら

Claims (22)

    【特許請求の範囲】
  1. （１）ダイナミックランダムアクセスメモリのためのメ
    モリセルであって、 少なくとも１つの表面を有する半導体サブストレートと
    、 前記サブストレートの前記１つの表面に形成され、下に
    チャネルを規定するためにゲート酸化物層によってサブ
    ストレートの表面から分離されるゲート電極を有し、前
    記チャネルの両側に配置されるソース／ドレイン領域を
    有するＭＯＳトランジスタと、 前記ソース／ドレイン領域の１つと接触し、そこから上
    方向に延在し、上側表面とサブストレートの表面に対し
    て角度をなして配置される少なくとも１つの側部表面と
    を有する導電性材料のプラグとを含み、前記プラグは記
    憶キャパシタの下側プレートを形成し、さらに 前記プラグ上に配置される絶縁材料の層と、前記絶縁層
    上に配置されて前記キャパシタの上側プレートを形成す
    る導電性材料の層とを含む、メモリセル。
  2. （２）トランジスタおよび導電性材料の層上に配置され
    る層間酸化物層と、 前記層間酸化物層を通って形成され、前記プラグから前
    記トランジスタのゲートの反対側のソース／ドレイン領
    域を露出するコンタクト開口と、前記コンタクト開口に
    形成され、露出したソース／ドレイン領域と接触する導
    電性コンタクトと、前記層間酸化物層の上側表面に配置
    され、前記コンタクトをサブストレートの他の部分と相
    互接続する導電性相互接続材料層とをさらに含む、請求
    項１に記載のメモリセル。
  3. （３）メモリセルは、各々が記憶キャパシタを有する同
    様なメモリセルのアレイにおいて、他のメモリセルと隣
    接して配置され、前記キャパシタの上側プレートを形成
    する前記絶縁材料層は、アレイにおける隣接記憶キャパ
    シタの上側プレートを形成する導電性材料の連続シート
    の一部分である、請求項１に記載のメモリセル。
  4. （４）メモリセルは同様のメモリセルのアレイの一部で
    あって少なくとも１つの付加的メモリセルがアレイにあ
    り、メモリセルにおける前記プラグから前記ゲート電極
    の反対側の前記ソース／ドレイン領域は、付加的メモリ
    セルと共通のソース／ドレイン領域である、請求項１に
    記載のメモリセル。
  5. （５）前記プラグおよびキャパシタの上側プレートを形
    成する導電性材料の前記層の間に配置される前記絶縁材
    料層は、二酸化チタンからなる、請求項１に記載のメモ
    リセル。
  6. （６）前記プラグはタングステンからなる、請求項１に
    記載のメモリセル。
  7. （７）前記プラグの４つの側部表面は、サブストレート
    の表面に対して角度をなして配置される、請求項１に記
    載のメモリセル。
  8. （８）ダイナミックランダムアクセスメモリのメモリセ
    ルを形成するための方法であって、少なくとも１つの表
    面を有するサブストレートを設けるステップと、 下にチャネルを規定するようにゲート酸化物層によって
    サブストレートの表面から分離されたゲート電極を有す
    るサブストレートの表面にＭＯＳトランジスタを形成す
    るステップとを含み、トランジスタはチャネルの両側に
    ソース／ドレイン領域を有し、 トランジスタ上にマスキング材料の層を形成するステッ
    プと、 ＭＯＳトランジスタのソース／ドレイン領域の一部分を
    露出するように、中に開口を規定するためにマスキング
    層をパターン化するステップと、上側表面および少なく
    とも１つの側部表面を有するプラグを形成するために、
    開口において導電性材料を生成するステップとを含み、
    プラグは記憶キャパシタの下側プレートを規定し、 マスキング層を除去し、プラグおよびトランジスタの上
    に所定の厚さの半導体材料の共形層を生成するステップ
    と、 導電性材料の共形層を絶縁材料の共形層上に形成するス
    テップとを含み、プラグに重畳する共形導電性層部分は
    記憶キャパシタの上側プレートを含み、 導電性層上に絶縁材料のプレーナ化層を形成するステッ
    プと、 ＭＯＳトランジスタの他方のソース／ドレイン領域を露
    出するために、絶縁材料のプレーナ化層、共形導電性層
    、および絶縁材料の共形層を通して開口を形成するステ
    ップと、 開口においてコンタクトを形成するステップとを含む、
    方法。
  9. （９）プラグの形成の前に、絶縁材料の層をＭＯＳトラ
    ンジスタのゲート電極のすべての側部および上側表面の
    上に形成するステップをさらに含み、マスキング層にお
    いて開口を形成するステップは、ＭＯＳトランジスタの
    一方のソース／ドレイン領域およびＭＯＳトランジスタ
    のゲート電極の少なくとも一部分に重畳するように開口
    を形成するステップを含む、請求項８に記載の方法。
  10. （１０）マスキング層を形成するステップ、マスキング
    層をパターン化するステップ、および開口において導電
    性材料を生成するステップは、一方のソース／ドレイン
    領域にタングステン層を形成するステップと、 トランジスタ上にマスキング材料の層を形成するステッ
    プと、 一方のソース／ドレイン領域上に配置されたタングステ
    ン層の少なくとも一部分を露出するような開口を規定す
    るために、マスキング層をパターン化するステップと、 上側表面および少なくとも２つの側部表面を有する本質
    的に縦方向のプラグを作るために、タングステン層の露
    出部分から上方向に作られるようにタングステンを開口
    に生成するステップとを含み、プラグは記憶キャパシタ
    の下側プレートを規定する、請求項８に記載の方法。
  11. （１１）絶縁材料の共形層は二酸化チタンを含む、請求
    項８に記載の方法。
  12. （１２）導電性材料の共形層は、同様のメモリセルのア
    レイにおける複数個の隣接するメモリセルにおいて、記
    憶キャパシタの上側プレートを含む、請求項８に記載の
    方法。
  13. （１３）コンタクトを形成するステップは、トランジス
    タ上にマスキング材料の第１の層を形成する前に、タン
    グステン層を他方のソース／ドレイン領域上に形成する
    ステップと、 絶縁材料の第２の層において開口を形成するステップの
    間、タングステン層の上側表面を露出するステップと、 開口に隣接する共形導電性層の部分を絶縁するために、
    開口の側壁に絶縁材料の層を形成するステップと、 他方のソース／ドレイン領域上のタングステン層の露出
    表面から上方向に形成されるように、開口においてタン
    グステンを生成するステップと、絶縁材料のプレーナ化
    層の上側表面に導電性相互接続パターンを形成し、開口
    の底部におけるタングステンをコンタクトするステップ
    とを含む、請求項８に記載の方法。
  14. （１４）プラグが４つの側部表面を有する、請求項８に
    記載の方法。
  15. （１５）ダイナミックランダムアクセスメモリのメモリ
    セルを形成するための方法であって、半導体サブストレ
    ートを設けるステップと、ゲート酸化物層によってサブ
    ストレートの表面から分離されるゲート電極、およびゲ
    ート電極の両側にソース／ドレイン領域を有するＭＯＳ
    トランジスタを半導体サブストレートの１つの表面に形
    成するステップと、 ゲート電極の露出表面上に絶縁材料の層を形成するステ
    ップと、 ソース／ドレイン領域上にタングステン層を形成するス
    テップと、 トランジスタ上にマスキング材料の層を形成するステッ
    プと、 表面上のタングステン層を露出するために、１つのソー
    ス／ドレイン領域の少なくとも一部分上に開口を規定す
    るようにマスキング層をパターン化するステップと、 上側表面および少なくとも２つの側部表面を有するプラ
    グを形成するために、タングステンが一方のソース／ド
    レイン領域の表面のタングステン層の露出表面から積み
    重ね上げられて開口を通って上方向に延在するように、
    開口においてタングステンを生成するステップとを含み
    、プラグはメモリセル記憶キャパシタの下側プレートを
    含み、さらに マスキング層を除去するステップと、 プラグおよびトランジスタ上に絶縁材料の共形層を生成
    するステップと、 絶縁材料の共形層上に導電性材料の共形層を生成するス
    テップとを含み、プラグに重畳する導電性材料の共形層
    の部分はキャパシタの上側電極を含み、 サブストレート上に絶縁材料のプレーナ化層を形成する
    ステップと、 他方のソース／ドレイン領域上のタングステン層の上側
    表面の少なくとも一部分を露出するために、絶縁材料の
    プレーナ化層、共形の導電性層、および絶縁材料の共形
    層を通して開口を形成するステップと、 開口に近い共形導電性層の部分を絶縁するために、絶縁
    材料のプレーナ化層において開口の側壁に側壁絶縁層を
    形成するステップと、 他方のソース／ドレイン領域に重畳するタングステン層
    の露出部分の表面から上方向に形成されるように、開口
    においてタングステンを生成するステップと、 絶縁材料の第２の層の上側表面に導電性のパターンを形
    成するステップとを含む、方法。
  16. （１６）マスキング層において開口を形成するステップ
    は、ゲート電極の一部を重畳するように開口を形成する
    ステップを含む、請求項１５に記載の方法。
  17. （１７）絶縁材料の共形層は二酸化チタンを含む、請求
    項１５に記載の方法。
  18. （１８）ダイナミックランダムアクセスメモリアレイに
    おいてメモリセルを形成するための方法であって、 半導体サブストレートを設けるステップと、サブストレ
    ートの表面に、およびゲート酸化物層によってサブスト
    レートの表面から分離された複数個の長手方向のゲート
    電極を形成するステップとを含み、前記長手方向のゲー
    ト電極は実質的に均等に間隔が隔てられ、 長手方向のゲート電極間にソース／ドレイン領域を形成
    するステップと、 ソース／ドレイン領域の交互の１個において分離トレン
    チを形成するステップとを含み、各分離トレンチが形成
    されたソース／ドレイン領域の部分は分離トレンチの両
    側に残り、 トランジスタおよび分離トレンチ上にマスキング層を形
    成するステップと、 分離トレンチに隣接したソース／ドレイン領域の各部分
    の少なくとも一部分を露出するために、マスキング層に
    おいて開口を形成するステップと、メモリセル記憶キャ
    パシタの下側プレートを含むプラグを各開口において形
    成するために、導電性材料層を開口に、および各分離ト
    レンチに隣接するソース／ドレイン領域の残りの部分か
    ら上方向にマスキング層の表面に延在して生成するステ
    ップと、 マスキング層を除去するステップと、 プラグ、トランジスタ、および分離トレンチ上に絶縁材
    料の共形層を形成するステップと、絶縁材料の共形層上
    に導電性材料の共形層を形成するステップと、 導電性材料の共形層上に絶縁材料のプレーナ化層を形成
    するステップと、 分離トレンチからゲート電極の反対側の各他方のソース
    ／ドレイン領域の一部を露出するために、絶縁材料のプ
    レーナ化層、導電性材料の共形層、および絶縁材料の共
    形層を通して複数個の開口を形成するステップと、 各開口において他方のソース／ドレイン領域の露出部分
    にコンタクトを形成するステップと、コンタクトおよび
    サブストレートの周辺回路の間で絶縁材料の第２層の上
    側表面に相互接続パターンを形成するステップとを含む
    、方法。
  19. （１９）マスキング層を形成する前に、分離トレンチの
    底部にフィールド注入を形成するステップをさらに含む
    、請求項１８に記載の方法。
  20. （２０）ソース／ドレイン領域の形成の後、タングステ
    ン層をトレンチが形成されているソース／ドレイン領域
    上に形成するステップをさらに含み、プラグの導体材料
    はタングステンであり、分離トレンチに隣接するソース
    ／ドレイン領域の上に残るタングステン層の部分から上
    方向にタングステンを生成することによって形成される
    、請求項１８に記載の方法。
  21. （２１）マスキング層を形成する前に、絶縁材料層を各
    ゲート電極上に形成するステップをさらに含み、マスキ
    ング層に形成される各開口は各関連するゲート電極を重
    畳する、請求項１８に記載の方法。
  22. （２２）絶縁材料の第１の層は二酸化チタンである、請
    求項１８に記載の方法。
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