JPS593964A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS593964A
JPS593964A JP57113709A JP11370982A JPS593964A JP S593964 A JPS593964 A JP S593964A JP 57113709 A JP57113709 A JP 57113709A JP 11370982 A JP11370982 A JP 11370982A JP S593964 A JPS593964 A JP S593964A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は°、大規模集積回路の微細化デノ〈イスにおい
て、もっとも有望な絶縁ゲート型静電誘導トランジスタ
を用いた半導体集積回路に関する０ ＬＳＩからｖＬＳ■へと集積回路（ＩＣ）の高密度化の
進歩は激しい。ＶＬＳ　Ｉの分野における主役のデバイ
スは絶縁ゲー！・型トランジスタ（ＭＯＳトランジスタ
）である。通常は、絶縁ゲート型電界効果トランジスタ
（ＭＯＳＦＥＴ）が使われている。ｎチャンネルＭＯ８
ＦＥＴの断面構造の一例を第１図に示す。ｐ基板１１の
一主表面上にｎ中領域１２．１３が設けられてソース領
域、ドレイン領域となされている。１４は、通常ボロン
のイオン注入で形成されるチャンネルドープ領域で、基
板１１より高い不純物密度領域になされている。１５は
、チャンネルストッパー領域、１６は、ＳｉＯ，，５ｉ
−Ｎ、あるいはＳｉＯｘＮｙ等のゲート絶縁層、１７は
、ｎ＋ポリシーリコン、Ｍｏ５ｉ＝、ＷＳｉ、、Ｍｏ、
Ｗ等のゲート電極、１８はフィールド酸化膜、１９は、
ＰＳＧ膜、２０．２１はそれぞれソース及びドレイン金
属電極である。
ＭＯＳＦＥＴの性能を向上させ、さらに高密度化を実現
するには、チャンネル長（実効チャンネル長）Ｌｅｆｆ
を短くすること、すなわち短チ・ヤンネル化が必須であ
る。ＭＯＳＦＥＴの短チャンネル化は、基本的にはスケ
ーリング理論（Ｒ。
ＨｌＤｅｎｎａｒｄ　、　Ｆ−Ｈ−Ｇａｅｎｓｓｌｅｎ
　、　Ｈ、Ｎ−Ｙｕ、Ｖ。
Ｌ、Ｒｉｄｃｏｕｔ、Ｅ、Ｂａ５ｓａｏｕｓａｎｄＡ、
Ｒ，Ｌｏ旧ａｎｃ。
ｚｚＤｅｓｉｇｎ　　　ｏｆ　　　ｉｏｎ　　　ｉｍｐ
ｌａｎｔｅｄ　　　ＭＯ８ＦＥＴ’５Ｗｉｔｈ　　ｖｅ
ｒｙ　　ｓｍａｌｌ　　ｐｈｙｓｉｃａｌ　　旧ｍＣｎ
５ｉｏｎｓ　／／　。
ＩＥＥＥ　、　Ｊ　、　５ｏｌｉｄ　　５ｔａｔｅ　　
Ｃ１ｒｃｕｉｔｓ　、Ｖｏｌ　。
５Ｃ−９、ｐｐ−２５６２６８，１９７４）に従って行
なわれている。すなわち、チャンネルｌ、Ｉ、ｅｆｆを
１／Ｋに減少させる時に他の諸ｈ１の変化が表１のよう
になされるわけである。
Ｔｏｘ　ニゲ−１−絶縁膜厚さ、■、ｅｆｆ：チャンネ
ル長、Ｗ：チャンネル幅、εｏＸ：絶縁膜誘電率、Ｓ　
＝　Ｌｅｆｆ　Ｗ、　ｆ：抵抗率、ｔ：ゲート電極厚さ
、Ｒｅ：ケート電極抵抗 ゲート絶縁膜厚Ｔｏｘ　、チャノネル幅Ｗ１電圧■、電
流Ｉはすへて１／Ｋに減少する。チャンネル不純物密度
Ｎはに倍になる、などである。しかし、実際の回路動作
を考えると電圧Ｖを１／Ｋにすることは難しく、ある程
度の大きさに保たざるを得ない。そのために、チャンネ
ル不純物密度は、Ｋ　−Ｋ−倍の間の値になる。すなわ
ち、Ｎは短チャンネル化とともに急激に大きくなるので
ある。チャンネル［Ｌｅｒｆが、１μｍ程度以下になる
と、Ｎは１０１６砿−１をはるかに越えて、１×１υ丁
引−１１こ漸近する。ｒｖ’Ｉ　ＯＳ　Ｆ　Ｅ　Ｔでは
、ゲー１、電圧０のときにドレインに電圧を加えても電
流が流れないノーマリオフ特性を、ソース・ドレイン領
域とは反対導電型のチャンネル領域に空乏層にはならな
い中性領域を残すことによって実現しているためｆこ、
短チャンネル化とにに必然的に、チャンネル領域の不純
物密度を高くせざるを得ないわけである。
チャンネル不純物密度が高くなると、当然不純物散乱に
よってキャリアの移動度が低下し、電流密度が低下する
。変換コンククタンスを低下させる原因になる。ソリコ
ン中の電子で比較すると、不純物密度１　×Ｉ　Ｑ　１
１　ｃｍ　＋のとき１５００ｃｒｄ　／　Ｖ　、　Ｓ　
ｅ　ｃ程度の移動度は、Ｉ　Ｘ　１（１＋＋　砿−’の
不純物〔こなると７００　ｃｒｌ、　／Ｖ　、　Ｓｅｅ
程度に減少する。さらに、チャンネルの不純物密度が高
くなると、ケート絶縁膜の下に作られるキャ１げの反転
層の深さがきわめて浅くなって、Ｓｉｎ、　−８ｉ　、
　Ｓｉ、Ｎ４−　Ｓｉ等の界面に起因する散乱を殆んど
全部のキャリアが受けるようになって、実効的なキャリ
アの移動度はますます減少する。
■）形ノリコノ基板に、２００人厚さの酸化膜（５ｉＯ
７）を設け、その−ににゲート電極を設けて、ケートに
３■の電圧を加えたときの反転層１０・丁υ−゛に対し
ての電子密度分布が示されている。表面密゛度は２×ｌ
　Ｑ　ｔｏ　ｌｌｌ’ｍ−’程度である。Ｎ−Ｉ　Ｘ　
ＩＱ＋ｖ　、−・では、反転層電子は、１００人程度の
ところに局在しているか、Ｎ　＝　Ｉ　Ｘ　１０”　Ｃ
Ｍ−’になると反転層電子は１ｏｏｏ　Ａ程度以上に分
布する。シリコン中におけるキャリアの平均自由行程は
、５０〜１ｏｏ　Ａ程度と考えられているから、Ｎ　＝
　Ｉ　Ｘ　ＩＱＩ’　ｃｍ−”の場合には殆んどすべて
の電子が表面散乱を受けながら運動することになる。Ｎ
＝１×１０Ｉ４ｃｒｎ″１ニナルト、ｉ）＞　ｔ（リ（
７）ＩＩＥ子が表面散乱を受けずに、バルク結晶中の運
動をすることになり、実効移動度が大きくなるわけであ
る。第２図と同じ状態におけるシリコン表面からの電位
分布を第３図に示す。当然のことではあるが、基板不純
物密度が低くなると、電位は基板内部まで分布するよう
になる。いわば反転層と基板間のキャパシタンスが小す
くなるわけである。
Ｔｏｘ　＝　２００人とした構造で、反転層中に誘起さ
れる電子の表面密度の基板不純物密度依存性を第４図に
示す。ゲート電圧Ｖｇ　＝　２．３．５Ｖに対して示し
である。同一のゲート電圧に対する表面電子密度は、基
板不純物密度が低い程高くなっている。
これらの結果から、基板不純物密度は低い方が、同一ゲ
ート電圧による誘起キャリア量が多くかつ実効移動度が
大きいことがら、流れる電流は大きいことになる。すな
わち、変換コンダクタンスが大きいことになる。さらに
、ゲートの入力容量も小さく、より高速の動作が行える
ことになる。
しかし、基板不純物密度が低すぎると、ソースΦドレイ
ン間が空乏化し、０ゲ一１ｉ１Ｆ圧時にも電流が流れて
、ノーマリオフ特性が実現されないという欠点が現われ
てくる。
低不純物密度チャンネル領域によるキャリア移動度の大
きさ及びゲート容量が小さいという特徴を生かしながら
、なおかつノーマリオフ特性を実現するものとして絶縁
ゲート型静電誘導トランジスタ（ＭＯ８Ｓ’ＩＴ）が提
案されている（特願昭５４−１０８８７号：絶縁ゲート
型トランジスタ及び集積回路及びＪ　、　ＮｉＮ１５ｂ
ｉｚａ　、　Ｔ　。
Ｏｈｍｉ　　ａｎｄ　　Ｈ，Ｌ、（：ｈｅｎ、　ｔｔａ
　　１１ｍ１ｔａｔｉｏｎ　　ｏｆｃｈａｎｎｅｌ　　
　ｌｊｎｇむｂ　　　　ｉｎ　　　ｄｙｎａｍｉｃ　　
　ｍｅｍｏｒｉｅｓ　　　／ｌ　　、ＩＥＥＥ　　、Ｔ
ｒａｎｓ　、Ｅｌｅｃｔｒｏｎ　　Ｄｅｖｉｃｅｓ　、
Ｖｏｌ　。
ＦＤ　−２７、ｐｐ　　、１６４０−１６４９　、１９
８０　　）。
Ｍ、ＯＳ　Ｓ　Ｉ　Ｔの断面構造の一例を第５図に示す
。
基板３１がｐ−基板になされていること、チャンネル領
域３２がｐ−領域であること、チャンネル領域の下に、
Ｐ＋領域３４が設けられていることが、従来ＭＯ８ＦＥ
Ｔとは異なっている。
Ｐ＋領域３４の不純物密度は、ドレインｎ子領域１３と
の間に動作電圧領域でトンネル電流が流れない程度の値
に抑えられている。たとえば、３〜５　Ｘ　１０”　ｃ
ｔｎ−”程度以下である。ｐ−領域３２の不純物密度は
、移動度を大きく保つため通常Ｉ　Ｑ”ｃｌｎ−’程度
以下になされている。基板の不純物密度が低いのはソー
ス・ドレイン領域のキャパシタンスを小さくするためで
ある。ゲート領域３３は、ｎ＋ソース領域に対してでき
るだけ大きな拡散電位を有する材料、たとえばｐ＋ポリ
シリコン、ＭｏＳｉ、、ＷＳｉ−１ＴｉＳｉ、、ＴａＳ
　ｉ＝等のシリサイドあるいはＭｏ％Ｗ、Ｐｔなト絶縁
膜１６に接触する部分をｐ＋ポリンリコンにしてその上
にシリサイドあるいは金属を設けた構造にすれば、ゲー
ト電極抵抗が小さくなって、高速動作には、さらに有効
である。従来のＭＯＳＦＥＴで非常に良く使用されるｎ
＋ポリシリコンゲートは、第５図のＭＯ８ＳＩＴでは使
わない。第５図の構造で、ゲート３３をｎ＋ポリシリコ
ンにすると、ゲート絶縁膜１６の厚さが薄くなると、０
ゲ一ト電圧時でもチャンネル表面電位がソース電位に接
近して、表面伝導が生じ、ノーマリオフ特性が実現され
なくなる。
第５図の構造のＭＯ８ＳＩＴにおいては、ノーマリオフ
特性はチャンネル領域に中性領域を残して達成するので
はなく、ｎ＋ソース領域１２に対するゲート３３及びＰ
＋領域３４の拡散爾２位でチャンネル中に電位障壁を作
ることによって達成されている。従来ＭＯ８ＦＥＴとは
、基本的な概念が異なっている。第５図で、基板の他の
主表面側に、Ｐ＋領域３５と電極３６が設けらめである
。Ｍｏ８ｓＩＴでは、従来ＭＯ８ＦＥＴで良く使われる
基板バイアスは使用しない。すなわち、第５図のｎチャ
ンネルＭｏ８ｓＩＴで、基板に負電位を与えるようなこ
とはしない。基板に負電位を与えると、チャンネルに誘
起される反転層内の電子が、表面にますます局在してし
まうからである。第２図で示したように、Ｍｏ８ｓＩＴ
の基本的な考えは、誘起されたキャリアが、表面からで
きるだけ深くまで、広々と拡がって流れるようにするこ
とにあるから、逆バイアスの基板バイアスは与えない。
むしろ、拡散電位で許されるある範囲までの順方向バイ
アスを基板に与える方向なのである。
第５図のＭｏ８ｓＩＴは、低濃度チャンネル領域を反映
して、キャリアの移動度が大きく、大き−なドレイン電
流を流し易い。しかし、基板及びゲー゛ト電位をソース
と同電位に保った時、ドレインに３Ｖの電圧を加えた状
態でチャンネルに、０．６Ｖの電位障壁を存在させるた
めには、Ｌｅｒｆ　／　Ｄ９１−６なる条件を満足させ
なければならない。すなわち、実効チャンネル１Ｌｅｆ
ｒは、チャンネル領域深さＤの１．６倍より長く設計さ
れなければならない。もちろん、電圧が小さくなれば、
　Ｌｅｆｆ　／　Ｄの限界値はさらに小さくできる。し
かし、それにしてもＬｅｆｆ／Ｄは１．３〜１．５とい
った値以上にしなければならないわけである。
本発明の目的は、叙上の従来の欠点を克服し、より短チ
ャンネル化が行えて変換コンタクタンスが大きく、かつ
プロセス変動にも強いＭｏ５ｓＩＴ及びＭｏ８ｓＩＴを
用いた集積回路を提供することである。
第５図のＭｏ８ｓＩＴの構造で、Ｌｅｒｆ／Ｄの値がノ
ーマリオフ特性を保証するとあまり小さくできなかった
原因の第１は、ｎ＋ソース領域及びｎ＋ドレイン領域が
、チャンネル領域深さＤと略々間しかもしくはそれより
も細い程度まで形成されていたことによる。ｎ＋ソース
領域はたとえば０電位に、ｎ＋ドレイン領域は所定の電
圧Ｖｄに保たれているわけであるから、Ｌｅｆｆが短く
なる程、両電極領域の電圧の影響がチャンネル内に及び
、電位障壁高さを低くずもように働いｔこわけである。
ソース領域はチャンネル領域に十分なキャリアを供給し
、ドレイン領域はチャンネル領域からのキャリアを吸収
すればよいのであるから、必ずしも第５図のように深く
形成する必要はないわけである。
本発明のｎチャンネルＭｏ８ｓＩＴの断面構造の一例を
第６図に示す。ｐ子基板４１上に、たとえばエピタキシ
ャル成長によりｐ一層８２を成長させた基板上に本発明
のＭｏ８ｓＩＴが作られた例である。ｎ＋ソース領域１
２及びｎ＋ドレイン領域１３がきわめて薄く形成されて
いる。
たとえば、１Ｊ１００Å以下の深さにｎ十領域が形成さ
れている。４２．４３はＭｏ５ｉ＝、ＷＳｉ章などのシ
リサイドである。チャンネルｐ−領域３２の深さは、略
々実効チャンネルｆＦ２．Ｌｅｆｆｌこ等しいが、それ
より短くする。ｐ子基板４１の不純物密度はＩ　Ｘ　Ｉ
Ｑ１４　ｃｍ−”程度以上である。ｐ　　１ピタキシャ
ル層３２を成長する時に、オートドーピングによるｐ＋
ｐ−界面のだれが少なくできるのであれば、ｐ子基板の
不純物密度は比較的高めの方が望ましい。基板電位が安
定することと、遮断状態におけるチャンネル内の電位障
壁が高くできるからである。ｐ−チャンネル領域の不純
物密度は、Ｉ　Ｘ　１０１’σ−゛程度以下に通常設定
する。ゲート電極３３は、ｐ＋ポリシリコン、Ｍｏ５ｉ
−１ＷＳ　ｉｔ　、　ＴａＳ　ｉｔ、Ｔｉ５ｉ７等のシ
リサイド、あるいはＭｏ、Ｗ％ｐｔ等の高融点金属であ
る。もちろん、あらゆるプロセスの低温化が可能になっ
て％５００℃以下でプロセスが行えるようになれば、Ａ
Ｉ！でもよいわけである。
短チャンネルを極限まで、進めるにはゲート電極はゲー
ト絶縁膜１６に隣接する部分を、ソース領域とは反対導
電型の低抵抗ポリシリコンにし、その上にシリサイド、
金属を連続して配置した構造が望ましい。ノーマリオフ
特性をより確実にし、°ゲート抵抗を小さくするためで
ある。
４２．４３のシリサイド層の厚さは数１００Å以下であ
る。たとえば、Ｍｏを蒸着もしくは、ＣＶＤにより１０
０人程度以下に堆積し、Ｍｏ膜に八８などのイオン注入
を行ない、Ａｓ原子カタＭＯをちょうど通過し終って、
シリコン表面数１０人から数１００Å以下の所で留まる
よう番と注入する。１００人程度のＭＯであれば、Ａｓ
の注入加電圧は１００ｋＶ程度である。その後６００〜
７００℃程度で熱処理すると、ＭＯはシリコンと反応し
てＭｏ５ｉ＝に変わる。Ｍｏ５ｉ−に隣接してλきわめ
て高濃度（Ｉ　Ｘ　１０”〜Ｉ　Ｘ　１０”儂−１）の
Ａ８イオン注入層が存在しているから、９００℃〜１０
００℃程度のアニールを行えば、Ａｓは活性化するわけ
である。しかも、９００″Ｃ〜１０００℃のアニールで
もこうして作られｔこＭｏ５ｉｓｌよきわめて安定でか
つ均一である。第６図に示すような構造のＭＯ８ＳＩＴ
が十分できること（こなる。
第６図に示される本発明のＭＯ８ＳＩＴ＋よ、・ノース
、ドレイン領域がきわめて浅（形成されているＩコめに
、基板のｐ中領域に接触すること力くない。そのすこめ
、ｐ子基板不純物密度は、トンネル電流や降伏電圧のこ
とを考慮することなく高くできる。また、ソース、１！
レイン領域はｐ十基板から離れているため、そのキャパ
シタンスがきわめて小さくできることになる。第５図の
ような構造を作ろうとすると、ｐ中領域３４の形成のた
めにマスクプロセスが必要になるが、第６図の構造では
そういったことはなく、作り易いことになる。本発明の
ＭＯ８ＳＩＴは、短チャンネル化が容易でかつ高抵抗チ
ャンネル領域が使えてキャリアの移１ｌｌ１度が大きく
、反転層内キャリアが表面からかなりの深さまで拡がっ
て流れるために変換コンダクタンスが大きく、かつソー
ス、トレインのキャパシタンスも小さいｔコめ高速動作
に適している。
第６図では、Ｐ十基板上にｐ一層を設け？二本発明のＭ
Ｏ８ＳＩＴを示したが、第７図に示すよ−うに、ｐ−基
板にイオン注入でｐ十埋込み層を設けた構造でも本発明
のＭＯ８ＳＩＴは構成できる。裏面にｐ＋拡散領域が設
けられたｐ−基板３１に、イオン注入によりｐ上領域４
４が設けられていること以外は、基本的には第６図と同
様の構造である。同一の番号は、第５図にも使われてい
る。第７図の構造は、エピタキシャル成長を必要としな
いｔコめ、製造は容易であるが、ｐ上領域４４のイオン
注入層のアニール時のボロンの両分布により、ｐ”ｐ−
接合界面が急峻な不純物分布になりにくい欠点がある。
接合界面の不純物分布を急峻にするには、Ａｓをイオン
注入しておいて界面で補償し合うように設定すればよい
。
さて、ＭＯＳトランジスタのゲート絶縁膜直下の反転層
中には、たとえば第２図に示すように、ｌＱ＋ｅ砿−’
から１０１６確−慕といったきわめて高密度のキャリア
が誘起されている。このようなきわめて高密度のキャリ
アが誘起されているにもかかわラス、ＭＯ３Ｉ−ランジ
スタ空間電荷抵抗がすぐには効果を持たない理由は、チ
ャンネル中に極超されたキャリアの電気力線が、ドレイ
ン電圧が低いときには殆んどすへて、ゲート電極に終端
しているからである。そのために、チャンネル中のキャ
リアの空間電荷の効果が、主事゛極であるソース・１！
レイン間には現われて来ないのである。しかし、トレイ
ン電圧がある程度太き（なると、ドレイン側チヤンネル
中のキャリアの空間電荷の電気力線の一部はトレインに
終端するようになる。ドレイン電圧Ｖｄが、Ｖｇ　−Ｖ
ｔｈ　（Ｖｇ　：　’ｊ　　’ト電圧、ｖｔｈニジキイ
値電圧）に達すると、ドレイン端チャンネル中のキャリ
アの電気力線はすべてドレインに終端するようになり、
チャンネル中に誘起されｔこキャリアの空間電荷抵抗が
効果を持つようになる。
この事が、従来型ＭＯ８ＦＥＴの電流飽和の一つの原因
になっているわけである。従来型ＭＯ８ＦＥＴの電流電
圧特性は、もつとも簡単には次式で与えられる。
タタシ、Ｖｄ≦Ｖｇ　　Ｖｔｈ ｒ：　ｒ：　Ｌ、Ｖｄ　＞　Ｖｇ　　Ｖ　ｔ　ｈここで
、βは である。μＣは、キャリアの実効移動度である。
式（１）より、ドレイン電圧が小さい平衡状態に近い時
の抵抗ＲＦＥｉは、 （４） となる。
一方、ＭＯ８ＳＩＴではドレイン電圧の影響が、とくに
ドレイン電圧が大きくなったときには、チャンネル中に
大きく影３響するわけであるから、誘起されたキャリア
の空間電荷抵抗が効果を持ち易い０チヤンネル中のキャ
リアの電気力線が全部ドレインに終端すると考えたとき
の一次元近似の空間電荷抵抗Ｒｓｃは、 となる。たｔごし、簡単のためにキャリアはすべて飽和
速度Ｖｓで走行しているものと考えている。εはシリコ
ンの誘電率、Ｓはキャ１ノアカ５流れている部分の断面
積である。もちろん、ＭＯ８ＳＩＴにおいても、特にド
レイン電圧力≦ｌ」１さい時には、大半のキャリアの電
気力線はゲート電極に終端しているし、たとえトレイン
電圧が大きくなっても、かなりのキャリアの電気力線は
ゲートに終端している。さらに、チャンネル中全領域の
キャリアの電気力線がドレイン電極に終端しているとし
て、式（５）は導力〉れてし）るが、この条件もきわめ
て極端なものであって、式（５）のＲｓｃの値はきわめ
て大きく見積った値でアル。ｆ：、　ト、ｔ　ハ、Ｖ）
１　＝　ｌ　Ｘ　ＩＱ’　ｃｍ　／　８ｅＣ。
μｃ　＝　６００　ｃＭ　／　Ｖ、ｓｅｅ　、　　Ｔｏ
ｘ　＝　２００　Ａ、Ｖｇ　−Ｖｔｂ　＝　２　Ｖ、チ
ャンネル実効深さ＝０．１５μｍ、Ｗ二１μｍとしたと
きに、ＲＦＥ！□とＲｓｃを求めてみると、表２の如く
なる。
Ｒｓｃは、非常に大きめに見積ったにもかかわらず、Ｌ
ｅｆｆが１１１ｍ以下になると、ＲｓｃはＲより小さく
なる。この結果は、短チャンＦＥ丁 ネル化ＭＯ８＋−ランジスタにおいては、たとえドレイ
ン電圧の影響がチャンネル中に広く及んで、空間電荷抵
抗の影響が出るようになっても、チャンネルを高抵抗領
域にして、誘起されるキャリアを表面から内部に向って
広く分布させ、キャリアの移動度を大きく保った方が、
電流が流れ易くシ、変換コンダクタンスが大きくなるこ
とを示している。
Ｒ８ｃは、当然のことながらＬｅｆｆが短い程小さくな
る。しｔこがって、微細化が十分進められたときには、
Ｒｓｃの効果は殆んど問題がなくなってくる。しかし、
ある程度チャンイ、ル長が長くて、Ｒｓｃの効果が勿き
易いときには、第６図、第７図のように、ドレイン領域
をあまりに浅くしてしまうと、トレイン領域に流れ込む
ときのキャリア流が狭（なって、Ｒｓｃの効果が顕著に
なり易い。たとえば、Ｌｅｆｆ＝１μｍ程度のときには
、ドレインｎ十領域ｊごけ深く形成することも、Ｒｓｃ
を小さくするという点で有効である。
たとえば、ドレインｎ十領域深さを、０．１μｍ〜０６
３μｍ程度に深くするのである。Ｌｅｆｆ　＝１μ飢程
度であれば、Ｄ、＝０．５〜０．８μｍ程度でよいわけ
であるから、ｎ＋ドレイン領域と基板もしくは埋込みｐ
＋領領域が直接接触することはない。したがって、耐圧
、キャパシクンスのいずれを取ってもそれ程劣化するこ
とはない。
第６図、第７図に示される本発明のＭＯ８ＳＩＴにおい
ては°、従来提案されていた第５図に示されるようなＭ
Ｏ８ＳＩＴにくらへて、ソース、ドレイン領域が７０〜
８０人程度から数１００人程度の深々にしか形成されな
いｔコめ、耐圧が高くかつキャパシタンスが小さい上に
、チャンネル長をより短くすることができ、しかもプロ
セス変動に強いという特徴を有している。
ところで、従来ＭＯ８ＦＥＴのゲートにしきい値電圧Ｖ
　Ｌ　ｈ以上の電圧が加わってチャンネルが生じたとき
の様子を模式的に第８図に示す。ドレイン電圧が非常に
小さい状態における図面である。５１が、ゲート電圧印
加によって生じｔこ反転層中の電子が存在するチャンネ
ル部を示す。
５２は空乏層と中性領域の界面を示している。
この空乏層の深さは、不純物密度によって決まり、当然
のことながら、不純物密度が高くなるにつれて浅くなる
。ｐ基板１１の不純物密度を、１ＸＩＱ’４ｃｍ−’、
１ＸＩＱ”ｃｍ−’、ｌＸ１０”Ｃｍ−５１１Ｘ　１０
’マ□−３とすると、ゲート部の空乏層深さは、それぞ
れ２．４μｍ、０．８５μｍ１ｏ、ｓμｍ。
０．１μ乳程度である。第８図の表面にチャンネルが生
じている時のＭＯ８＋−ランジスタの等価回路を近似的
に表わすと、第９図のようなＲｌＣの分布定数線路にな
る。Ｓ、Ｇ１Ｄ％Ｓ　ＩＩ　ｌ）はそれぞれソース、ゲ
ート、ドレイン、基板電極を意味する。ソースとトレイ
ンはチャンネルの抵抗によって傍流され、チャンネルと
ゲート間には分布容量が存在し、チャンネルと基板間に
は、分布容量と分布抵抗が存在する。ソース、ドレイン
と基板間にも容量が存在する。
第９図の等価回路をさらに、簡単化しｔコ等価回路が第
１０図である。正確さには欠けるが、一応チャノネルの
中心近辺を中心にして構成した近似等価回路である。Ｒ
ｃｓ　、　Ｒｅｄはソース側チヤンネル抵抗とドレイン
側チヤンネル抵抗、Ｒｓｕｂｔ、Ｒｓｕｂｔ及びＲｓ　
ｕ　ｂはそれぞれソース側基板抵抗、ドレイン側基板抵
抗及びチャンネル基板間抵抗である。Ｃｏｘ　、　ＩＣ
ｇｓ　、　Ｃｇｄ　、　Ｃａｓ　。
Ｃｓｓ　、　Ｃｄｓはそれぞれゲートチャンネル間容量
、ゲートソース間容量、ゲートドレイン間容量、チャン
ネル基板間容量、ソース基板間容量、ドレイン基板間容
量である。従来型ＭＯ８ＦＥＴでは、Ｃｃｓ　、　Ｃｄ
ｓはゲート電圧、ドレイン電圧の変化に応じて変化し、
その変化の速度が、高速動作になったときには速度制限
の要因になる（西澤、火見、陳、／／５ＩＴＩＣ’の微
細化・高速化〃電気学会電子デバイス研究会資料ＫＤＤ
−８１−２０，１９８１年２月）。チャンネルが十分に
生じて、　Ｒｃｓ、Ｒｅｄが小さな抵抗になれば、時定
数は略々ＣｏｘＲｃＢ、ＣｏｘＣｃｄで決まるが、チャ
ンネルが生じていない遮断状態にある時の一方、本発明
のＭＯ８ＳＩＴの場合の模式図を第１１図に示す。Ｐ十
基板４１上に、ｐ−エピタキシャル層が設けられた場合
の例で示されている。
れない。第１１図のＭＯ８ＳＩＴの導通時の近似等価回
路も、＠１０図のように表わすことができる。ＭＯＳＦ
ＥＴにくらへて、Ｒｃｓ　、　Ｒｅｄ、Ｒｓｕｂｔ、Ｒ
ｓｕｂｔ　、　Ｒｓｕｂ　、　Ｃｇｓ　、　Ｃｇｄ及び
Ｃｃｓが小さい。導通時及び遮断時の時定数（よともを
こＭＯＳＦＥＴにくらべて小さいことになる。
ｎ＋ソース、ドレイン領域の不純物密度を１×１０１＋
　ｃｍ−”にすれば、不純物原子の平均原子間隔は１０
人である。したがって、゛ノース、）！レイン深さは１
００人あれば、深さ方向に平均１０個の不純物が存在す
る。ことになって、十ｆｉｎ＋領域として機能する。し
すこがって、高抵抗チャンネル領域深さは、十分０．１
μｍ以下をこすることができ、実効チャンネル長も当然
０．１μｍ９、下（こできる。しかも、短チャンネル化
ととも昏こ変換コンタクタンスが大きくなり、キ４・／
ｆンタンスが減少して高速化が一層促進される。
本発明のＭＯ’５ＳＩＴを、集積回路に用いれば駆動能
力が大きくかつ高速の動作ができること、よもちろんで
ある。その−例を第１２図及び第１３図に示す。Ｅ／Ｄ
構成構成イン−夕回路の駆動用トランジスタに本発明の
ＭＯ８ＳＩＴが用１．％られている例である。Ｔ　ｒ　
＋が本発明のＭ　ＯＳ　Ｓ　ＩＴ、Ｔｒ、はディブレン
ジョン型負荷トランジスタである。Ｖ　ｉ　ｎ％Ｖｏｕ
ｔ　、　Ｖｐｐはそれぞれ入力電圧、出力電圧、電源電
圧である。第１３図は、第１２図のＥ／Ｄ構成インバー
タを形成する断面構造例である。ｐ子基板にＰ一層を設
けた第６図に示されスコ本発明のＭＯ８ＳＩＴを用いナ
コ例である。第７図のｐ−基板にイオン注入によるＰ十
埋込み層を設けた構造のＭＯ８ＳＩＴでも形成できるこ
とは、もちろんである。番号は、すでに使用したものと
同じである。あらたな番号について説明する。２２は、
負荷トランジスタのドレイン金属電極（Ａ／％ｋｌ−８
ｉ）である。
ｎ　領域２３は、Ｔｒｔをディプレッションモードトラ
ンジスタにするためのイオン注入領域、１６′、３８’
はそれぞれ１６．３３と同じゲート絶縁層゛及びゲー］
・電極である。ｎ中領域５４は、１２．１３と同じきわ
めて薄いｎ十領域である。
５５は、４２．４３と同じ薄いシリサイド層である。ｎ
領域２３の不純物密度は、寸法により変化するが、通常
１０Ｉ°〜１０’マＣＭ−’程度の値である。Ｔｒｔの
抵抗値は、Ｔ　ｒ　＋が導通した時の抵抗値にくらべて
、１／１０程度もしくはその前後の値に選定する。
本発明のＭＯ８ＳＩＴは、変換コンダクタンスが大きく
、かつゲート容量、ドレイン容量が小さい。したがって
、相補形構成にしｔことき特にその特長が顕著になる。
スイッチング速度の速いデバイスを相補形憾組んだとき
には、消費電力は特に小さくなる。スイッチング時にお
ける容量の充放電エネルギーしか必要としないからであ
る。そのエネルギーは、略々、　ＣｖＤ’、ｚ　／　２
で与えられる。Ｃ＝　２ｃｃ＋　＋　２Ｃｇ　十Ｃｗで
ある。
Ｃｄ　、Ｃｇ、Ｃｗはそれぞれ、ドレイン容量、ゲート
容量、及び配線に伴う容量である。相補形構成は雑音余
裕が非常に大きいため低電圧化が可能であり、プロセス
変動にもきわめて強い。
容量が小さ°くなる効果はきわめて大きい。本発明のＭ
Ｏ８ＳＩＴを用いた相補型回路（ＣＭＯ８ＳＩＴ）を第
１４図に示す。Ｔｒｓｓ　　Ｔｒｔはそれぞれｎチャン
ネルＭＯ８ＳＩＴ、ｐチャンネルＭＯ８Ｓ丁Ｔである。
ＣＭＯ８ＳＩＴの構造の一例を第１５図に示す。ｐ子基
板４１の所定の場所に、Ａｓ拡散による埋込み領域６１
を設けその上に高抵抗層を成長させた基板上に、ＣＭＯ
８ＳＩＴが形成されている。ｐ子基板４１の不純物密度
を１０”鑞−１オーダにして、ｎ＋領域６１は１０１１
ｃｒｎ””台の拡散層といった組み合わせにすればよい
。６０．６２．６３．７２．７３．８２．８３はそれぞ
れｐチャンネルＭＯ８ＳＩＴのソース金属電極、ｐ＋ソ
ース領域、ｐ＋ドレイン領域、ソースシリ日ノ−イド層
、ドレインシリサイド層、ｎ−チャンネル領域、ゲート
電極である。ｎ−領域８２の不純物密度は略々ｌ　ｘ　
ｌ　Ｑｊｌ　ｃｍ−ａ以下である。８３は、ｎ＋ポリシ
リコン、ＭｏＳ　ｉｔ、　ＷＳ　１−１ＴａＳｉ＝、Ｔ
ｉ５ｉ−等のシリサイド、あるいはＭＯｌＷ　、　’Ｐ
ｔ’　、　ＡＩ！などの金属である。ｎ＋ポリシリコン
をゲート絶縁層に隣接させその上にシリサイドあるいは
金属を設けたゲートの場合がもつトモ短チャンネル化で
きる。通常、ｐ子基板４１はｎチャンネルＭＯ８ＳＩＴ
のソース２０と同電位に保たれ、ｎ十埋込み層６１は、
ｐチャンネルＭＯ８ＳＩＴのソース６０と同電位に保ｔ
；れる。
第７図に示す構造をもとにしてＣＭＯ８ＳＩＴが構成で
きることはもちろんである。たとえば、Ｐ−基板の所定
の場所にｐ十埋込み層及びｎ十埋込み層を設けて、それ
ぞれｎチャンネルＭＯ８Ｓ　ＩＴ％　ｐチャンネルＭＯ
８ＳＩＴを形成すればよい。第１５図ではｎチャンネル
ＭＯ８ＳＩＴとｐチャンネルＭＯ８ＳＩＴの間に絶縁物
分離領域１８が入っているが必ずしも必要ではない。
微細化の技術が進めば進むほど、１チツプに集積化でき
るデバイスの数は増加する。その時、低電圧化が容易で
、雑音余裕が大きくプロセス変動に強いＣＭＯ８は、消
費電力の小さな特長が顕著となり、もっとも良く使われ
るデバイスである。
Ｅ／Ｄイ°ンバータ、ＣＭＯＳインバータを使うことに
より各種の論理回路、スタティックＲＡＭが構成できる
ことは明白である。
第１６図及び第１７図に、本発明のＭＯ８ＳＩＴを用い
た１トランジスタ１キャパシタ形式のダイナミックＲＡ
Ｍ　（ｄＲＡＭ　）を示す。第１６図はその回路で、Ｔ
ｒ、が本発明のＭＯ８ＳＩＴ　、Ｗ−Ｌはワード線、Ｂ
＠Ｌはビット線、　ＣｓＬは蓄積容量である。Ｗ−Ｌは
デコーダに、Ｂ−Ｌ、はセンスアンプに接続している。
ｄ　ＲＡＭを、第７図に示すＭＯ８ＳＩＴで構成しナコ
場合の断面構造例を第１７図に示す。ｎ＋ポリシリコン
９３、薄い絶縁層９２、金属電極９１で蓄積容量Ｃｓｔ
は形成されている。ゲート電極３３がワード線に接続し
、電、極２０がピント線に接続している。
９２はＳ　ｉｏ、、５ｉ−Ｎ４、ＳｉＯｘＮｙ等の絶縁
層である。第１７図の構造では、基板バイアスＯの状態
で、Ｌｃｆｆ　／　Ｄが工程度までの短チャンネル化が
可能であり、将来のＩＭｂｉｔ　、　４Ｍｂｉｔ’、　
１６Ｍｂ口と続＜ＶＬＳＩメモリには最適である。α線
照射によるソフトエラーにも、このｄ　ＲＡＭが強いこ
とは、すでに特願昭５４−１０８８’？７号に述ベナこ
通りである。
ＭＯ８ＳＩＴは、チャンネル部を不純物の少ない高抵抗
領域で形成し、ノーマリオフ特性は、ゲート電極及び埋
込み層（ここでは簡単のｔコめに高濃度基板をも埋込み
層の名で総称しておく）の拡散電位から決まる境界条件
で達成し、反転層中に誘起されるキャリアをできるだけ
深い所にまで分布して流すテバイスである。反転層キャ
リア分布深さのチャンネル部不純物密度依存性を第１８
図に示ス。、ＴＯＸ＝２００人、ｖｇ＝３ｖの場合に、
Ｉ　Ｘ　１０”　ａｎ”のキャリア密度を分布の端部と
した場合の値である。チャンネル部の不純物密度を低く
する程、当然キャリアは内部にまで分布する。ＭＯ８Ｓ
ＩＴのように、ノーマリオフ特社をチャンネルに中性領
域を存在させるのではなく、ケートや埋込み層の拡散電
位による境界条件で達成するテバイスでは、チャンネル
部の不純物密度はある値以下になれば、不純物密度の値
が、チャンネル内部分の電位分布に影響しない。すなわ
ち、障壁電位の高さは変わらない。ＤやＬｅｆｆが１μ
ｍ程度以下の領域では、５　Ｘ　１０１４υ１程度以下
の密度になれば、不純物密度及び子のタイプは電位分布
に殆んど影響しない。しｔこがって、第１５図のＣＭＯ
８ＳＩＴの場合、ｎチャンネル、ｐチャンネルＭＯ８Ｓ
　ＩＴのチャンネル部はそれぞれｐ−領域、ｎ−領域と
なされているが、ｔことえばＩ　Ｘ　１０１’ａｉｒ’
程度以下の不純物密度領域であれば、いずれのタイプの
高抵抗領域でも動作には殆んど影響しない。そのように
構成する方がマスクプロセスが減少して、工程は簡単に
なる。
通常短チャンネルＭＯ８ＦＥＴのチャンネル不純物密度
はｌ　Ｑ　ｌ’　礪−１台である。第１８図から明らか
なように、その時のキャリア分布深さは３００人程度以
下である。それに対し、通常ソース・ドレイン領域深さ
は、０．１〜０．３μｍである。常にソース・トレイン
高濃度領域の方が、反転層キャリア分布深さより深いの
である。
本発明のＭＯ８ＳＩＴ製造プロセスにおけるポイントは
２つである。１つは、高濃度埋込み層と高抵抗チャンネ
ル領域の遷移領域を急峻にすることである。この要求は
、短チャンネル化が進んでＤが薄くなる程きびしい。−
ｒ−ピタキシャノし成長で高抵抗チャンネル層を作る場
合には、減圧エビに紫外線照射を併用してエビ成長時の
半導体基板温度を低くして、オートドーピングを抑える
ことである（　Ｍ　、　Ｋｕｍａｇａｗａ　、　Ｈ、Ｓ
　ｕｎａｍｉＴ、Ｔｅｒａｓａｋｉ　　ａｎｄ　　Ｊ、
ＮｉＮ１５ｈｉｚａ、　／ｌＥｐｉｔａｘｉａ１ｇｒｏ
ｗＬｈ　　　　ｗｉｔｈ　　　　ｌｉｇｈｔ　　　　１
ｒｒａｄｉａｔｉｏｎ　　〃　、　Ｊａｐｎ、　Ｊ。
Ａｐｐｌ、　Ｐｂｙｓ　、、　ＶｏＬ−７、ｐｐ　１８
８２−１８４１．１９６８　）。イオン注入で埋込み高
濃度領域を設ける場合には、特にアニール時に高抵抗チ
ャンネル領域側に拡散する不純物分布をちょうど補を 方である。従来、ＡＪやＡＩ　　Ｓｉで電？６つ歴（に
は、たとえば、ンリコン表面に高濃度のポリシリコンを
薄く堆積して、基板を数１００”Ｃ程度に加熱した状態
で、たとえばＡｒレーザのレーザ光を照射してポリシリ
コンとシリコン表面の薄い部分のみ加熱して、シリコン
表面のどく薄い部分にだけ拡散する。ポリシリコンの厚
さは、使用するレーザ光がシリコン内部深くまで達しな
いよう、レーザ光の波長との関連で決める。
あるいは、日本電気の間材等が、１９８２年３月５日の
電気学会電子デバイス研究会で発表しているように、ま
ずシリコン表面に数１０人から１００人程度のＭＯを堆
積し、その上からＡ８やＢをイオン注入し、ＭＯを通過
してちょうど表面１ｏｏ　Ａ程度から数１００人のとこ
ろでＡ８やＢが止まるようにする。Ｍｏ膜直下のシリコ
ンのどく薄い層がイオン照射により、殆んどアモルファ
スになるように十分な打込みをしておいて、たとえば窒
素雰囲気中で６００〜７００℃の温度でアニールする。
ＭＯは・アモルファスシリコノ層と反応しす完全にＭｏ
５ｉ−になる。しかも非常に均一な単結晶に近いＭｏ５
ｉ＝が得られる。通常、シリサイド反応させると体積が
減少してテンサイルストレスが生ずるが、十分薄いため
に転位を生ずるようなことはない。その後、９００〜１
０００℃でアニールすれば表面高濃度層と電極が一挙に
形成される。Ｍｏに限らず、他の金属でもよい。ＣＶＤ
で堆積のできるＷは、５ｉＯ−ルファライン工程には最
適である。
コンタクトホールを開けたあとのＰＳＧ膜のグラスフロ
ーも通常かなりな高温プロセスとなって、きわめて薄い
高濃度を使用する本発明のＭＯ８ＳＩＴ製作の障害にな
る。ＰＳＧ膜のグラスフローは、当然ＰＳＧ膜の軟化点
まで温度を上げることが必要なわけである。ＣＯｌレー
ザの９・３μｍのレーザ光はＰＳＧ膜だけに吸収されて
、シリコンには吸収されない。（Ｍ、Ｄｅｌｒｉｎ。
他　；　　Ｅｘｔｅｎｄｅｄ　　　ａｂｓｔｒａｃもｓ
　　　ｏｎ　　　１６１ｔｈ　　　Ｅｌｅｃｔｒｏｃｈ
ｅｍｉｃａｌ　　Ｓ’ｏｃｉｅｔｙ　Ｍｅｅｔｉｎｇ　
Ｎｏ　、８９　、及びＪ。
Ｍ−Ｈｏｄｅ　；同上、Ｎｏ　、９０　）　ｏしたがっ
て、ＣＯ，レーザの９．３μ乳レーザ光を佐用しながら
発明のＭＯ８ＳＩＴは製造できる。
゛本発明のＭＯ８ＳＩＴが、ここで述べた構造に限らな
いことはもちろんである。導電型をまったく反転した構
造でももちろんよい。要するに、ゲート電極が、ソース
領域に対して高い拡散電位を有する反対導電型外結晶、
シリサイド、メタルあるいはこれらの複合層から成って
おり、高抵抗チャンネル領域に隣接して高濃度埋込み層
が設けられており、ソース、ドレイン高濃度　　・領域
がきわめて薄くなされていて反転層キャリア分布深さよ
り薄ければよいのである。場合によっては、トレイン高
濃度領域は、反転層キャリア分布深さより深くなされる
こともある。
素子間分離は通常のＬＯＣＯ８による酸化膜分離を示し
たが、バーズビーク部が高密度化の妨げになる場合には
、バーズビークを伴わない分離領域を導入すればよい。
材料も、ここではシリコンだけについて述べたが、Ｇａ
Ａｓ、ＩｎＰなどの半導体材料でもよいことはもちろん
である。
本発明のＭＯ８ＳＩＴは、短チャンネル効果や、ポット
キャリア注入によるしきい値電圧変動、を線照射による
誤動作を伴うことなく、数１００人までの短チャンネル
化が行える。変換コンダクタンスが大きく、キャパシタ
ンスが小さいために駆動能力が大きく高速の動作が行え
て、プロセス変動にも強く、その工業的価値はきわめて
高い。
【図面の簡単な説明】
第１図はＭＯ８ＦＥＴ断面構造、第２図は反転層内電子
密度分布の基板不純物密度依存性、第３図は反転層が生
じている時の電位分布の基板不純物密度依存性、第４図
はゲー１、絶縁膜下に誘起されるキャリアの表面電荷密
度、第５図はｎチャンネルＭＯＳ５ＩＴの断面構造、第
６図及び第７図は本発明のｎチャン゛ネルＭＯ８ＳＩＴ
の断面構造、°第８図はＭＯＳトランジスタの動作模式
図、第９図及び′第１０図はＭＯＳトランジスタの導通
状態における近似等価回路、第１１図は本発明のＭＯ８
ＳＩＴの導通時の模式図、第１２図は本発明のＭＯ８Ｓ
ＩＴを駆動用トランジスタとしてＥ／Ｄ構成したインバ
ータ、第１８図はＥ／Ｄ構成インバータの断面構造例、
第１４図は本発明のＭＯ８ＳＩＴを用いた相補型回路、
第１５図は本発明のＣＭＯ８ＳＩＴの断面構造、第１６
図は本発明のＭＯ８ＳＩＴを用いたダイナミックＲＡＭ
、第１７図は本発明のＭＯ８ＳＩＴを用いたダイナミッ
クＲＡＭの断面構造、第１８図は反転層キャリア分布深
さの不純物密度依存性である。 特許出願人 Ｎｉ、；’＠ ４楚＃　Ｐ−７／ｌ　ｊ辛さ　と１２例ノＪ４ 第５図 Ｌ７′６ １ｓ６図 −５らす Ａ ｐ　　　　　　　　　　ｆ２ ／７ 手　　続　　補　　正　　書 １事件の表示　　昭和５７年特許願第１１３７０９号 ２発明の名称　　半導体集積回路 ３補正をする者 事件どの関係　　特許出願人 住　所　　宮城県仙台市川内〈番地なし）［明細書の特
許請求の範囲の欄ｊ 「明細書の発明の詳細な説明の 欄」 「図面（第１０図）」 ５補正の内容 別紙のとおり ６添付謁類−の目録 （１）図　而　　１通 （１）　　本願明細書第１頁第４行乃至第１５行記載の
特許請求の範囲を次の通り補正する。 「半導体基板−主表面に高抵抗チャンネル領域を備え、
前記高抵抗チャンネル領域に隣接して高濃度ノース領域
を設けた構造において、前記高抵抗チャンネル領域の主
表面上に薄い絶縁層を介して前記ソース領域に対して高
い拡散電位を有する低抵抗多結晶、ンリサイド、金属も
しくはこれらの複合層よりなるゲート電極を備え、Ｍｉ
高抵抗チャンネル領域の少くとも一部裔こ隣接して前記
ソース領域とは反対導電型の比較的高濃度の領域を備え
、前記高濃度ソース領域の深さが、反転層キャリア分布
深さより浅くなされた絶縁ゲート耐静電誘導トランジス
タを駆動トランジスタに含むことを特徴とする半導体集
積回路。」。 （２）　　同書第８頁第１９行記載のＶ　ａ　１１ｍ１
ｔａＬｉｏｎＪをｒ　Ａ　１１ｍ１ｔａｔｉｏｎ　Ｊと
補正する。 （３）　　同書第１３頁第１８行記載の「が、」を「か
、」と補正する。 （４）　　同書等１５頁第６行記載の「入加電圧」を「
入加速電圧」と補正する。 （５）　　同書第１６頁第１３行記載の「る。」の後に
次の文章を追加する。 「更に、ｎ＋ドレイン領域が直接ｐ＋領領域隣接しない
こと、及びトレイン電圧の影響が絡々チャンネルＩＮ　
Ｍ　全体に及ぶことのために、ドレイン耐圧を大きくで
きる。同時に従来ＭＯＳＦＥＴのようにドレイン電圧が
ドレイノ側チャンネル部に局所的に加わるのではなく、
チャンネル内部にまで及ぶため、電界強度がそれほど強
くならず、ホントエレクトロン注入による闇値電圧の変
動が本発明のＭＯ８ＳＩＴでは現われない。」 （６）　　同書第１７頁第７行記載の「八８」をｒＡｓ
等」と補正する。 （７）　　同書第１７頁第１５行記載の「トランジスタ
空間」を「トランジスタにおいて空間」と補正する。 （８）　　同書第１９頁第２行乃至第３行記載の“ｃ　
ｏｘＷ　」を「β−−４１１−１４４」と補正「β−Ｔ
ｏｘＬｅｆｆ　　　　　　　　Ｔｏｘ、Ｌｅｆｆする。 （９）　　同書第２１頁第１７行記載の「易くし、」を
「易く、」と補正する。 Ｑｏ　　同書第２２頁第２０行記載の「領域が」を「領
域もしくはソース領域のみが」と補正する。 （１１）　　同書第２４頁第４行記載の「傍流」を「接
続」と補正する。 ＋１２　　同書第２５頁第７行記載ノｒｃｃｄ　Ｊ　ヲ
ｒＲｃｄＪと補正する。 ＋１３　　同書第３５頁第７行記載の「闇討」を「岡林
秀和」と補正する。 （１４１同書第３７頁第１４行記載の「る。」の後に次
の文章を追加する。 「これまで、高抵抗チャノネル領域に零ゲートバイアス
状態で電位障壁を作る手法として、高濃度ノース領域に
対する高い拡散電位を有する領域をゲートとチャンネル
直下の領域に設ける構造について説明してきた。チャン
ネルを不純物密度の非常に少ない高抵抗領域で形成して
、キャリアの移動度を高く保ち、かつキャリアを表面か
らできるｔごけ深い領域まで分布させて流し、変換コン
ダクタンスを大きくする方法に、ソース電極をショット
キ接合にする構造がある。 ショットキ接合が半導体との間に有する電位障壁あるい
は拡散電位は、金属材料と半導体材料で略々法まってし
まう。しかも、電位障壁の位置は、ショア　１−キ接合
界面から数１０人程度半導体側に入り込んでいる。ノー
スンヨノトキ電極が一定電位に保たれている所から、わ
ずか数１０人程度離れた位置の電位障壁高さを、ケート
電極により制御することは、なかなかに難しい。ゲート
電極により電位が制御できる範囲も略々数１０程度度で
ある。しかし、ＭＯ８＋、ランジスタの場合、ゲート絶
縁膜直下に生ずるキャリアの深さは、たかだか数１００
穴から２０００λ程度までである。ショットキソース電
極からキヤ、−リアの注入の行なわれる広さが、殆んど
表面近傍１００人程程度下に限定されていてもそれ程問
題ではない。ショットキソースＭＯＳトランジスタの場
合のノーマリオフ特性は、ショットキ接合によって実現
されているから、それ以外の部の設計は比較的自由であ
る。ドレイン電極は、高濃度領域で構成してもよいし、
ショットキ接合でも構わない。チャンネルも、高抵抗領
域であればよいのであって導電型は問わない。 ｎチャンネルの場合はむしろｎ型の方が優れている。た
ｊごし、トランジスタ間を分離しなければならないから
、ｎチャンネルトランジスタの場合には、チャンネルに
隣接した内部が比較的高濃度のｐ型領域にする必要があ
る。ショットキソース型ＭＯＳトランジスタは、チャン
ネルが十分短くなって、ドレイン電圧が直接ソース前面
に及んでも、なだれが起ったりトンネル電流が流れない
限り、電流が流れないため、短チャンネル化が容易であ
る。ゲート電極材料も任意であり、プロセス上杵される
限り低抵抗率の金属やシリサイドを使えばよい。ソース
電極と電位障壁位置が近いため、この部分に蓄積される
キャリ三アによる空間電荷効果はきわめて小さく、導通
時の抵抗の小さい、変換コンタクタノスの大きなトラン
ジスタになる。ホットエレクトロン効果も少ない。 ンヨノトキ接合面と電位障壁位置が数１０Ａ程度ときわ
めて近い所Ｇこあるので、ショットキ接合面は、アトミ
ノクォータで平担であることが望ましい。ノリコンテバ
イスの場合には、結晶性シリサイドを用いることが望ま
しい。たとえば、ｐｔｓｉ　、　ＣｏＳｉ＋　、　Ｐｄ
＋Ｓｉ　、　Ｎ１５ｉｔ等テ、ｔ）る。低温プロセスが
実現されれば、これらの単結晶シリサイドがもっとも望
ましい。そこまでの低温化が行えない時には、すでに述
へたように、Ｍｏ　、　Ｗ　、　Ｔａ等を数１０人かう
数１００人程程度面に設けた後、イオン注入によりシリ
コンを注入し、Ｓｉ表面をアモルファス状にした後、熱
処理によりシリサイド反応を起させればよ’ｃＪ＋ｉｓ
　　図面第１０図を添付図面の如く補正する。

Claims (1)

    【特許請求の範囲】
  1. 半導体基板−主表面に高抵抗チャンネル領域を備え、前
    記高抵抗チャンネル領域に隣接してソース領域と反対導
    電型高濃度領域を設けた構造において、前記高抵抗チャ
    ンネル領域の主表面上にへい絶縁層を介して前記ソース
    領域に対して高い拡散電位を有する低抵抗多結晶、シリ
    サイド、金属もしくはこれらの複合層よりなるゲート電
    極を備え、前記高濃度ソース領域の深さが、反転層キャ
    リア分布深さより浅くなされた、絶縁ゲート型静電誘導
    トランジスタを駆動トランジスタに含むことを特徴とす
    る半導体集積回路。
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