KR20040043955A - 디램 소자 및 그 제조방법 - Google Patents

디램 소자 및 그 제조방법 Download PDF

Info

Publication number
KR20040043955A
KR20040043955A KR1020020072425A KR20020072425A KR20040043955A KR 20040043955 A KR20040043955 A KR 20040043955A KR 1020020072425 A KR1020020072425 A KR 1020020072425A KR 20020072425 A KR20020072425 A KR 20020072425A KR 20040043955 A KR20040043955 A KR 20040043955A
Authority
KR
South Korea
Prior art keywords
dummy
storage nodes
region
cell array
cell
Prior art date
Application number
KR1020020072425A
Other languages
English (en)
Inventor
권석철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020020072425A priority Critical patent/KR20040043955A/ko
Publication of KR20040043955A publication Critical patent/KR20040043955A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Abstract

디램 소자 및 그 제조방법을 제공한다. 상기 디램소자는 셀 어레이 영역, 상기 셀 어레이 영역을 둘러싸는 주변회로 영역, 및 상기 셀 어레이 영역과 상기 주변회로 영역 사이의 더미 셀 영역을 갖는 반도체기판을 구비한다. 상기 셀 어레이 영역 내의 반도체기판 상부에 메인 스토리지 노드들이 배치되고, 상기 더미 셀 영역 내의 반도체기판 상부에 상기 메인 스토리지 노드들보다 낮은 더미 스토리지 노드들이 배치된다. 상기 메인 스토리지 노드들 및 더미 스토리지 노드들을 형성하는 방법은 셀 어레이 영역, 더미 셀 영역 및 주변회로 영역을 갖는 반도체기판 상부에 몰딩막을 형성하고, 상기 몰딩막을 패터닝하여 상기 셀 어레이 영역 및 더미 셀 영역 내에 각각 복수개의 메인 스토리지 노드 홀들 및 복수개의 더미 스토리지 노드홀들을 형성하는 것을 구비한다. 상기 각 스토리지 노드 홀들 내에 제1 스토리지 노드 홀들을 형성하고, 상기 더미 셀 영역 내의 제1 스토리지 노드들을 선택적으로 에치백하여 상기 더미 셀 영역 내에 상기 셀 어레이 영역 내에 잔존하는 메인 스토리지 노드들보다 낮은 더미 스토리지 노드들을 형성한다.

Description

디램 소자 및 그 제조방법{DRAM device and fabrication method thereof}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 디램소자 및 그 제조방법에 관한 것이다.
반도체소자들중 디램 소자는 에스램 소자에 비하여 높은 집적도를 보이므로 대용량 메모리 소자가 요구되는 컴퓨터 등에 널리 사용되고 있다. 상기 디램 소자의 메모리 셀은 하나의 억세스 트랜지스터 및 하나의 셀 커패시터로 구성된다. 상기 셀 커패시터의 용량은 디램 소자의 전기적인 특성 및 신뢰성에 직접적으로 관련이 있다. 예를 들면, 상기 셀 커패시터의 용량이 감소하면, 알파 입자에 기인하는 셀의 오동작(소프트 에러 발생률)이 증가하고 셀의 리프레쉬 주기가 감소한다. 이에 따라, 디램 소자의 신뢰성이 저하되고 디램 소자의 전력소모가 증가한다.
최근에, 상기 셀 커패시터의 용량을 증가시키기 위하여 여러가지의 기술들이 제안된 바 있다. 예를 들면, 상기 셀 커패시터의 하부전극으로 사용되는 스토리지 노드의 표면적을 증가시키기 위하여 실린더형의 스토리지 노드가 널리 사용되고 있다. 이에 더하여, 상기 디램소자의 집적도가 증가할수록 상기 스토리지 노드의 높이는 점점 증가하고 있다.
도 1은 종래의 디램소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 셀 어레이 영역(A) 및 주변회로 영역(B)을 갖는 반도체기판(101)의 전면은 제1 층간절연막(103)으로 덮여진다. 상기 셀 어레이 영역(A) 내의 반도체기판(101)은 상기 제1 층간절연막(103)을 관통하는 복수개의 스토리지 노드 플러그들(105)과 접촉한다. 상기 각 스토리지 노드 플러그들(105) 상에 복수개의 스토리지 노드들(109)이 위치한다. 상기 각 스토리지 노드들(109)은 상기 각 스토리지 노드 플러그들(105)을 통하여 상기 반도체기판(101)에 전기적으로 접속된다.
상기 스토리지 노드들(109) 사이의 상기 제1 층간절연막(103)은 식각저지막(107)으로 덮여진다. 상기 식각저지막(107)은 연장되어 상기 주변회로영역(B) 내의 상기 제1 층간절연막(103)을 덮을 수도 있다. 상기 식각저지막(107)은 상기 스토리지 노드들(109)의 높이에 비하여 상대적으로 작은 두께를 갖는다. 따라서, 상기 스토리지 노드들(109)의 외측벽들의 대부분이 노출된다.
상기 스토리지 노드들(109)을 포함하는 상기 셀 어레이 영역(A)은 유전체막(111)으로 덮여지고, 상기 유전체막(111) 상에 플레이트 전극(113)이 적층된다. 결과적으로, 상기 셀 어레이 영역(A) 내에 상기 스토리지 노드들(109)이 존재함으로써 상기 셀 어레이 영역(A) 및 상기 주변회로 영역(B) 사이에 높은 단차(S)가 형성된다.
상기 플레이트 전극(113)을 갖는 반도체기판의 전면 상에 제2 층간절연막(115)이 적층된다. 상기 제2 층간절연막으로는 800℃ 보다 높은 온도에서 흐름성을 보이는 BPSG막이 널리 사용된다. 그럼에도 불구하고, 고집적 디램소자에 적합한 고성능 셀 커패시터를 형성하기 위하여 상기 스토리지 노드들(109)의 높이를 증가시키면, 상기 BPSG막의 표면을 평탄화시키는 데 한계가 있다. 다시 말해서, 상기 BPSG막을 오랜시간 동안 또는 높은 온도에서 플로우시키어 상기 BPSG막의 표면 평탄도를 향상시키면, 상기 플레이트 전극(113)의 가장자리 상의 상기 BPSG막(115)의 두께(T)가 현저히 감소하고 상기 주변회로 영역(B) 내의 플로우된 BPSG막의 두께는 증가한다. 이에 따라, 상기 플레이트 전극(113)의 가장자리가 노출될 수도 있다. 이에 더하여, 후속공정에서 상기 주변회로 영역(B) 내의 상기 플로우된 BPSG막을 관통하는 콘택홀을 형성하기가 어렵다.
이와는 반대로, 상기 BPSG막을 낮은 온도에서 또는 짧은 시간 동안 플로우시키는 경우에, 도 1에 도시된 바와 같이 상기 셀 어레이 영역(A) 및 상기 주변회로 영역(B) 사이의 경계부위에 상기 단차(S)에 기인하는 가파른 경사부위(SL)가 형성된다. 이러한 경사부위(SL)가 형성되면, 후속의 사진공정을 실시하는 동안 난반사가 심하게 발생한다. 이에 따라, 미세한 배선을 형성하기가 어렵다.
상술한 바와 같이 종래기술에 따르면, 셀 어레이 영역 내의 스토리지 노드들의 높이를 증가시키는 데 제약이 따른다. 결과적으로, 고집적 디램 소자에 적합한 고성능 커패시터를 형성하기가 어렵다.
본 발명이 이루고자 하는 기술적 과제는 메인 스토리지 노드들을 갖는 셀 어레이 영역 및 주변회로 영역 사이에 상기 메인 스토리지 노드들보다 낮은 더미 스토리지 노드들을 개재시키어 상기 셀 어레이 영역 및 주변회로 영역 사이의 완만한 경사를 갖는 디램소자 및 그 제조방법을 제공하는 데 있다.
도 1은 종래의 디램소자를 설명하기 위한 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 디램 소자를 설명하기 위한 단면도이다.
도 2b는 본 발명의 다른 실시예에 따른 디램 소자를 설명하기 위한 단면도이다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 디램 소자의 제조방법을 설명하기 위한 단면도들이다.
도 8 내지 도 10은 본 발명의 다른 실시예에 따른 디램 소자의 제조방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 이루기 위하여 본 발명은 디램소자 및 그 제조방법을 제공한다. 상기 디램소자는 셀 어레이 영역, 상기 셀 어레이 영역을 둘러싸는 주변회로 영역, 및 상기 셀 어레이 영역과 상기 주변회로 영역 사이의 더미 셀 영역을 갖는 반도체기판과, 상기 반도체기판의 전면 상에 형성된 하부 층간절연막과, 상기 셀 어레이 영역 내의 상기 하부 층간절연막 상에 2차원적으로 배열된 복수개의 메인 스토리지 전극들과, 상기 더미 셀 영역 내의 상기 하부 층간절연막 상에 형성된 복수개의 더미 스토리지 전극들을 포함하되, 상기 더미 스토리지 전극들은 상기 메인 스토리지 전극들보다 낮은 것을 특징으로 한다.
상기 더미 스토리지 전극들은 상기 메인 스토리지 전극들과 인접한 제1 더미 스토리지 전극들 및 상기 제1 더미 스토리지 전극들 및 상기 주변회로 영역 사이에 위치하는 제2 더미 스토리지 전극들로 구성될 수도 있다. 이 경우에, 상기 제1 더미 스토리지 전극들은 상기 제2 더미 스토리지 전극들보다 높은 것이 바람직하다.
상기 디램소자의 제조방법은 셀 어레이 영역, 상기 셀 어레이 영역을 둘러싸는 주변회로 영역, 및 상기 셀 어레이 영역과 상기 주변회로 영역 사이의 더미 셀 영역을 갖는 반도체기판을 준비하고, 상기 반도체기판의 전면 상에 하부 층간절연막을 형성하고, 상기 하부 층간절연막 상에 식각저지막 및 몰딩막을 차례로 형성하고, 상기 몰딩막 및 상기 식각저지막을 연속적으로 패터닝하여 상기 셀 어레이 영역 및 상기 더미 셀 영역 내에 각각 복수개의 메인 스토리지 노드 홀들 및 복수개의 더미 스토리지 노드 홀들을 형성하고, 상기 메인 스토리지 노드 홀들 및 상기 더미 스토리지 노드 홀들 내에 상기 몰딩막의 두께 및 상기 식각저지막의 두께의 합과 동일한 높이를 갖는 제1 스토리지 노드들을 형성하고, 상기 더미 스토리지 노드 홀들 내의 상기 제1 스토리지 노드들을 선택적으로 에치백하여 상기 더미 셀 영역 내에 상기 메인 스토리지 노드들보다 낮은 더미 스토리지 노드들을 형성하는 것을 포함한다.
상기 더미 스토리지 노드들을 형성하는 것은 상기 더미 스토리지 노드 홀들 내의 상기 제1 스토리지 노드들을 선택적으로 에치백하여 상기 제1 스토리지 노드들보다 낮은 제1 더미 스토리지 노드들을 형성하고, 상기 셀 어레이 영역과 인접한상기 제1 더미 스토리지 노드들 및 상기 주변회로 영역에 인접한 상기 제1 더미 스토리지 노드들중 상기 주변회로 영역에 인접한 상기 제1 더미 스토리지 노드들을 추가로 에치백하여 상기 제1 더미 스토리지 노드들보다 낮은 제2 더미 스토리지 노드들을 형성하는 것을 포함할 수도 있다.
이에 따라, 상기 메인 스토리지 노드들 및 더미 스토리지 노드들을 갖는 반도체기판의 전면 상에 상부 층간절연막을 형성하는 경우에, 상기 더미 셀 영역 상의 상기 상부 층간절연막은 완만한 기울기를 갖는다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 2a는 본 발명의 제1 실시예에 따른 디램소자의 단면도이다.
도 2a를 참조하면, 반도체기판(1)은 셀 어레이 영역(A), 상기 셀 어레이 영역(A)을 둘러싸는 주변회로 영역(B), 및 상기 셀 어레이 영역(A) 및 주변회로 영역(B) 사이의 영역에 해당하는 더미 셀 영역(C)을 갖는다. 여기서, 상기 주변회로 영역(B)은 감지증폭기 등이 형성되는 코어 영역을 포함한다. 상기 반도체기판(1)의 전면은 하부 층간절연막(3)으로 덮여진다. 상기 셀 어레이 영역(A) 및 더미 셀 영역(C) 내의 반도체기판(1)은 상기 하부 층간절연막(3)을 관통하는 복수개의 스토리지 노드 플러그들(5)과 접촉한다. 상기 스토리지 노드 플러그들(5) 및 상기 하부 층간절연막(3)은 식각저지막(7)으로 덮여진다. 상기 식각저지막(3)은 상기 하부 층간절연막(3)과 식각 선택비를 갖는 물질막인 것이 바람직하다. 예를 들면, 상기 하부 층간절연막(3)이 실리콘 산화막인 경우에, 상기 식각저지막(7)은 실리콘 질화막일 수 있다.
상기 셀 어레이 영역(A) 내의 스토리지 노드 플러그들(5)은 상기 식각저지막(7)을 관통하는 복수개의 실린더형의 메인 스토리지 노드들(13a)과 전기적으로 접속된다. 상기 메인 스토리지 노드들(13a)은 상기 식각저지막(7)의 표면으로부터 상부를 향하여 돌출되어 소정의 높이(S)를 갖는다. 상기 메인 스토리지 노드들(13a)은 실린더 형태 이외의 다양한 형태를 가질 수도 있다. 예를 들면, 상기 메인 스토리지 노드들(13a)은 박스형일 수도 있다.
상기 더미 셀 영역(C) 내의 스토리지 노드 플러그들(5)은 상기 식각저지막(7)을 관통하는 복수개의 실린더형의 더미 스토리지 노드들(13c)과 전기적으로 접속된다. 상기 더미 스토리지 노드들(13c) 역시 상기 식각저지막(7)의 표면으로부터 상부를 향하여 돌출된다. 그러나, 상기 더미 스토리지 노드들(13c)은 상기 메인 스토리지 노드들(13a)보다 낮은 높이를 갖는다. 그 결과, 상기 메인 스토리지 노드들(13a) 및 상기 더미 스토리지 노드들(13c) 사이에 제1 단차(S1)가 존재한다. 상기 더미 스토리지 노드들(13c) 역시 실린더 형태 이외의 다양한 형태를 가질 수 있다. 예를 들면, 상기 더미 스토리지 노드들(13c)은 박스형일 수도 있다.
상기 스토리지 노드들(13a, 13c)을 갖는 셀 어레이 영역(A) 및 더미 셀 영역(C)은 차례로 적층된 유전체막(19) 및 플레이트 전극(21)으로 덮여진다. 상기 플레이트 전극(21)을 포함하는 반도체기판의 전면은 상부 층간절연막(23)으로 덮여진다. 상기 셀 어레이 영역(A) 및 상기 주변회로 영역(B) 사이의 상부 층간절연막(23)은 제1 경사부위(SL1)를 갖는다. 상기 제1 경사부위(SL1)는 도시된바와 같이 종래기술에 비하여 현저히 완만한 기울기를 갖는다. 이러한 완만한 기울기는 상기 더미 셀 영역(C) 내에 형성된 더미 스토리지 노드들(13c)에 기인한다.
도 2b는 본 발명의 제2 실시예에 따른 디램소자의 단면도이다.
도 2b를 참조하면, 제1 실시예와 같이, 셀 어레이 영역(A), 주변회로 영역(B) 및 더미 셀 영역(C)을 갖는 반도체기판(1) 상에 하부 층간절연막(3)이 적층되고, 상기 셀 어레이 영역(A) 및 더미 셀 영역(C) 내의 하부 층간절연막(3) 내에 복수개의 스토리지 노드 플러그들(5)이 형성된다. 상기 스토리지 노드 플러그들(5) 및 상기 하부 층간절연막(3) 상에 식각저지막(7)이 적층된다.
상기 셀 어레이 영역(A) 내의 스토리지 노드 플러그들(5)은 제1 실시예와 마찬가지로 상기 식각저지막(7)을 관통하는 복수개의 실린더형의 메인 스토리지 노드들(13a)과 전기적으로 접속된다. 따라서, 상기 메인 스토리지 노드들(13a)은 상기 식각저지막(7)의 표면으로부터 상부를 향하여 돌출되어 소정의 높이(S)를 갖는다. 상기 메인 스토리지 노드들(13a)은 제1 실시예와 동일한 형태를 갖는다.
상기 더미 셀 영역(C) 내의 스토리지 노드 플러그들(5)은 상기 식각저지막(7)을 관통하는 복수개의 실린더형의 더미 스토리지 노드들과 전기적으로 접속된다. 상기 더미 스토리지 노드들 역시 상기 식각저지막(7)의 표면으로부터 상부를 향하여 돌출된다.
상기 더미 스토리지 노드들은 제1 더미 스토리지 노드들(13c') 및 제2 더미 스토리지 노드들(13c")을 포함한다. 상기 제1 더미 스토리지 노드들(13c')은 상기 셀 어레이 영역(A)에 인접하고, 상기 제2 더미 스토리지 노드들(13c")은 상기 제1더미 스토리지 노드들(13c') 및 상기 주변회로 영역 사이에 위치한다. 또한, 상기 제1 더미 스토리지 노드들(13c')은 상기 메인 스토리지 노드들(13a)보다 낮고, 상기 제2 더미 스토리지 노드들(13c")은 상기 제1 더미 스토리지 노드들(13c')보다 낮다. 결과적으로, 상기 메인 스토리지 노드들(13a) 및 상기 제1 더미 스토리지 노드들(13c') 사이에 제2 단차(S2)가 존재하고, 상기 메인 스토리지 노드들(13a) 및 상기 제2 더미 스토리지 노드들(13c") 사이에 제3 단차(S3)가 존재한다. 상기 더미 스토리지 노드들(13c', 13c") 역시 제1 실시예와 마찬가지로 실린더 형태 이외의 다양한 형태를 가질 수 있다. 예를 들면, 상기 더미 스토리지 노드들(13c)은 박스형일 수도 있다.
상기 스토리지 노드들(13a, 13c', 13c")을 갖는 셀 어레이 영역(A) 및 더미 셀 영역(C)은 차례로 적층된 유전체막(33) 및 플레이트 전극(35)으로 덮여진다. 상기 플레이트 전극(21)을 포함하는 반도체기판의 전면은 상부 층간절연막(37)으로 덮여진다. 상기 셀 어레이 영역(A) 및 상기 주변회로 영역(B) 사이의 상부 층간절연막(23)은 제2 경사부위(SL2)를 갖는다. 상기 제2 경사부위(SL2)는 도시된 바와 같이 제1 실시예에 비하여 더욱 매끄럽고(smooth) 완만한 기울기를 갖는다. 이러한 매끄럽고 완만한 기울기는 상기 더미 셀 영역(C) 내에 위치하면서 서로 다른 높이를 갖는 제1 및 제2 더미 스토리지 노드들(13c', 13c")에 기인한다.
도 3 내지 도 7은 도 2a에 보여진 디램소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 셀 어레이 영역(A), 주변회로 영역(B) 및 더미 셀 영역(C)을 갖는 반도체기판(1)을 준비한다. 상기 더미 셀 영역(C)은 상기 셀 어레이 영역(A) 및 주변회로 영역(B) 사이의 영역에 해당한다. 상기 반도체기판(1)의 소정영역에 통상의 방법을 사용하여 소자 분리막(2)을 형성하여 활성영역들을 정의한다. 상기 활성영역들 내에 불순물 이온들을 주입하여 불순물 영역들(2a)을 형성한다. 상기 불순물 영역들(2a)은 모스 트랜지스터의 소오스/드레인 영역들에 해당할 수 있다.
상기 불순물 영역들(2a)을 갖는 반도체기판의 전면 상에 하부 층간절연막(3)을 형성한다. 상기 하부 층간절연막(3)을 패터닝하여 상기 셀 어레이 영역(A) 및 더미 셀 영역(C) 내의 불순물 영역들(2a)을 노출시키는 스토리지 노드 콘택홀들을 형성한다. 상기 스토리지 노드 콘택홀들 내에 통상의 방법을 사용하여 스토리지 노드 플러그들(5)을 형성한다.
상기 스토리지 노드 플러그들(5)을 포함하는 반도체기판의 전면 상에 식각저지막(7) 및 몰딩막(9)을 차례로 형성한다. 상기 식각저지막(7)은 상기 하부 층간절연막(3)에 대하여 식각 선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 하부 층간절연막을 실리콘 산화막으로 형성하는 경우에, 상기 식각저지막(7)은 실리콘 질화막으로 형성할 수 있다. 상기 몰딩막(9) 역시 상기 식각 저지막(7)에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 식각저지막(7)을 실리콘 질화막으로 형성하는 경우에, 상기 몰딩막(9)은 실리콘 산화막으로 형성할 수 있다.
상기 몰딩막(9) 및 상기 식각저지막(7)을 연속적으로 패터닝하여 상기 스토리지 노드 플러그들(5)을 노출시킨다. 이에 따라, 상기 셀 어레이 영역(A) 내에 메인 스토리지 노드 홀들(11a)이 형성되고, 상기 더미 셀 영역(C) 내에 더미 스토리지 노드 홀들(11c)이 형성된다.
도 4를 참조하면, 상기 스토리지 노드 홀들(11a, 11c)을 갖는 반도체기판의 전면 상에 콘포말한 도전막(13), 예컨대 도우핑된 폴리실리콘막을 형성한다. 이어서, 상기 도전막(13) 상에 상기 스토리지 노드 홀들(11a, 11c)을 채우는 희생절연막(15)을 형성한다. 상기 희생절연막(15)은 상기 몰딩막과 동일한 절연막, 예컨대 실리콘 산화막으로 형성하는 것이 바람직하다.
도 5를 참조하면, 상기 몰딩막(9)의 상부면이 노출될 때까지 상기 희생절연막(15) 및 도전막(13)을 평탄화시킨다. 그 결과, 상기 각 스토리지 노드 홀들(11a, 11c) 내에 서로 격리된 제1 실린더형의 스토리지 노드들(13a)이 형성되고, 상기 제1 스토리지 노드들(13a) 내에 희생절연막 패턴들(15a)이 잔존한다. 이어서, 상기 셀 어레이 영역(A)을 덮는 포토레지스트 패턴(17)을 형성한다.
도 6을 참조하면, 상기 포토레지스트 패턴(17)을 식각 마스크로 사용하여 상기 제1 스토리지 노드들(13a), 희생절연막 패턴들(15a) 및 몰딩막(9)을 추가로 에치백하여 상기 더미 셀 영역(C) 내에 상기 제1 스토리지 노드들(13a)보다 낮은 더미 스토리지 노드들(13c)을 형성한다. 상기 셀 어레이 영역(A) 내에 잔존하는 상기 제1 스토리지 노드들(13a)은 메인 스토리지 노드들의 역할을 한다. 결과적으로, 상기 메인 스토리지 노드들(13a) 및 더미 스토리지 노드들(13c) 사이에 제1 단차(S1)가 발생한다. 이어서, 상기 포토레지스터 패턴(17)을 제거한다.
도 7을 참조하면, 상기 몰딩막(9) 및 희생절연막 패턴들(15a)을 산화막 식각용액을 사용하여 선택적으로 제거하여 상기 스토리지 노드들(13a, 13c)의 내측벽들 및 외측벽들을 노출시킨다. 상기 결과물의 전면 상에 유전체막 및 도전막을 차례로 형성한다. 상기 도전막 및 유전체막을 패터닝하여 상기 셀 어레이 영역(A) 및 더미 셀 영역(C)을 덮는 유전체막 패턴(19) 및 플레이트 전극(21)을 형성한다. 계속해서, 상기 플레이트 전극(21)을 갖는 반도체기판의 전면 상에 상부 층간절연막(23)을 형성한다. 이와 같이 형성된 상기 상부 층간절연막(23)의 표면 프로파일은 도 7에 도시된 바와 같이 종래기술에 비하여 현저히 개선된 완만한 경사를 보인다. 다시 말해서, 상기 상부 층간절연막(23)은 상기 더미 셀 영역(C)의 상부에서 완만한 기울기를 보이는 제1 경사부위(SL1)를 갖는다. 상기 제1 경사부위(SL1)의 완만한 경사는 상기 더미 셀 영역(C)에 형성되고 상기 메인 스토리지 노드들(13a)에 비하여 낮은 높이를 갖는 상기 더미 스토리지 노드들(13c)에 기인한다.
도 8 내지 도 10은 도 2b에 보여진 디램소자의 제조방법을 설명하기 위한 단면도들이다.
도 8을 참조하면, 도 3 내지 도 5에서 설명된 제1 실시예와 동일한 방법을 사용하여 반도체기판(1) 상에 제1 스토리지 노드들(13a) 및 제1 포토레지스트 패턴(17)을 형성한다. 상기 제1 포토레지스트 패턴(17)을 식각 마스크로 사용하여 상기 제1 스토리지 노드들(13a), 희생절연막 패턴들(15a) 및 몰딩막(9)을 에치백한다. 그 결과, 상기 더미 셀 영역(C) 내에 상기 제1 스토리지 노드들(13a)보다 낮은 제1 더미 스토리지 노드들(13c')이 형성된다. 상기 셀 어레이 영역(A) 내에 잔존하는 상기 제1 스토리지 노드들(13a)은 메인 스토리지 노드들의 역할을 한다. 상기 제1 더미 스토리지 노드들(13c')은 상술한 제1 실시예에서의 더미 스토리지 노드들(13c)보다 높도록 형성되는 것이 바람직하다. 결과적으로, 상기 메인 스토리지 노드들(13a) 및 제1 더미 스토리지 노드들(13c') 사이에 도 6에서의 제1 단차(S1)보다 작은 제2 단차(S2)가 발생한다.
계속해서, 상기 제1 포토레지스트 패턴(17)을 제거한다. 상기 제1 포토레지스트 패턴(17)이 제거된 결과물 상에 상기 셀 어레이 영역(A) 및 상기 셀 어레이 영역(A)에 인접한 제1 더미 스토리지 노드들(13c')을 덮는 제2 포토레지스트 패턴(31)을 형성한다. 상기 제2 포토레지스터 패턴(31)은 상기 주변회로 영역(B) 및 상기 주변회로 영역(B)에 인접한 제1 더미 스토리지 노드들(13c')을 노출시킨다.
도 9를 참조하면, 상기 제2 포토레지스트 패턴(31)을 식각 마스크로 사용하여 상기 제1 더미 스토리지 노드들(13c'), 몰딩막(9) 및 희생절연막 패턴들(15a)을 추가로 에치백하여 상기 주변회로 영역(B)에 인접한 더미 셀 영역(C)에 상기 제1 더미 스토리지 노드들(13c')보다 낮은 제2 더미 스토리지 노드들(13c")을 형성한다. 그 결과, 상기 제1 및 제2 더미 스토리지 노드들(13c', 13c")은 상기 더미 셀 영역(C) 내에서 서로 다른 높이들을 갖는다. 즉, 상기 메인 스토리지 노드들(13a) 및 제2 더미 스토리지 노드들(13c") 사이의 제3 단차(S3)는 상기 제2 단차(S2)보다 크다. 이어서, 상기 제2 포토레지스트 패턴(31)을 제거한다.
도 10을 참조하면, 상기 몰딩막(9) 및 희생절연막 패턴들(15a)을 선택적으로제거하여 상기 스토리지 노드들(13a, 13c', 13c")의 내측벽들 및 외측벽들을 노출시킨다. 상기 결과물 전면 상에 제1 실시예와 동일한 방법을 사용하여 유전체막 패턴(33), 플레이트 전극(35) 및 상부 층간절연막(37)을 형성한다. 이와 같이 형성된 상기 상부 층간절연막(37)은 도 10에 도시된 바와 같이 상기 더미 셀 영역(C)의 상부에서 제1 실시예보다 더욱 매끄러우면서(smooth) 완만한 경사를 보이는 제2 경사부위(SL2)를 갖는다. 이는, 상기 더미 셀 영역(C) 내의 상기 제1 및 제2 더미 스토리지 노드들(13c', 13c")이 서로 다른 높이를 갖도록 형성되기 때문이다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 셀 어레이 영역을 둘러싸는 더미 셀 영역 내에 메인 스토리지 노드들보다 낮은 더미 스토리지 노드들이 형성된다. 이에 따라, 상기 스토리지 노드들을 갖는 반도체기판의 전면 상에 형성되는 상부 층간절연막(23)의 표면 프로파일을 개선시킬 수 있다.

Claims (6)

  1. 셀 어레이 영역, 상기 셀 어레이 영역을 둘러싸는 주변회로 영역, 및 상기 셀 어레이 영역과 상기 주변회로 영역 사이의 더미 셀 영역을 갖는 반도체기판;
    상기 반도체기판의 전면 상에 형성된 하부 층간절연막;
    상기 셀 어레이 영역 내의 상기 하부 층간절연막 상에 2차원적으로 배열된 복수개의 메인 스토리지 전극들; 및
    상기 더미 셀 영역 내의 상기 하부 층간절연막 상에 형성된 복수개의 더미 스토리지 전극들을 포함하되, 상기 더미 스토리지 전극들은 상기 메인 스토리지 전극들보다 낮은 것을 특징으로 하는 디램 소자.
  2. 제 1 항에 있어서,
    상기 더미 스토리지 전극들은 상기 메인 스토리지 전극들과 인접한 제1 더미 스토리지 전극들 및 상기 제1 더미 스토리지 전극들 및 상기 주변회로 영역 사이에 위치하는 제2 더미 스토리지 전극들을 포함하되, 상기 제1 더미 스토리지 전극들은 상기 제2 더미 스토리지 전극들보다 높은 것을 특징으로 하는 디램 소자.
  3. 제 1 항에 있어서,
    상기 메인 스토리지 전극들 및 상기 더미 스토리지 전극들을 포함하는 상기 셀 어레이 영역 및 상기 더미 셀 영역 상에 차례로 적층된 유전체막 및 플레이트전극; 및
    상기 플레이트 전극을 포함하는 상기 반도체기판의 전면을 덮는 상부 층간절연막을 더 포함하는 것을 특징으로 하는 디램 소자.
  4. 셀 어레이 영역, 상기 셀 어레이 영역을 둘러싸는 주변회로 영역, 및 상기 셀 어레이 영역과 상기 주변회로 영역 사이의 더미 셀 영역을 갖는 반도체기판을 준비하고,
    상기 반도체기판의 전면 상에 하부 층간절연막을 형성하고,
    상기 하부 층간절연막 상에 식각저지막 및 몰딩막을 차례로 형성하고,
    상기 몰딩막 및 상기 식각저지막을 연속적으로 패터닝하여 상기 셀 어레이 영역 및 상기 더미 셀 영역 내에 각각 복수개의 메인 스토리지 노드 홀들 및 복수개의 더미 스토리지 노드 홀들을 형성하고,
    상기 메인 스토리지 노드 홀들 및 상기 더미 스토리지 노드 홀들 내에 상기 몰딩막의 두께 및 상기 식각저지막의 두께의 합과 동일한 높이를 갖는 제1 스토리지 노드들을 형성하고,
    상기 더미 스토리지 노드 홀들 내의 상기 제1 스토리지 노드들을 선택적으로 에치백하여 상기 더미 셀 영역 내에 상기 메인 스토리지 노드들보다 낮은 더미 스토리지 노드들을 형성하는 것을 포함하는 디램 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 더미 스토리지 노드들을 형성하는 것은
    상기 더미 스토리지 노드 홀들 내의 상기 제1 스토리지 노드들을 선택적으로 에치백하여 상기 제1 스토리지 노드들보다 낮은 제1 더미 스토리지 노드들을 형성하고,
    상기 셀 어레이 영역과 인접한 상기 제1 더미 스토리지 노드들 및 상기 주변회로 영역에 인접한 상기 제1 더미 스토리지 노드들중 상기 주변회로 영역에 인접한 상기 제1 더미 스토리지 노드들을 추가로 에치백하여 상기 제1 더미 스토리지 노드들보다 낮은 제2 더미 스토리지 노드들을 형성하는 것을 포함하는 것을 특징으로 하는 디램 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 더미 스토리지 노드들을 갖는 반도체기판 상에 잔존하는 상기 몰딩막을 제거하고,
    상기 몰딩막이 제거된 반도체기판의 상기 셀 어레이 영역 및 상기 더미 셀 영역 상에 차례로 적층된 유전체막 및 플레이트 전극을 형성하고,
    상기 플레이트 전극을 포함하는 반도체기판의 전면 상에 상부 층간절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 디램 소자의 제조방법.
KR1020020072425A 2002-11-20 2002-11-20 디램 소자 및 그 제조방법 KR20040043955A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020072425A KR20040043955A (ko) 2002-11-20 2002-11-20 디램 소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020072425A KR20040043955A (ko) 2002-11-20 2002-11-20 디램 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20040043955A true KR20040043955A (ko) 2004-05-27

Family

ID=37340353

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020072425A KR20040043955A (ko) 2002-11-20 2002-11-20 디램 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR20040043955A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100585169B1 (ko) * 2004-12-23 2006-06-02 삼성전자주식회사 반도체 메모리 소자의 레이아웃 및 더미셀의 커패시턴스조절방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100585169B1 (ko) * 2004-12-23 2006-06-02 삼성전자주식회사 반도체 메모리 소자의 레이아웃 및 더미셀의 커패시턴스조절방법

Similar Documents

Publication Publication Date Title
US5240871A (en) Corrugated storage contact capacitor and method for forming a corrugated storage contact capacitor
US8247304B2 (en) Method of manufacturing semiconductor device having capacitor under bit line structure
CN111799261B (zh) 具有电容连接垫的半导体结构与电容连接垫的制作方法
KR20010045595A (ko) 반도체 장치의 커패시터 형성 방법
KR100448719B1 (ko) 다마신공정을 이용한 반도체 장치 및 그의 제조방법
KR100317972B1 (ko) 반도체 집적회로의 커패시터 제조방법 및 그에 의해제조된 커패시터
US6403431B1 (en) Method of forming in an insulating layer a trench that exceeds the photolithographic resolution limits
JP2003023108A (ja) 増加されたアラインメントマージンを有する自己整列コンタクトパッドを具備した集積回路デバイス及びその製造方法
KR100333058B1 (ko) 반도체 메모리 장치의 캐패시터 하부전극 제조 방법 및 그구조
US6365955B1 (en) Cylindrical capacitor structure and method of manufacture
KR100277907B1 (ko) 반도체 소자의 캐패시터 형성방법
KR20040043955A (ko) 디램 소자 및 그 제조방법
KR20020083765A (ko) 반도체소자의 캐패시터 제조방법
KR100764336B1 (ko) 반도체소자의 저장전극 및 그 제조방법
KR100735008B1 (ko) 평탄화된 반도체 장치의 디램 제조 방법
KR100266027B1 (ko) 반도체장치의 제조방법
KR100244305B1 (ko) 반도체 메모리장치의 제조방법
US6423597B1 (en) Structure of a DRAM and a manufacturing process thereof
KR20060107130A (ko) 스토리지 노드 전극을 갖는 반도체소자 및 그 제조방법
KR100466982B1 (ko) 캐패시터를 갖는 반도체 장치 및 그 제조방법
KR970000976B1 (ko) 스택 캐패시터 제조방법
KR101001633B1 (ko) 반도체 소자의 콘택홀 형성방법
KR20020081798A (ko) 엠엠엘 반도체장치의 커패시터 제조방법
KR20040002277A (ko) 반도체소자의 저장전극 형성방법
KR20040083810A (ko) 반도체 소자의 비트라인 콘택 형성방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid