JPH1145948A - Ｓｒａｍ構成体用のレイアウト - Google Patents
Ｓｒａｍ構成体用のレイアウトInfo
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- JPH1145948A JPH1145948A JP10149252A JP14925298A JPH1145948A JP H1145948 A JPH1145948 A JP H1145948A JP 10149252 A JP10149252 A JP 10149252A JP 14925298 A JP14925298 A JP 14925298A JP H1145948 A JPH1145948 A JP H1145948A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＳＲＡＭ構成体の改良したレイアウト及びそ
の製造方法を提供する。 【解決手段】 本発明のレイアウトは、ＳＲＡＭを形成
するために交差結合した第一格納トランジスタ及び第二
格納トランジスタを包含している。第一及び第二格納ト
ランジスタのソース領域は基板内において共通領域内に
形成されている。メモリセルは、更に、適宜のデータ格
納ノードへ結合されている第一及び第二アクセストラン
ジスタを有している。格納トランジスタ及びアクセスト
ランジスタのゲート電極は互いに実質的に平行であり、
動作特性及びレイアウト効率において利点を与えてい
る。チャンネル領域がゲート電極に対して正確に直交し
ており且つそれらのそれぞれのトランジスタの各々に対
して平行であり、同様の利点を得ることを可能としてい
る。メモリセルはアスペクト比が低いように構成されて
おり好適には１. ２未満である。
の製造方法を提供する。 【解決手段】 本発明のレイアウトは、ＳＲＡＭを形成
するために交差結合した第一格納トランジスタ及び第二
格納トランジスタを包含している。第一及び第二格納ト
ランジスタのソース領域は基板内において共通領域内に
形成されている。メモリセルは、更に、適宜のデータ格
納ノードへ結合されている第一及び第二アクセストラン
ジスタを有している。格納トランジスタ及びアクセスト
ランジスタのゲート電極は互いに実質的に平行であり、
動作特性及びレイアウト効率において利点を与えてい
る。チャンネル領域がゲート電極に対して正確に直交し
ており且つそれらのそれぞれのトランジスタの各々に対
して平行であり、同様の利点を得ることを可能としてい
る。メモリセルはアスペクト比が低いように構成されて
おり好適には１. ２未満である。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＲＡＭ構成体の
レイアウトに関するものであって、更に詳細には、ＳＲ
ＡＭメモリセルからなるアレイのレイアウト技術に関す
るものである。
レイアウトに関するものであって、更に詳細には、ＳＲ
ＡＭメモリセルからなるアレイのレイアウト技術に関す
るものである。
【０００２】
【従来の技術】スタチックランダムアクセスメモリ（Ｓ
ＲＡＭ）は、データを格納するためにコンピュータシス
テム及びその他の適用例において広く使用されている。
発明者Ｖｅｒｎ ＭｃＫｉｎｎｅｙ及びＴ．Ｃ． Ｃｈ
ａｎの米国特許第４，１２５，８５４号（’８５４特
許）及び発明者Ｓｕｎｄａｒｅｓａｎの米国特許第５，
２９８，７８２号は、ＳＲＡＭメモリセルに対するレイ
アウトを開示しており、それら両方の特許を引用によっ
て本明細書に取込む。
ＲＡＭ）は、データを格納するためにコンピュータシス
テム及びその他の適用例において広く使用されている。
発明者Ｖｅｒｎ ＭｃＫｉｎｎｅｙ及びＴ．Ｃ． Ｃｈ
ａｎの米国特許第４，１２５，８５４号（’８５４特
許）及び発明者Ｓｕｎｄａｒｅｓａｎの米国特許第５，
２９８，７８２号は、ＳＲＡＭメモリセルに対するレイ
アウトを開示しており、それら両方の特許を引用によっ
て本明細書に取込む。
【０００３】メモリセルの設計において重要な二つの特
徴は、メモリセルによって占有される全体的な面積及び
アスペクト比である。メモリセルによって占有されるシ
リコン面積を実際的にできるだけ小さなものとしてメモ
リアレイの密度を増加させることが望ましい。シリコン
の小さな面積を占有するメモリセルは、与えられた寸法
の単一のシリコンチップ上により多くのメモリセルを形
成することを可能とする。
徴は、メモリセルによって占有される全体的な面積及び
アスペクト比である。メモリセルによって占有されるシ
リコン面積を実際的にできるだけ小さなものとしてメモ
リアレイの密度を増加させることが望ましい。シリコン
の小さな面積を占有するメモリセルは、与えられた寸法
の単一のシリコンチップ上により多くのメモリセルを形
成することを可能とする。
【０００４】アスペクト比は、メモリセルの正方形の目
安である。メモリセルの高さを幅で割算してアスペクト
比の数値が得られる。その高さはビット線に沿って測定
され、その幅はワード線に沿って測定される。例えば、
メモリセルの高さが１１ミクロンであり且つ幅が６ミク
ロンである場合には、約１. ８３のアスペクト比を有し
且つ６６平方ミクロンの面積を有するメモリセルが得ら
れる。一方、高さが９ミクロンであり且つ幅が７. ５ミ
クロンであるメモリセルはそのアスペクト比が１. ２で
あり且つ僅かにより大きな面積である６７. ５平方ミク
ロンの面積を占有する。完全に正方形のメモリセルはア
スペクト比が１. ０である。
安である。メモリセルの高さを幅で割算してアスペクト
比の数値が得られる。その高さはビット線に沿って測定
され、その幅はワード線に沿って測定される。例えば、
メモリセルの高さが１１ミクロンであり且つ幅が６ミク
ロンである場合には、約１. ８３のアスペクト比を有し
且つ６６平方ミクロンの面積を有するメモリセルが得ら
れる。一方、高さが９ミクロンであり且つ幅が７. ５ミ
クロンであるメモリセルはそのアスペクト比が１. ２で
あり且つ僅かにより大きな面積である６７. ５平方ミク
ロンの面積を占有する。完全に正方形のメモリセルはア
スペクト比が１. ０である。
【０００５】メモリアレイ全体及び周辺回路を包含する
チップ全体に対する正方形の面積が好適であることがし
ばしばである。１. １又は１. ２の範囲内の低いアスペ
クト比を有するメモリを使用することは、メモリアレイ
全体に対して正方形のダイが望ましい場合の設計におい
て有益的である。従って、面積が小さいばかりでなくア
スペクト比が低いメモリセルを提供することが有用であ
る。
チップ全体に対する正方形の面積が好適であることがし
ばしばである。１. １又は１. ２の範囲内の低いアスペ
クト比を有するメモリを使用することは、メモリアレイ
全体に対して正方形のダイが望ましい場合の設計におい
て有益的である。従って、面積が小さいばかりでなくア
スペクト比が低いメモリセルを提供することが有用であ
る。
【０００６】図１は従来技術に基づくメモリセルのレイ
アウトを示している。このレイアウトを観察することに
より理解されるように、それは、大略正方形であるとい
うよりも、大略、形状が矩形状である。そのアスペクト
比は約１. ６３であり、それはその高さをその幅で割算
することにより決定することが可能である。従って、こ
のメモリセルをチップ全体に亘って反復して設けた場合
には、それらのメモリセルからなるアレイは正方形とい
うよりも矩形状となる。従って、図１の構成は、最小シ
リコン面積を占有する正方形の最終的なチップを得るこ
とを困難なものとさせる。
アウトを示している。このレイアウトを観察することに
より理解されるように、それは、大略正方形であるとい
うよりも、大略、形状が矩形状である。そのアスペクト
比は約１. ６３であり、それはその高さをその幅で割算
することにより決定することが可能である。従って、こ
のメモリセルをチップ全体に亘って反復して設けた場合
には、それらのメモリセルからなるアレイは正方形とい
うよりも矩形状となる。従って、図１の構成は、最小シ
リコン面積を占有する正方形の最終的なチップを得るこ
とを困難なものとさせる。
【０００７】該メモリセルは、第一ポリシリコン層２と
第二ポリシリコン層３とを包含している。第三ポリシリ
コン層も存在しているが、そのレイアウト及び位置は本
発明の図６に示したものと同様であり、従って、その詳
細な説明はここにおいては割愛する。ポリシリコンから
なる第一層２は、ワード線５のゲート電極及び格納トラ
ンジスタのゲート電極７を包含している。ワード線５は
メモリセルの二つのビット線の間の位置６において示さ
れるように顕著なベンド即ち屈曲部を有している。従っ
て、ビット線はメモリセル全体に亘って直線的なもので
はなく、その代わりに、その方向がかなり変化する。ワ
ード線５の長さに沿って何れかの部分を介して直線８を
引いたとすると、そのワード線の方向変化は極めて大き
く、直線８から完全に逸れてしまい、それはそれ自身の
幅よりもより大きな距離逸れている。
第二ポリシリコン層３とを包含している。第三ポリシリ
コン層も存在しているが、そのレイアウト及び位置は本
発明の図６に示したものと同様であり、従って、その詳
細な説明はここにおいては割愛する。ポリシリコンから
なる第一層２は、ワード線５のゲート電極及び格納トラ
ンジスタのゲート電極７を包含している。ワード線５は
メモリセルの二つのビット線の間の位置６において示さ
れるように顕著なベンド即ち屈曲部を有している。従っ
て、ビット線はメモリセル全体に亘って直線的なもので
はなく、その代わりに、その方向がかなり変化する。ワ
ード線５の長さに沿って何れかの部分を介して直線８を
引いたとすると、そのワード線の方向変化は極めて大き
く、直線８から完全に逸れてしまい、それはそれ自身の
幅よりもより大きな距離逸れている。
【０００８】更に、格納トランジスタ７のゲートはワー
ド線５のゲート電極の方向に対して垂直である。ゲート
電極７は直線的なものではなく屈曲部を有している。更
に、格納トランジスタのゲート電極７の下側に存在して
いるチャンネル領域は同一の方向に走行するものではな
くワード線ゲート電極５の下側に存在するチャンネル領
域に対して平行なものではなく、それは図１を観察する
ことにより理解することが可能である。
ド線５のゲート電極の方向に対して垂直である。ゲート
電極７は直線的なものではなく屈曲部を有している。更
に、格納トランジスタのゲート電極７の下側に存在して
いるチャンネル領域は同一の方向に走行するものではな
くワード線ゲート電極５の下側に存在するチャンネル領
域に対して平行なものではなく、それは図１を観察する
ことにより理解することが可能である。
【０００９】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良したＳＲＡＭ構成体及びその製造方法
を提供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良したＳＲＡＭ構成体及びその製造方法
を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の原理によれば、
低いアスペクト比を有するＳＲＡＭ用のメモリセルが提
供される。該ＳＲＡＭメモリセルは４個のトランジス
タ、即ち２個の格納トランジスタと２個のアクセストラ
ンジスタとから構成されている。これらのトランジスタ
の４個のゲートの全ては同一の方向に配向されている。
更に、これらのトランジスタのゲートは直線的である。
これら４個のトランジスタのチャンネル領域はゲートの
方向に対して直交する方向である。この結合体はセルが
改良された動作特性を有しており且つ与えられた最小の
幾何学的形状に対してより小さなものとすることが可能
であるという利点を提供している。不整合及び方向に関
する処理変動がセル安定性に関して与える影響がより小
さいので、より小さな寸法とすることが可能である。
低いアスペクト比を有するＳＲＡＭ用のメモリセルが提
供される。該ＳＲＡＭメモリセルは４個のトランジス
タ、即ち２個の格納トランジスタと２個のアクセストラ
ンジスタとから構成されている。これらのトランジスタ
の４個のゲートの全ては同一の方向に配向されている。
更に、これらのトランジスタのゲートは直線的である。
これら４個のトランジスタのチャンネル領域はゲートの
方向に対して直交する方向である。この結合体はセルが
改良された動作特性を有しており且つ与えられた最小の
幾何学的形状に対してより小さなものとすることが可能
であるという利点を提供している。不整合及び方向に関
する処理変動がセル安定性に関して与える影響がより小
さいので、より小さな寸法とすることが可能である。
【００１１】２個の格納トランジスタは基板内において
共通のソース領域を有している。好適実施例において
は、同一の共通ソース領域が４個の隣接するメモリセル
によって共用され、各メモリセルの２個の格納トランジ
スタが共通のソース領域を共用する。接地へ接続されて
いる単一のメタルライン（金属線）が、一実施例におい
ては、この共通のソース領域に対して二つのコンタクト
を形成する。二つのコンタクトを使用することは、接地
へのより低い抵抗の経路を与え且つメモリセルからそれ
ぞれの接地位置への距離を減少させ、従って浮遊電流を
より容易に接地させることが可能である。それは、又、
バックアップコンタクトを提供し、従って、経路のうち
の一つが好適なものよりも僅かにより高い抵抗を有する
場合には、他方の経路が尚且つ接地に対する確実なコン
タクトを提供する。同一のメタルラインが、更に、基板
へ接続されており、基板内のトランジスタのソースが常
に同一の接地電圧に保持され且つウエルバウンスを防止
することを確保している。
共通のソース領域を有している。好適実施例において
は、同一の共通ソース領域が４個の隣接するメモリセル
によって共用され、各メモリセルの２個の格納トランジ
スタが共通のソース領域を共用する。接地へ接続されて
いる単一のメタルライン（金属線）が、一実施例におい
ては、この共通のソース領域に対して二つのコンタクト
を形成する。二つのコンタクトを使用することは、接地
へのより低い抵抗の経路を与え且つメモリセルからそれ
ぞれの接地位置への距離を減少させ、従って浮遊電流を
より容易に接地させることが可能である。それは、又、
バックアップコンタクトを提供し、従って、経路のうち
の一つが好適なものよりも僅かにより高い抵抗を有する
場合には、他方の経路が尚且つ接地に対する確実なコン
タクトを提供する。同一のメタルラインが、更に、基板
へ接続されており、基板内のトランジスタのソースが常
に同一の接地電圧に保持され且つウエルバウンスを防止
することを確保している。
【００１２】本発明の回路を製造するプロセスによれ
ば、ゲート電極を形成するためにポリ１のエッチングの
前に選択した位置においてポリ１に対してコンタクト開
口を形成する。その後に、酸化膜付着形成、ＬＤＤ注
入、側壁スペーサを形成するための酸化膜付着形成、側
壁スペーサを形成するためのエッチング、及びその他の
処理ステップを包含する多数の処理ステップを実施す
る。これらの処理ステップに続いて、単一のマスクを使
用し、拡散部及びポリ１に対するコンタクト開口を形成
する。次いで、ポリ２を付着形成し且つ単一のコンタク
トマスクを使用することによりある位置においてはポリ
１へ接触させ且つ他の位置においては拡散部へ接触させ
る。ポリ１に対するコンタクト及び拡散部に対するコン
タクトの両方を形成するために単一のマスクを使用する
ことは、ポリ２コンタクトをより近接した間隔で自己整
合させることを可能とする。
ば、ゲート電極を形成するためにポリ１のエッチングの
前に選択した位置においてポリ１に対してコンタクト開
口を形成する。その後に、酸化膜付着形成、ＬＤＤ注
入、側壁スペーサを形成するための酸化膜付着形成、側
壁スペーサを形成するためのエッチング、及びその他の
処理ステップを包含する多数の処理ステップを実施す
る。これらの処理ステップに続いて、単一のマスクを使
用し、拡散部及びポリ１に対するコンタクト開口を形成
する。次いで、ポリ２を付着形成し且つ単一のコンタク
トマスクを使用することによりある位置においてはポリ
１へ接触させ且つ他の位置においては拡散部へ接触させ
る。ポリ１に対するコンタクト及び拡散部に対するコン
タクトの両方を形成するために単一のマスクを使用する
ことは、ポリ２コンタクトをより近接した間隔で自己整
合させることを可能とする。
【００１３】
【発明の実施の形態】図２は従来の態様で描いたＳＲＡ
Ｍメモリセルの概略図を示している。このタイプのＳＲ
ＡＭメモリセルの電気的回路は当該技術分野において公
知である。例えば、’８５４特許を参照するとよく、そ
れは同様の概略図を示している。一方、この概略図を得
るためにメモリセルのシリコンにおけるレイアウトは従
来技術のものとは極めて異なるものである。本発明は、
図２に示した概略図を達成するためのメモリセルのレイ
アウト及び製造方法に関するものである。
Ｍメモリセルの概略図を示している。このタイプのＳＲ
ＡＭメモリセルの電気的回路は当該技術分野において公
知である。例えば、’８５４特許を参照するとよく、そ
れは同様の概略図を示している。一方、この概略図を得
るためにメモリセルのシリコンにおけるレイアウトは従
来技術のものとは極めて異なるものである。本発明は、
図２に示した概略図を達成するためのメモリセルのレイ
アウト及び製造方法に関するものである。
【００１４】図３は幾分レイアウトに類似して描かれた
メモリセルの概略図を示している。電気的接続及びその
結果得られる電気回路は図２のものと同一であるが、回
路動作及び接続効率は本発明の新たなレイアウトによっ
て著しく改善されている。
メモリセルの概略図を示している。電気的接続及びその
結果得られる電気回路は図２のものと同一であるが、回
路動作及び接続効率は本発明の新たなレイアウトによっ
て著しく改善されている。
【００１５】図２及び３に示したＳＲＡＭ回路は、第一
格納トランジスタ１２と第二格納トランジスタ１４とを
包含している。それは、更に、第一アクセストランジス
タ１６と、第二アクセストランジスタ１８と、第一負荷
要素２０と、第二負荷要素２２とを包含している。これ
ら２個の格納トランジスタ１２及び１４のソースは共通
接地供給源２４へ接続している。これら２個の負荷要素
は、一端部を正電圧供給源ＶCCへ接続しており且つ他端
をそれぞれのデータノードへ接続している。各格納トラ
ンジスタのゲートは、導電線２３及び２５によって、他
方の格納トランジスタのそれぞれのドレインへ結合され
ており、第一データノード２６及び第二データノード２
７を形成している。
格納トランジスタ１２と第二格納トランジスタ１４とを
包含している。それは、更に、第一アクセストランジス
タ１６と、第二アクセストランジスタ１８と、第一負荷
要素２０と、第二負荷要素２２とを包含している。これ
ら２個の格納トランジスタ１２及び１４のソースは共通
接地供給源２４へ接続している。これら２個の負荷要素
は、一端部を正電圧供給源ＶCCへ接続しており且つ他端
をそれぞれのデータノードへ接続している。各格納トラ
ンジスタのゲートは、導電線２３及び２５によって、他
方の格納トランジスタのそれぞれのドレインへ結合され
ており、第一データノード２６及び第二データノード２
７を形成している。
【００１６】図３の概略図は、本発明を理解するのに有
益的な幾つかの特徴を示している。アクセストランジス
タ１６及び１８のゲート電極は、格納トランジスタ１２
及び１４のゲート電極に対して平行である。更に、ワー
ド線３２は、アクセストランジスタ１６からトランジス
タ１８にかけて直線的に走行しており、それらのそれぞ
れのゲート電極を与えている。４個のトランジスタ全て
のチャンネル領域は互いに平行である。２個の格納トラ
ンジスタ１２及び１４のソースは共通接続されており且
つ共通接地接続部へ接続している。アクセストランジス
タ１６及び１８は、更に、各々が、それぞれのデータノ
ード２６及び２７へ接続しているドレイン／ソース領域
を有している。アクセストランジスタ１６及び１８の各
々のソース／ドレイン領域はノード２８及び３０におい
て反転ビット線（ＢＬ＿）及びビット線（ＢＬ）へ接続
している。尚、本明細書において、英文字記号の後にア
ンダーラインの記号を付したものはその英文字記号の反
転した記号であることを表わしている。アクセストラン
ジスタ１６及び１８は、それらのゲートを共通のワード
線３２へ接続している。
益的な幾つかの特徴を示している。アクセストランジス
タ１６及び１８のゲート電極は、格納トランジスタ１２
及び１４のゲート電極に対して平行である。更に、ワー
ド線３２は、アクセストランジスタ１６からトランジス
タ１８にかけて直線的に走行しており、それらのそれぞ
れのゲート電極を与えている。４個のトランジスタ全て
のチャンネル領域は互いに平行である。２個の格納トラ
ンジスタ１２及び１４のソースは共通接続されており且
つ共通接地接続部へ接続している。アクセストランジス
タ１６及び１８は、更に、各々が、それぞれのデータノ
ード２６及び２７へ接続しているドレイン／ソース領域
を有している。アクセストランジスタ１６及び１８の各
々のソース／ドレイン領域はノード２８及び３０におい
て反転ビット線（ＢＬ＿）及びビット線（ＢＬ）へ接続
している。尚、本明細書において、英文字記号の後にア
ンダーラインの記号を付したものはその英文字記号の反
転した記号であることを表わしている。アクセストラン
ジスタ１６及び１８は、それらのゲートを共通のワード
線３２へ接続している。
【００１７】理解されるように、アクセストランジスタ
の各々はドレイン領域とソース領域とを具備している。
しかしながら、メモリセルの状態及び書込み又は読取り
の何れが実施されるか、及び読取られるか又は書込まれ
るデータの状態に依存して、アクセストランジスタのソ
ース領域及びドレイン領域の識別は異なる場合があり、
従ってドレインである一つの領域が、ある場合には、ソ
ースである場合がある。公知の如く、トランジスタのソ
ースはその電圧が基板電圧に最も近い領域であり、Ｎチ
ャンネルトランジスタの場合には接地である。従って、
アクセストランジスタは、たとえある場合においては特
定の領域がドレインか又はソースの何れかである場合で
あっても、領域の識別は変化する場合があるという認識
の下に、ドレインと、ソース又はドレイン／ソース領域
と、ソース／ドレイン領域とを各々が具備するものとし
て言及する。これらのアクセストランジスタの場合に
は、ドレイン、ソース、ドレイン／ソースという用語は
交換可能に使用することが可能である。
の各々はドレイン領域とソース領域とを具備している。
しかしながら、メモリセルの状態及び書込み又は読取り
の何れが実施されるか、及び読取られるか又は書込まれ
るデータの状態に依存して、アクセストランジスタのソ
ース領域及びドレイン領域の識別は異なる場合があり、
従ってドレインである一つの領域が、ある場合には、ソ
ースである場合がある。公知の如く、トランジスタのソ
ースはその電圧が基板電圧に最も近い領域であり、Ｎチ
ャンネルトランジスタの場合には接地である。従って、
アクセストランジスタは、たとえある場合においては特
定の領域がドレインか又はソースの何れかである場合で
あっても、領域の識別は変化する場合があるという認識
の下に、ドレインと、ソース又はドレイン／ソース領域
と、ソース／ドレイン領域とを各々が具備するものとし
て言及する。これらのアクセストランジスタの場合に
は、ドレイン、ソース、ドレイン／ソースという用語は
交換可能に使用することが可能である。
【００１８】図２及び３のメモリセルの動作は当該技術
分野において公知であり且つ上掲の’８５４特許を包含
する多数の特許において既に記載されており、従って、
その詳細な説明は割愛する。
分野において公知であり且つ上掲の’８５４特許を包含
する多数の特許において既に記載されており、従って、
その詳細な説明は割愛する。
【００１９】図４−７は本発明の原理に基づく４個のメ
モリセルのレイアウトを示している。それぞれの層は、
より容易に可視化し且つ良好に理解することが可能であ
るように別々の図に示してある。最終的な製品におい
て、これら全ての層は同一の半導体基板上に互いに積層
されて図３の電気的回路を形成する。
モリセルのレイアウトを示している。それぞれの層は、
より容易に可視化し且つ良好に理解することが可能であ
るように別々の図に示してある。最終的な製品におい
て、これら全ての層は同一の半導体基板上に互いに積層
されて図３の電気的回路を形成する。
【００２０】図４は活性区域３４及びポリ１層３６を示
している。１個のトランジスタ内において、活性区域３
４はドレイン及びソース及び各ゲート電極下側のチャン
ネルを包含している。領域３８は、種々の格納トランジ
スタの共通ソース領域を形成するためにＮ型へドープさ
れている。Ｐ＋ドープ領域４０は、基板から接地への低
抵抗電気的コンタクトを与えるためにＰウエルへの接続
部を形成している。
している。１個のトランジスタ内において、活性区域３
４はドレイン及びソース及び各ゲート電極下側のチャン
ネルを包含している。領域３８は、種々の格納トランジ
スタの共通ソース領域を形成するためにＮ型へドープさ
れている。Ｐ＋ドープ領域４０は、基板から接地への低
抵抗電気的コンタクトを与えるためにＰウエルへの接続
部を形成している。
【００２１】単一のメモリセルのトランジスタの構成要
素について次に説明するが、図３からの対応する参照番
号は対応する構成要素を示すために使用する。第一格納
トランジスタ１２は、ゲート電極４４と、ソース領域４
６と、ドレイン領域４８とから構成されている。チャン
ネル領域５０が、ソース領域４６とドレイン領域４８と
の間においてゲート電極４４の下側に延在している。第
二格納トランジスタ１４はソース領域４６とドレイン領
域５２とを有している。ソース領域４６は第一格納トラ
ンジスタ１２のソース領域４６との基板内の共通領域で
ある。第二格納トランジスタ１４はゲート電極５４及び
ソース領域４６とドレイン５２との間に位置されている
ゲート電極５４下側のチャンネル領域５６を有してい
る。
素について次に説明するが、図３からの対応する参照番
号は対応する構成要素を示すために使用する。第一格納
トランジスタ１２は、ゲート電極４４と、ソース領域４
６と、ドレイン領域４８とから構成されている。チャン
ネル領域５０が、ソース領域４６とドレイン領域４８と
の間においてゲート電極４４の下側に延在している。第
二格納トランジスタ１４はソース領域４６とドレイン領
域５２とを有している。ソース領域４６は第一格納トラ
ンジスタ１２のソース領域４６との基板内の共通領域で
ある。第二格納トランジスタ１４はゲート電極５４及び
ソース領域４６とドレイン５２との間に位置されている
ゲート電極５４下側のチャンネル領域５６を有してい
る。
【００２２】図３を観察することにより理解されるよう
に、二つのトランジスタ１４及び１２のソース領域４６
は電気的に共通接続されており、且つ図４に示されるよ
うに、基板内において連続的な共通領域３８を形成して
いる。基板内のこの領域３８は４個のメモリセルを隣接
した列及び行内に位置させた連続的な共通区域である。
Ｎ＋活性区域３８は水平中心線４３と垂直中心線４５に
関し鏡像的対称関係にある。これは基板区域を効率的に
使用することを可能とし且つメモリセルを基板上におい
てよりコンパクトに配設させることを可能とする。ソー
ス領域３８及びＰウエルコンタクト４０が、共通のメタ
ルライン即ち金属線を介して電気的に共通接続されてお
り、それらが常に同一の接地電圧に止まることを確保し
ており、従ってＰウエルバウンス（ｗｅｌｌ ｂｏｕｎ
ｃｅ）及び浮遊電流を著しく減少させている。
に、二つのトランジスタ１４及び１２のソース領域４６
は電気的に共通接続されており、且つ図４に示されるよ
うに、基板内において連続的な共通領域３８を形成して
いる。基板内のこの領域３８は４個のメモリセルを隣接
した列及び行内に位置させた連続的な共通区域である。
Ｎ＋活性区域３８は水平中心線４３と垂直中心線４５に
関し鏡像的対称関係にある。これは基板区域を効率的に
使用することを可能とし且つメモリセルを基板上におい
てよりコンパクトに配設させることを可能とする。ソー
ス領域３８及びＰウエルコンタクト４０が、共通のメタ
ルライン即ち金属線を介して電気的に共通接続されてお
り、それらが常に同一の接地電圧に止まることを確保し
ており、従ってＰウエルバウンス（ｗｅｌｌ ｂｏｕｎ
ｃｅ）及び浮遊電流を著しく減少させている。
【００２３】ワード線３２はアクセストランジスタ１６
及び１８に対するゲート電極である。アクセストランジ
スタ１６は、ドレイン／ソース領域４８とソース／ドレ
イン領域６０とを有している。同様に、アクセストラン
ジスタ１８はドレイン／ソース領域５８とソース／ドレ
イン領域６２とを有している。理解されるように、領域
４８はアクセストランジスタ１６のドレイン又はソース
の何れかとすることが可能であり、従って、そのトラン
ジスタの何れか又はドレイン／ソース領域として言及す
ることが可能である。このことは、アクセストランジス
タ１８のドレイン／ソース領域についても言えることで
ある。
及び１８に対するゲート電極である。アクセストランジ
スタ１６は、ドレイン／ソース領域４８とソース／ドレ
イン領域６０とを有している。同様に、アクセストラン
ジスタ１８はドレイン／ソース領域５８とソース／ドレ
イン領域６２とを有している。理解されるように、領域
４８はアクセストランジスタ１６のドレイン又はソース
の何れかとすることが可能であり、従って、そのトラン
ジスタの何れか又はドレイン／ソース領域として言及す
ることが可能である。このことは、アクセストランジス
タ１８のドレイン／ソース領域についても言えることで
ある。
【００２４】複数個のメモリセルからなるアレイがメモ
リチップ上に位置されており且つ行及び列の形態でレイ
アウトされている。図４は第一列及び第二列におけるメ
モリセルのうちの二つを示している。それは、更に、同
一の４個のメモリセルの第一行及び第二行を示してい
る。ワード線３２が多数のメモリセルの単一の行に沿っ
て延在している。図４から理解されるように、多くの参
照番号が付けられているメモリセルは列１、行２内のも
のである。それは簡単化のために番号を付していない３
個のその他のメモリセルとソース領域の共通区域を共用
しており、即ち、それらは行２、列２内のメモリセル及
び行１、列１及び２内の２個のメモリセルである。
リチップ上に位置されており且つ行及び列の形態でレイ
アウトされている。図４は第一列及び第二列におけるメ
モリセルのうちの二つを示している。それは、更に、同
一の４個のメモリセルの第一行及び第二行を示してい
る。ワード線３２が多数のメモリセルの単一の行に沿っ
て延在している。図４から理解されるように、多くの参
照番号が付けられているメモリセルは列１、行２内のも
のである。それは簡単化のために番号を付していない３
個のその他のメモリセルとソース領域の共通区域を共用
しており、即ち、それらは行２、列２内のメモリセル及
び行１、列１及び２内の２個のメモリセルである。
【００２５】各隣接する対の行及び各隣接する対の列内
の４個のメモリセルのレイアウトが反復されており且つ
アレイ全体に亘って同一である。即ち、４個のメモリセ
ルの同一の組が図示したもののすぐ左側及び右側に存在
している。同様に、図示したものと同一のレイアウトを
有するメモリセルの行が反復されている。上側及び下側
の二つの行は水平軸４１に関して鏡像関係で複製されて
いる。即ち、第三行及び第四行は図４の下側における線
４１に関して、第一行及び第二行のメモリセルの鏡像で
ある。同様に、第一行及び第二行の前の二つの先行する
行は図４に示したように、メモリセルの上側における線
４１に関して鏡像関係にある。更に、これら４個のメモ
リセル自身は水平中心線４３及び垂直中心線４５に関し
て互いに鏡像関係にある。４個のメモリセルからなる各
組はグループ内の他のメモリセルの各々に対するソース
領域３８に関して対称的である。ポリ１（即ち、第一ポ
リシリコン層）から形成したゲート電極の全ては、大
略、互いに平行であり且つ実質的に直線上に延在してい
る。これらのゲート電極は、一実施例においては、それ
ら自身の幅より大きな距離だけ直線から逸れることはな
い。このことは、ゲート電極が充分に直線的であり、単
一の直線５７をゲート電極の一端から他端へポリシリコ
ンから離れることなしに完全に延在して位置させること
が可能であるということから理解することが可能であ
る。従って、僅かな拡大又は僅かな変動が存在する場合
であっても、方向における変化はポリシリコン自身の幅
よりも大きなものであることはない。このことは、ワー
ド線３２についても言えることである。直線５９をワー
ド線３２を形成するゲート電極全体に亘って位置させる
ことが可能である。更に、ライン５７及び５９は互いに
平行である。単に一つのそれぞれの線５７及び５９が各
電極に対して示されているに過ぎないが、ほぼ無限数の
この様な平行な線をそれぞれのゲート電極の各々を介し
て引くことが可能であることを理解すべきである。好適
実施例においては、直線からの逸れはそれ自身の幅の半
分以下であり、そのことは、ライン５７及び５９をゲー
ト電極の幅の半分に亘って任意の箇所に位置させること
が可能であるということから理解することが可能であ
る。直線的であり且つ互いに平行な格納トランジスタ及
びワード線のゲート電極を有することは、セルが動作上
安定であり且つ全体としてのメモリセルの信頼性及び電
気的動作を改善することを確保する上で著しい利点を提
供している。
の４個のメモリセルのレイアウトが反復されており且つ
アレイ全体に亘って同一である。即ち、４個のメモリセ
ルの同一の組が図示したもののすぐ左側及び右側に存在
している。同様に、図示したものと同一のレイアウトを
有するメモリセルの行が反復されている。上側及び下側
の二つの行は水平軸４１に関して鏡像関係で複製されて
いる。即ち、第三行及び第四行は図４の下側における線
４１に関して、第一行及び第二行のメモリセルの鏡像で
ある。同様に、第一行及び第二行の前の二つの先行する
行は図４に示したように、メモリセルの上側における線
４１に関して鏡像関係にある。更に、これら４個のメモ
リセル自身は水平中心線４３及び垂直中心線４５に関し
て互いに鏡像関係にある。４個のメモリセルからなる各
組はグループ内の他のメモリセルの各々に対するソース
領域３８に関して対称的である。ポリ１（即ち、第一ポ
リシリコン層）から形成したゲート電極の全ては、大
略、互いに平行であり且つ実質的に直線上に延在してい
る。これらのゲート電極は、一実施例においては、それ
ら自身の幅より大きな距離だけ直線から逸れることはな
い。このことは、ゲート電極が充分に直線的であり、単
一の直線５７をゲート電極の一端から他端へポリシリコ
ンから離れることなしに完全に延在して位置させること
が可能であるということから理解することが可能であ
る。従って、僅かな拡大又は僅かな変動が存在する場合
であっても、方向における変化はポリシリコン自身の幅
よりも大きなものであることはない。このことは、ワー
ド線３２についても言えることである。直線５９をワー
ド線３２を形成するゲート電極全体に亘って位置させる
ことが可能である。更に、ライン５７及び５９は互いに
平行である。単に一つのそれぞれの線５７及び５９が各
電極に対して示されているに過ぎないが、ほぼ無限数の
この様な平行な線をそれぞれのゲート電極の各々を介し
て引くことが可能であることを理解すべきである。好適
実施例においては、直線からの逸れはそれ自身の幅の半
分以下であり、そのことは、ライン５７及び５９をゲー
ト電極の幅の半分に亘って任意の箇所に位置させること
が可能であるということから理解することが可能であ
る。直線的であり且つ互いに平行な格納トランジスタ及
びワード線のゲート電極を有することは、セルが動作上
安定であり且つ全体としてのメモリセルの信頼性及び電
気的動作を改善することを確保する上で著しい利点を提
供している。
【００２６】図４は相対的な縮尺通りに描かれており、
従って、本発明のこのメモリセルは、約１. ２のアスペ
クト比を有するものであることを理解することが可能で
ある。高さを幅で割算したものはほぼ正確に１. １９で
あり、従って僅かに１. ２より下回るものである。この
特定の形状及びアスペクト比は多くのメモリチップに対
して有益的なものである。
従って、本発明のこのメモリセルは、約１. ２のアスペ
クト比を有するものであることを理解することが可能で
ある。高さを幅で割算したものはほぼ正確に１. １９で
あり、従って僅かに１. ２より下回るものである。この
特定の形状及びアスペクト比は多くのメモリチップに対
して有益的なものである。
【００２７】図５は図３に示したものと同一の層を示し
ており、且つ、更に、ポリ２（即ち、第二ポリシリコン
層）及びポリ２からポリ１への及び基板へのコンタクト
開口を示している。ポリ２の層は大略６４で示してあ
る。それは、トランジスタ１４のゲート電極をトランジ
スタ１２のドレインへ接続させる電気的相互接続２３
と、トランジスタ１２のゲート電極をトランジスタ１４
のドレインへ結合させる電気的相互接続２５を包含して
おり、図２に示したように交差結合した接続２３及び２
５を形成している。
ており、且つ、更に、ポリ２（即ち、第二ポリシリコン
層）及びポリ２からポリ１への及び基板へのコンタクト
開口を示している。ポリ２の層は大略６４で示してあ
る。それは、トランジスタ１４のゲート電極をトランジ
スタ１２のドレインへ接続させる電気的相互接続２３
と、トランジスタ１２のゲート電極をトランジスタ１４
のドレインへ結合させる電気的相互接続２５を包含して
おり、図２に示したように交差結合した接続２３及び２
５を形成している。
【００２８】図５はポリ２がポリ１へ接続し且つ基板へ
接続するそれぞれの箇所において二つのタイプのコンタ
クト開口を示している。ポリ１に対するコンタクト開口
６６はＦＰＣＣコンタクトと呼ばれ且つ基板に対するコ
ンタクト開口はＳＣ１コンタクトと呼ばれる。ＦＰＣＣ
コンタクト６６及びＳＣ１コンタクト６８の両方がオー
バーラップする位置において、ポリ１がポリ２に対する
電気的コンタクトのために露出される。しかしながら、
ＳＣ１のみがコンタクト６８を提供する区域において
は、基板自身がポリ２に対する電気的コンタクトのため
に露出されるが、ポリ１は酸化物層によって保護されて
おり、従ってこれらの位置においてはポリ２からポリ１
に対するコンタクト即ち接触は存在していない。このタ
イプのコンタクト開口は引用によって本明細書に導入し
た米国特許第４，８６８，１３８号（’１３８特許）に
開示されているように当該技術分野において慣用的なも
のである。勿論、ポリ２からポリ１へのコンタクト及び
基板へのコンタクトは、任意の許容可能な技術によって
得ることが可能であり、そのうちの一つは’１３８特許
に詳細に開示されているものである。
接続するそれぞれの箇所において二つのタイプのコンタ
クト開口を示している。ポリ１に対するコンタクト開口
６６はＦＰＣＣコンタクトと呼ばれ且つ基板に対するコ
ンタクト開口はＳＣ１コンタクトと呼ばれる。ＦＰＣＣ
コンタクト６６及びＳＣ１コンタクト６８の両方がオー
バーラップする位置において、ポリ１がポリ２に対する
電気的コンタクトのために露出される。しかしながら、
ＳＣ１のみがコンタクト６８を提供する区域において
は、基板自身がポリ２に対する電気的コンタクトのため
に露出されるが、ポリ１は酸化物層によって保護されて
おり、従ってこれらの位置においてはポリ２からポリ１
に対するコンタクト即ち接触は存在していない。このタ
イプのコンタクト開口は引用によって本明細書に導入し
た米国特許第４，８６８，１３８号（’１３８特許）に
開示されているように当該技術分野において慣用的なも
のである。勿論、ポリ２からポリ１へのコンタクト及び
基板へのコンタクトは、任意の許容可能な技術によって
得ることが可能であり、そのうちの一つは’１３８特許
に詳細に開示されているものである。
【００２９】ＳＣ１コンタクト６８は、又、Ｂ１及びＢ
１＿のようにポリ２を基板へ電気的に接続させるビット
線コンタクトにおいて設けられている。従って、ポリ２
はビット線における開口６８内に付着形成させて、基板
に対する第一レベル電気的相互接続を与える。ビット線
へコンタクトするためにポリシリコンを使用することは
特に有効である。なぜならば、アルミニウム自身によっ
て通常可能であるものよりもポリシリコンとアルミニウ
ムの層の結合でより良好なステップカバレッジ即ち段差
被覆が得られるからである。従って、ビット線コンタク
ト開口をより小さくすることが可能であり且つメタル１
から基板に対してビット線コンタクト開口が必要とされ
る場合に可能であるよりもポリ２を使用することにより
短絡なしで確実な電気的コンタクトの確保を維持するこ
とが可能である。このことは、ワード線を隣接する行か
らより近接させて配置させることを可能とし、従ってチ
ップ上のメモリセルの集積度を更に増加させることを可
能とする。
１＿のようにポリ２を基板へ電気的に接続させるビット
線コンタクトにおいて設けられている。従って、ポリ２
はビット線における開口６８内に付着形成させて、基板
に対する第一レベル電気的相互接続を与える。ビット線
へコンタクトするためにポリシリコンを使用することは
特に有効である。なぜならば、アルミニウム自身によっ
て通常可能であるものよりもポリシリコンとアルミニウ
ムの層の結合でより良好なステップカバレッジ即ち段差
被覆が得られるからである。従って、ビット線コンタク
ト開口をより小さくすることが可能であり且つメタル１
から基板に対してビット線コンタクト開口が必要とされ
る場合に可能であるよりもポリ２を使用することにより
短絡なしで確実な電気的コンタクトの確保を維持するこ
とが可能である。このことは、ワード線を隣接する行か
らより近接させて配置させることを可能とし、従ってチ
ップ上のメモリセルの集積度を更に増加させることを可
能とする。
【００３０】図６はポリ３層（即ち、第三ポリシリコン
層）７２及びコンタクト開口７４を示しており、それら
は図５の構成体の上側に存在する。ポリ３は開口７４に
おいてポリ２と接触する。ポリ３は負荷要素２０及び２
２を包含している。ポリ３の中央領域７６はＶCCへ接続
するために高度に導電性とするために高度にＮ型にドー
プされている。従って、ＶCCは、それぞれの負荷要素２
０及び２２を介して図３に示した位置に対応するデータ
格納ノード２６及び２７へ接続している。
層）７２及びコンタクト開口７４を示しており、それら
は図５の構成体の上側に存在する。ポリ３は開口７４に
おいてポリ２と接触する。ポリ３は負荷要素２０及び２
２を包含している。ポリ３の中央領域７６はＶCCへ接続
するために高度に導電性とするために高度にＮ型にドー
プされている。従って、ＶCCは、それぞれの負荷要素２
０及び２２を介して図３に示した位置に対応するデータ
格納ノード２６及び２７へ接続している。
【００３１】図７はメタル１（７８）、メタル２（８
０）、メタル１から基板への電気的コンタクト８２及び
メタル１からポリ２へのコンタクト８４を示している。
図７の構造は、図４乃至６によって形成される結合され
た構成体の上側に存在している。第二メタルレベル８０
が適宜の相互接続を介して１６個のメモリセル毎にワー
ド線３２へ電気的に接続している。この相互接続は図示
していないスイッチングトランジスタ又は直接的な電気
的コンタクトの形態とすることが可能である。なぜなら
ば、両者の技術は当該技術分野において公知であり且つ
慣用されているからである。ワード線の直上を走行して
おり且つそれに対して平行な第二メタル８０を使用する
ことにより、トランジスタをアクセスする場合の顕著な
る高速性の利点を与えている。メタルライン８０は行全
体を横断する直線であり、従って、それが制御するその
すぐ下側のワード線３２に追従し且つそれに対して正確
に平行である。
０）、メタル１から基板への電気的コンタクト８２及び
メタル１からポリ２へのコンタクト８４を示している。
図７の構造は、図４乃至６によって形成される結合され
た構成体の上側に存在している。第二メタルレベル８０
が適宜の相互接続を介して１６個のメモリセル毎にワー
ド線３２へ電気的に接続している。この相互接続は図示
していないスイッチングトランジスタ又は直接的な電気
的コンタクトの形態とすることが可能である。なぜなら
ば、両者の技術は当該技術分野において公知であり且つ
慣用されているからである。ワード線の直上を走行して
おり且つそれに対して平行な第二メタル８０を使用する
ことにより、トランジスタをアクセスする場合の顕著な
る高速性の利点を与えている。メタルライン８０は行全
体を横断する直線であり、従って、それが制御するその
すぐ下側のワード線３２に追従し且つそれに対して正確
に平行である。
【００３２】第一メタルレベル７８はビット線コンタク
ト８４におけるメモリセルへ及びそれからのデータを担
持するビット線を形成している。ビット線コンタクト８
４はポリ２へ接続しており、ポリ２は基板へ接続してい
る。従って、メタルビット線を直接的に基板へ接続させ
る代わりに、それはポリ２へ接続しており、ポリ２は基
板へ接続しており且つ隣接するワード線間の間隔は、第
一メタルレベル７８が基板自身に接続することが必要と
される場合に可能であるものよりもより小さなものとす
ることが可能である。
ト８４におけるメモリセルへ及びそれからのデータを担
持するビット線を形成している。ビット線コンタクト８
４はポリ２へ接続しており、ポリ２は基板へ接続してい
る。従って、メタルビット線を直接的に基板へ接続させ
る代わりに、それはポリ２へ接続しており、ポリ２は基
板へ接続しており且つ隣接するワード線間の間隔は、第
一メタルレベル７８が基板自身に接続することが必要と
される場合に可能であるものよりもより小さなものとす
ることが可能である。
【００３３】第一メタル７８は接地コンタクト８２及び
８３において基板とコンタクト即ち接触している。中央
メタルライン８６はＶSSへ直接的に接続しており、メモ
リセル及び基板自身に対して接地を与えている。コンタ
クト８２は中央ソース領域３８の各々に対してメタルか
らソース領域４６への二つのコンタクトを提供してお
り、各それぞれの行の二つのメモリセルに近接して隣接
する接地を与えている。同一のソース領域に対して二つ
のコンタクトを使用することは、セル安定性の確保及び
浮遊電荷及び電流の散逸において顕著な利点を与えてい
る。基板からメタルへのコンタクト８２は２個のメモリ
セルのそれぞれの共用されているソース領域に対して近
接して位置されており、従って全体的な移動経路は非常
に短く、従って、全体的な抵抗は非常に低い。このこと
は、結晶構成体内の何らかの不連続性即ち欠陥が、金属
接地線と直接的に接続している格納トランジスタのソー
スと干渉する蓋然性を減少させている。全ての電流はメ
モリセルから迅速に且つ容易に接地へ短絡させることが
可能である。図７の構成体を図４の構成体の上に積層さ
せることにより、コンタクト８２がメモリセルのそれぞ
れの行に非常に近接してソース領域３８の各端部に位置
されている。第二行内の２個のメモリセルが共用ソース
領域を共用する場合であっても、それらに対して第二ソ
ースコンタクト８２が設けられている。この第二コンタ
クトは第一行に対しコンタクト８２によって与えられる
ものと同一の有益的な効果を第二行内のトランジスタに
対して提供している。同一のソース領域内のソースコン
タクトに対して二つのメタル（金属）を使用すること
は、適切なコンタクトを確保するための付加的な有益的
な効果を与えている。コンタクト８２のうちの一つに関
し結晶構成体又はコンタクト自身の何らかの僅かな欠陥
又は不連続性が存在する場合には、同一のソース領域に
対する他方のコンタクト８２が４個のメモリセル全てか
らの完全な電流条件を提供することが可能であり、且つ
４個のメモリセル全てに対して尚且つ安定な動作を提供
することが可能である。これら二つのコンタクトは第一
メモリセルの信頼性を増加させるための冗長性手段とし
て作用する。従って、これら二つのコンタクトを有する
ことは、一方のコンタクトが他方のコンタクトのバック
アップとして作用し何らかの形態の冗長性配線を提供す
ることを可能としている。
８３において基板とコンタクト即ち接触している。中央
メタルライン８６はＶSSへ直接的に接続しており、メモ
リセル及び基板自身に対して接地を与えている。コンタ
クト８２は中央ソース領域３８の各々に対してメタルか
らソース領域４６への二つのコンタクトを提供してお
り、各それぞれの行の二つのメモリセルに近接して隣接
する接地を与えている。同一のソース領域に対して二つ
のコンタクトを使用することは、セル安定性の確保及び
浮遊電荷及び電流の散逸において顕著な利点を与えてい
る。基板からメタルへのコンタクト８２は２個のメモリ
セルのそれぞれの共用されているソース領域に対して近
接して位置されており、従って全体的な移動経路は非常
に短く、従って、全体的な抵抗は非常に低い。このこと
は、結晶構成体内の何らかの不連続性即ち欠陥が、金属
接地線と直接的に接続している格納トランジスタのソー
スと干渉する蓋然性を減少させている。全ての電流はメ
モリセルから迅速に且つ容易に接地へ短絡させることが
可能である。図７の構成体を図４の構成体の上に積層さ
せることにより、コンタクト８２がメモリセルのそれぞ
れの行に非常に近接してソース領域３８の各端部に位置
されている。第二行内の２個のメモリセルが共用ソース
領域を共用する場合であっても、それらに対して第二ソ
ースコンタクト８２が設けられている。この第二コンタ
クトは第一行に対しコンタクト８２によって与えられる
ものと同一の有益的な効果を第二行内のトランジスタに
対して提供している。同一のソース領域内のソースコン
タクトに対して二つのメタル（金属）を使用すること
は、適切なコンタクトを確保するための付加的な有益的
な効果を与えている。コンタクト８２のうちの一つに関
し結晶構成体又はコンタクト自身の何らかの僅かな欠陥
又は不連続性が存在する場合には、同一のソース領域に
対する他方のコンタクト８２が４個のメモリセル全てか
らの完全な電流条件を提供することが可能であり、且つ
４個のメモリセル全てに対して尚且つ安定な動作を提供
することが可能である。これら二つのコンタクトは第一
メモリセルの信頼性を増加させるための冗長性手段とし
て作用する。従って、これら二つのコンタクトを有する
ことは、一方のコンタクトが他方のコンタクトのバック
アップとして作用し何らかの形態の冗長性配線を提供す
ることを可能としている。
【００３４】コンタクト８３はメタルラインからＶSSを
基板のＰウエルへ直接的に接続している。このＰウエル
コンタクトは、隣接するワード線の全ての対の間に設け
られており、従って、列線に沿っての４個のメモリセル
の全ての組の間に位置されている。これはソースコンタ
クトが形成されているのと同一のメタルライン内であ
る。これは、Ｐウエルが常にソース自身と同一の電圧に
接続されていることを確保するという独特の利点を与え
ている。何れかの位置における何らかの浮遊電流は迅速
に接地される。局所的なＰウエルタイダウン即ち接地接
続を具備するセルを設けることは、ウエルバウンス即ち
ウエルの電圧変動を減少させるべく作用し、且つ非常に
厳しいトリランス即ち許容値が使用される場合にチップ
安定性の顕著な利点を与える。
基板のＰウエルへ直接的に接続している。このＰウエル
コンタクトは、隣接するワード線の全ての対の間に設け
られており、従って、列線に沿っての４個のメモリセル
の全ての組の間に位置されている。これはソースコンタ
クトが形成されているのと同一のメタルライン内であ
る。これは、Ｐウエルが常にソース自身と同一の電圧に
接続されていることを確保するという独特の利点を与え
ている。何れかの位置における何らかの浮遊電流は迅速
に接地される。局所的なＰウエルタイダウン即ち接地接
続を具備するセルを設けることは、ウエルバウンス即ち
ウエルの電圧変動を減少させるべく作用し、且つ非常に
厳しいトリランス即ち許容値が使用される場合にチップ
安定性の顕著な利点を与える。
【００３５】本発明に基づくセルは、全てのメモリセル
及びメタルビット線に対してメタルＶSSを与えており、
メモリセル当たり単に２. ５メタルピッチ、即ち２個の
ビット線とＶSS線の半分とを有するに過ぎない。従っ
て、各メモリセルの各部分に対して直接的にメタルライ
ンを与えるタイプの従来の構成のものの多くのものより
もより寸法が小さい。この様な従来技術は、しばしば、
メモリセル当たり３又は３. ５メタルピッチを有するも
のである（例えば、’８５４特許参照）。
及びメタルビット線に対してメタルＶSSを与えており、
メモリセル当たり単に２. ５メタルピッチ、即ち２個の
ビット線とＶSS線の半分とを有するに過ぎない。従っ
て、各メモリセルの各部分に対して直接的にメタルライ
ンを与えるタイプの従来の構成のものの多くのものより
もより寸法が小さい。この様な従来技術は、しばしば、
メモリセル当たり３又は３. ５メタルピッチを有するも
のである（例えば、’８５４特許参照）。
【００３６】該メタルラインは、その他の層の全てのよ
うに、水平中心線４３及び垂直中心線４９に関して全て
の主要な特徴に対し鏡像的対称関係にある。
うに、水平中心線４３及び垂直中心線４９に関して全て
の主要な特徴に対し鏡像的対称関係にある。
【００３７】次に、本メモリセルを製造するプロセスに
ついて図８を参照して説明する。図８はビット線を介し
てとられた２個の別々のメモリセルの一部の断面図を示
している。好適実施例によれば、開始物質は結晶構造１
００に沿ってのＮ型ウエハである。Ｎウエルマスクを形
成し、６×１０12イオン数／ｃｍ2の範囲内のドーズで
燐のＮウエルイオン注入を実施する。それに続いて、９
０分間の間１１５０℃のウエルドライブを行う。次い
で、約１３０Åの厚さを有する熱酸化膜を形成し、その
上に約１３００Åの厚さを有する窒化物層を付着形成す
ることを包含するステップによって活性区域を画定す
る。次いで、窒化膜をエッチングして、Ｎチャンネルト
ランジスタ用の活性区域となる区域を露出させる。次い
で、４×１０13イオン数／ｃｍ2の範囲内でのドーズで
ＢＦ2のＮチャンネルフィールド注入を行う。その上
に、フィールド酸化膜形成に対する当該技術分野におい
て公知の従来の技術を使用して４０００Åのフィールド
酸化膜８８を形成する。次いで、該窒化膜層を除去し且
つブランケットＶT注入をトランジスタの活性区域内に
行う。第一実施例においては、このＶT注入は１. ４×
１０12イオン数／ｃｍ2の範囲内のドーズを有するボロ
ンであるが、異なるスレッシュホールド注入ドーズ及び
タイプを所望により使用することも可能である。次い
で、二つのステップ、即ち３０ｋｅＶにおいての５. １
×１０12イオン数／ｃｍ2の範囲内のドーズを有するボ
ロンと、それに続く１６０ｋｅＶでの６×１０12イオン
数／ｃｍ2の範囲内のドーズを有する別のボロン注入に
よって、Ｐウエルを形成する。これはメモリアレイを構
成するＮチャンネルトランジスタを形成するＰウエルを
与える。Ｐウエルを形成した後に、熱ゲート酸化膜３５
を形成し、この実施例においては５０−１２０Åの範囲
内の厚さを有するものであるが、約７０Åが好適であ
る。この熱ゲート酸化膜の上にポリ（即ち、ポリシリコ
ン）を、通常、１５００−２０００Åの範囲内における
適宜の厚さへ付着形成させる。ブランケット即ち一様な
ポリ１層の上に１７００Åの範囲内の厚さを有するドー
プしていない酸化膜を付着形成させる。プロセスのこの
時点において、チップはポリ１の一様な厚さの層で被覆
されており、その上にドープされていない酸化膜の一様
な層が位置されている。次のマスクはＦＰＣＣマスクで
あり、それはポリ２からポリ１へ形成すべきコンタクト
を画定するために使用される。次いで、これらのコンタ
クト開口内においてエッチングを行ってポリ１上の酸化
膜を除去しこれらの位置６６においてポリ１を露出させ
る。理解されるように、これはポリ１の選択したセクシ
ョンを露出させる大きな矩形状の区域である。この処理
については’１３８特許において更に詳細に記載されて
いる。
ついて図８を参照して説明する。図８はビット線を介し
てとられた２個の別々のメモリセルの一部の断面図を示
している。好適実施例によれば、開始物質は結晶構造１
００に沿ってのＮ型ウエハである。Ｎウエルマスクを形
成し、６×１０12イオン数／ｃｍ2の範囲内のドーズで
燐のＮウエルイオン注入を実施する。それに続いて、９
０分間の間１１５０℃のウエルドライブを行う。次い
で、約１３０Åの厚さを有する熱酸化膜を形成し、その
上に約１３００Åの厚さを有する窒化物層を付着形成す
ることを包含するステップによって活性区域を画定す
る。次いで、窒化膜をエッチングして、Ｎチャンネルト
ランジスタ用の活性区域となる区域を露出させる。次い
で、４×１０13イオン数／ｃｍ2の範囲内でのドーズで
ＢＦ2のＮチャンネルフィールド注入を行う。その上
に、フィールド酸化膜形成に対する当該技術分野におい
て公知の従来の技術を使用して４０００Åのフィールド
酸化膜８８を形成する。次いで、該窒化膜層を除去し且
つブランケットＶT注入をトランジスタの活性区域内に
行う。第一実施例においては、このＶT注入は１. ４×
１０12イオン数／ｃｍ2の範囲内のドーズを有するボロ
ンであるが、異なるスレッシュホールド注入ドーズ及び
タイプを所望により使用することも可能である。次い
で、二つのステップ、即ち３０ｋｅＶにおいての５. １
×１０12イオン数／ｃｍ2の範囲内のドーズを有するボ
ロンと、それに続く１６０ｋｅＶでの６×１０12イオン
数／ｃｍ2の範囲内のドーズを有する別のボロン注入に
よって、Ｐウエルを形成する。これはメモリアレイを構
成するＮチャンネルトランジスタを形成するＰウエルを
与える。Ｐウエルを形成した後に、熱ゲート酸化膜３５
を形成し、この実施例においては５０−１２０Åの範囲
内の厚さを有するものであるが、約７０Åが好適であ
る。この熱ゲート酸化膜の上にポリ（即ち、ポリシリコ
ン）を、通常、１５００−２０００Åの範囲内における
適宜の厚さへ付着形成させる。ブランケット即ち一様な
ポリ１層の上に１７００Åの範囲内の厚さを有するドー
プしていない酸化膜を付着形成させる。プロセスのこの
時点において、チップはポリ１の一様な厚さの層で被覆
されており、その上にドープされていない酸化膜の一様
な層が位置されている。次のマスクはＦＰＣＣマスクで
あり、それはポリ２からポリ１へ形成すべきコンタクト
を画定するために使用される。次いで、これらのコンタ
クト開口内においてエッチングを行ってポリ１上の酸化
膜を除去しこれらの位置６６においてポリ１を露出させ
る。理解されるように、これはポリ１の選択したセクシ
ョンを露出させる大きな矩形状の区域である。この処理
については’１３８特許において更に詳細に記載されて
いる。
【００３８】ポリ１から形成されるゲート電極を画定す
るために別のマスクを使用する。このマスクが所定位置
に設けられると、該酸化膜を最初に該マスクによって画
定される位置からエッチングし、その後に、ポリ１をエ
ッチングして図４に示したような形状を有する層３６を
形成する。
るために別のマスクを使用する。このマスクが所定位置
に設けられると、該酸化膜を最初に該マスクによって画
定される位置からエッチングし、その後に、ポリ１をエ
ッチングして図４に示したような形状を有する層３６を
形成する。
【００３９】所望により、ある実施例においては、適宜
の組成を有するメタルシリサイドをポリ１と共に付着形
成させるか又はポリ１の後に形成させて、ゲート電極に
良好な導電性を与える。ゲート電極に対してこの様なメ
タルシリサイドを形成することは当該技術分野において
公知でありその詳細な説明は割愛する。
の組成を有するメタルシリサイドをポリ１と共に付着形
成させるか又はポリ１の後に形成させて、ゲート電極に
良好な導電性を与える。ゲート電極に対してこの様なメ
タルシリサイドを形成することは当該技術分野において
公知でありその詳細な説明は割愛する。
【００４０】ポリ１をパターン形成し且つ形成した後
に、ＬＤＤ注入を行い、次いで側壁付着形成及びエッチ
ングを行って、当該技術分野において公知の技術を使用
して高ノードのソースドレイン注入を行う。例えば、メ
モリセルトランジスタのＬＤＤ注入を行う場合に、３.
５×１０13イオン数／ｃｍ2の範囲内のドーズで燐をポ
リシリコン内及びポリシリコンゲートにすぐ隣接して注
入する。次いで、１. ０×１０13イオン数／ｃｍ2の範
囲内のドーズでのボロンのＮチャンネルハロー注入を行
う。ドープしていない酸化膜を２０００Åの厚さに付着
形成する。このドープしていない酸化膜は表面全体に付
着形成し、次いで、エッチングしてポリ１の各層に隣接
した側壁スペーサ９０を形成する。該スペーサ酸化膜を
形成した後に、高度のソースドレイン注入を行い、最初
に３×１０15イオン数／ｃｍ2の範囲内のドーズでの砒
素を使用し、次いで３×１０14イオン数／ｃｍ2の範囲
内のドーズでの燐を使用して行う。周辺回路におけるＰ
チャンネルトランジスタに対しても適宜の注入を行う。
基板内のソース領域及びドレイン領域は説明の便宜上こ
の断面図には示していないが、それらは図４及び５に示
した位置に存在する場合であってもその形状及び寸法は
従来慣用されているものである。
に、ＬＤＤ注入を行い、次いで側壁付着形成及びエッチ
ングを行って、当該技術分野において公知の技術を使用
して高ノードのソースドレイン注入を行う。例えば、メ
モリセルトランジスタのＬＤＤ注入を行う場合に、３.
５×１０13イオン数／ｃｍ2の範囲内のドーズで燐をポ
リシリコン内及びポリシリコンゲートにすぐ隣接して注
入する。次いで、１. ０×１０13イオン数／ｃｍ2の範
囲内のドーズでのボロンのＮチャンネルハロー注入を行
う。ドープしていない酸化膜を２０００Åの厚さに付着
形成する。このドープしていない酸化膜は表面全体に付
着形成し、次いで、エッチングしてポリ１の各層に隣接
した側壁スペーサ９０を形成する。該スペーサ酸化膜を
形成した後に、高度のソースドレイン注入を行い、最初
に３×１０15イオン数／ｃｍ2の範囲内のドーズでの砒
素を使用し、次いで３×１０14イオン数／ｃｍ2の範囲
内のドーズでの燐を使用して行う。周辺回路におけるＰ
チャンネルトランジスタに対しても適宜の注入を行う。
基板内のソース領域及びドレイン領域は説明の便宜上こ
の断面図には示していないが、それらは図４及び５に示
した位置に存在する場合であってもその形状及び寸法は
従来慣用されているものである。
【００４１】ソース領域及びドレイン領域を完全に形成
した後に、ポリ１の全ての層の上に１０００Åの厚さに
ドープしていない酸化膜を付着形成する。本プロセスの
前段階において、ＦＰＣＣコンタクト６６によって画定
されるポリ１の幾つかの領域が露出されており、これら
の層がその上側に薄い層の酸化膜を有していることを思
い起こすべきである。ＦＰＣＣコンタクト６１の位置に
対応しないポリ１のその他の部分は、その上側に、付加
的な酸化膜を有している。この時点において、ＳＣ１コ
ンタクトマスク６８をパターン化し且つ形成する。次い
で、該酸化膜をエッチングしてシリコン基板を露出させ
る。同一のエッチングは、ポリ１を露出させるためにポ
リ１のある部分の上側に存在するシリコン層を除去する
のに充分なものであるが、以前のＦＰＣＣコンタクト６
６に露呈されなかったポリ１のその他の位置を露出させ
るのに充分なものではない。該酸化膜のエッチングは、
以前にＦＰＣＣコンタクトマスク６６によって開口され
なかった区域においてポリ１を露出させるのに充分な過
剰なエッチングを行うものではなくポリ１のある領域及
び基板のクリーンで且つ綺麗な露出を確保するのに充分
な精度で測定される。一般的に、酸化膜の約２００Åの
オーバーエッチは、過剰なエッチングを発生させること
なしに所望の区域の完全なエッチングを確保するのに充
分なものである。次いで、ポリ２を図８に示したように
約８００乃至１０００Åの厚さへ付着形成させる。
した後に、ポリ１の全ての層の上に１０００Åの厚さに
ドープしていない酸化膜を付着形成する。本プロセスの
前段階において、ＦＰＣＣコンタクト６６によって画定
されるポリ１の幾つかの領域が露出されており、これら
の層がその上側に薄い層の酸化膜を有していることを思
い起こすべきである。ＦＰＣＣコンタクト６１の位置に
対応しないポリ１のその他の部分は、その上側に、付加
的な酸化膜を有している。この時点において、ＳＣ１コ
ンタクトマスク６８をパターン化し且つ形成する。次い
で、該酸化膜をエッチングしてシリコン基板を露出させ
る。同一のエッチングは、ポリ１を露出させるためにポ
リ１のある部分の上側に存在するシリコン層を除去する
のに充分なものであるが、以前のＦＰＣＣコンタクト６
６に露呈されなかったポリ１のその他の位置を露出させ
るのに充分なものではない。該酸化膜のエッチングは、
以前にＦＰＣＣコンタクトマスク６６によって開口され
なかった区域においてポリ１を露出させるのに充分な過
剰なエッチングを行うものではなくポリ１のある領域及
び基板のクリーンで且つ綺麗な露出を確保するのに充分
な精度で測定される。一般的に、酸化膜の約２００Åの
オーバーエッチは、過剰なエッチングを発生させること
なしに所望の区域の完全なエッチングを確保するのに充
分なものである。次いで、ポリ２を図８に示したように
約８００乃至１０００Åの厚さへ付着形成させる。
【００４２】ポリ２は極めて薄いものとすることが可能
であり、所望により、８００Å以下とすることが可能で
ある。好適実施例においては、ポリ２はシリサイドで被
覆されているものではないが、付着形成期間中にＮ型と
なるべくドープされる。ポリ２はトポグラフィを減少さ
せるように薄いものとすることが可能である。８００Ω
／□又はそれより高い範囲のシート抵抗がこの構成に対
して許容可能なものである。通常、従来の構成のポリ２
はより厚さが厚く又は１０Ω／□の範囲内の低いシート
抵抗を達成するためにシリサイドを有している。本発明
によれば、低いシート抵抗が許容可能であり且つ使用可
能であるが、その構成は高いシート抵抗での良好なメモ
リ動作を許容するのに充分に堅牢なものであり、従っ
て、薄いポリ２の上側にシリサイドを設けることなしに
薄いポリ２を使用する利点を有している。５００−１０
００Ω／□の範囲内のシート抵抗が許容可能であり、約
７００−８００Ω／□が好適である。この薄いポリ２層
は、全体的な最終的構成において多くの利点を与える。
であり、所望により、８００Å以下とすることが可能で
ある。好適実施例においては、ポリ２はシリサイドで被
覆されているものではないが、付着形成期間中にＮ型と
なるべくドープされる。ポリ２はトポグラフィを減少さ
せるように薄いものとすることが可能である。８００Ω
／□又はそれより高い範囲のシート抵抗がこの構成に対
して許容可能なものである。通常、従来の構成のポリ２
はより厚さが厚く又は１０Ω／□の範囲内の低いシート
抵抗を達成するためにシリサイドを有している。本発明
によれば、低いシート抵抗が許容可能であり且つ使用可
能であるが、その構成は高いシート抵抗での良好なメモ
リ動作を許容するのに充分に堅牢なものであり、従っ
て、薄いポリ２の上側にシリサイドを設けることなしに
薄いポリ２を使用する利点を有している。５００−１０
００Ω／□の範囲内のシート抵抗が許容可能であり、約
７００−８００Ω／□が好適である。この薄いポリ２層
は、全体的な最終的構成において多くの利点を与える。
【００４３】図８はポリ１上、又は単一のコンタクトマ
スクＳＣ１によってその位置が画定される基板内へ選択
的にポリ２の有益的な付着形成を示している。図８にお
けるＳＣ１コンタクトマスク開口を観察することにより
理解されるように、開口が存在する箇所において、ポリ
２が図示した如く部分９０において基板の露出表面上に
付着形成され且つ図示した如く位置９４においてポリ１
の上側にも付着形成される。ＳＣ１自身のみが存在する
位置において、位置９２においてポリ２のコンタクトを
可能とするために基板が露出される。一方、ＦＰＣＣコ
ンタクトマスク６６がＳＣ１コンタクトマスク６８とオ
ーバーラップする箇所においては、ポリ１がポリ２層６
４によるコンタクトに対して露出される。しかしなが
ら、ＦＰＣＣコンタクトマスク６６のみが存在する位置
においては、ポリ１は露出されることはなく且つポリ２
と電気的コンタクトを形成することはない。このことは
領域９６として見ることが可能であり、その場合に、Ｆ
ＰＣＣコンタクト開口６６が設けられる場合であって
も、酸化物層がポリ１をポリ２から離隔させている。画
定用のコンタクト開口ＳＣ１も存在していなかったの
で、ポリ１のコンタクトは設けられていない。同様に、
ＳＣ１コンタクトマスク６８がポリ１とオーバーラップ
する位置７０においては、ＦＰＣＣコンタクトマスク６
６も存在していないので、ポリ１を露出させることはな
い。しかしながら、ポリシリコン１のゲート電極に対し
て自己整合されるようにポリシリコン層にすぐ隣接する
基板６８を露出させる。効果的なことであるが、両方の
マスクがオーバーラップする区域においてのみ、ポリ１
がポリ２のコンタクトに対して露出される。このことは
製造プロセス期間中に使用可能なトリランス内で良好な
整合を確保するために各マスクを充分な大きさのものと
することを可能とする。ＳＣ１コンタクトマスク６８の
オーバーラップ部分７０は製造トリランスよりも幾分大
きめに構成され、従って、そのマスクがその最大の許容
可能なトリランスだけ整合ずれしている場合であって
も、メモリセルから使用可能な非常に小さな寸法で充分
に大きな区域の良好な電気的接続を形成するために尚且
つ確実なコンタクトに、基板自身が存在している。この
ことはメモリセル内の電気的コンタクトが常に所望の電
気的接続を与えるのに充分なものであることを確保しな
がら、メモリセルを極めて小さなものとすることを可能
としている。
スクＳＣ１によってその位置が画定される基板内へ選択
的にポリ２の有益的な付着形成を示している。図８にお
けるＳＣ１コンタクトマスク開口を観察することにより
理解されるように、開口が存在する箇所において、ポリ
２が図示した如く部分９０において基板の露出表面上に
付着形成され且つ図示した如く位置９４においてポリ１
の上側にも付着形成される。ＳＣ１自身のみが存在する
位置において、位置９２においてポリ２のコンタクトを
可能とするために基板が露出される。一方、ＦＰＣＣコ
ンタクトマスク６６がＳＣ１コンタクトマスク６８とオ
ーバーラップする箇所においては、ポリ１がポリ２層６
４によるコンタクトに対して露出される。しかしなが
ら、ＦＰＣＣコンタクトマスク６６のみが存在する位置
においては、ポリ１は露出されることはなく且つポリ２
と電気的コンタクトを形成することはない。このことは
領域９６として見ることが可能であり、その場合に、Ｆ
ＰＣＣコンタクト開口６６が設けられる場合であって
も、酸化物層がポリ１をポリ２から離隔させている。画
定用のコンタクト開口ＳＣ１も存在していなかったの
で、ポリ１のコンタクトは設けられていない。同様に、
ＳＣ１コンタクトマスク６８がポリ１とオーバーラップ
する位置７０においては、ＦＰＣＣコンタクトマスク６
６も存在していないので、ポリ１を露出させることはな
い。しかしながら、ポリシリコン１のゲート電極に対し
て自己整合されるようにポリシリコン層にすぐ隣接する
基板６８を露出させる。効果的なことであるが、両方の
マスクがオーバーラップする区域においてのみ、ポリ１
がポリ２のコンタクトに対して露出される。このことは
製造プロセス期間中に使用可能なトリランス内で良好な
整合を確保するために各マスクを充分な大きさのものと
することを可能とする。ＳＣ１コンタクトマスク６８の
オーバーラップ部分７０は製造トリランスよりも幾分大
きめに構成され、従って、そのマスクがその最大の許容
可能なトリランスだけ整合ずれしている場合であって
も、メモリセルから使用可能な非常に小さな寸法で充分
に大きな区域の良好な電気的接続を形成するために尚且
つ確実なコンタクトに、基板自身が存在している。この
ことはメモリセル内の電気的コンタクトが常に所望の電
気的接続を与えるのに充分なものであることを確保しな
がら、メモリセルを極めて小さなものとすることを可能
としている。
【００４４】ポリ２層６４のビット線コンタクト９８が
以下に説明するように厳しいトリランスにおいて基板へ
のコンタクトに対するビット線内に位置されている。
以下に説明するように厳しいトリランスにおいて基板へ
のコンタクトに対するビット線内に位置されている。
【００４５】ポリ２を形成し且つエッチングした後に、
約５００Åの厚さのドープしていない酸化膜を付着形成
する。その上にドープしたスピンオンガラスを設け、そ
れに続いて当該技術分野において公知の如くポリ間誘電
体層を設ける。これらの層の上に約５００Åの厚さを有
する第三ポリシリコン層７２を付着形成する。この第三
ポリシリコン層７２は負荷装置として作用するために非
常に高いインピーダンスを有するように比較的薄いもの
である。次いでマスクを形成し且つエッチングして図６
において７６で示したパターン内にポリ３を露出させ且
つＶCC接続用の約２×１０15イオン数／ｃｍ2の範囲内
のドーズでのＮ＋注入を行う。ポリ３内へのＶCC注入の
後に、マスクを形成してポリ３を画定し且つポリシリコ
ンエッチを実施して図６に示したようなポリシリコンス
トリップを形成する。
約５００Åの厚さのドープしていない酸化膜を付着形成
する。その上にドープしたスピンオンガラスを設け、そ
れに続いて当該技術分野において公知の如くポリ間誘電
体層を設ける。これらの層の上に約５００Åの厚さを有
する第三ポリシリコン層７２を付着形成する。この第三
ポリシリコン層７２は負荷装置として作用するために非
常に高いインピーダンスを有するように比較的薄いもの
である。次いでマスクを形成し且つエッチングして図６
において７６で示したパターン内にポリ３を露出させ且
つＶCC接続用の約２×１０15イオン数／ｃｍ2の範囲内
のドーズでのＮ＋注入を行う。ポリ３内へのＶCC注入の
後に、マスクを形成してポリ３を画定し且つポリシリコ
ンエッチを実施して図６に示したようなポリシリコンス
トリップを形成する。
【００４６】第一実施例によれば、チップの形成は、当
該技術分野において公知の技術を使用してドープしてい
ない酸化膜、窒化膜、ＢＰＳＧ、メタル１及びメタル２
を適宜付着形成することによって完了する。負荷装置２
０及び２２は本実施例においてはドープしていないポリ
シリコンから構成されている。第二実施例によれば、ポ
リ３は非常に薄い酸化物層で被覆されており、１×１０
12イオン数／ｃｍ2の範囲内のドーズのボロンドーパン
トが該酸化膜を介して通過し負荷装置を形成する。更に
第三実施例によれば、例えば砒素又は燐などのＮ型ドー
パントの該範囲内の非常に軽いドーズをポリシリコン層
７２の負荷装置内に注入する。負荷装置を形成するため
の種々の技術は前掲した’８５４特許に記載されると共
に、米国特許第４，２５１，８７６号及び第５，３３
０，９３３号にも記載されており、それらの特許を引用
により本明細書に取込む。
該技術分野において公知の技術を使用してドープしてい
ない酸化膜、窒化膜、ＢＰＳＧ、メタル１及びメタル２
を適宜付着形成することによって完了する。負荷装置２
０及び２２は本実施例においてはドープしていないポリ
シリコンから構成されている。第二実施例によれば、ポ
リ３は非常に薄い酸化物層で被覆されており、１×１０
12イオン数／ｃｍ2の範囲内のドーズのボロンドーパン
トが該酸化膜を介して通過し負荷装置を形成する。更に
第三実施例によれば、例えば砒素又は燐などのＮ型ドー
パントの該範囲内の非常に軽いドーズをポリシリコン層
７２の負荷装置内に注入する。負荷装置を形成するため
の種々の技術は前掲した’８５４特許に記載されると共
に、米国特許第４，２５１，８７６号及び第５，３３
０，９３３号にも記載されており、それらの特許を引用
により本明細書に取込む。
【００４７】第三ポリシリコン層７２内に負荷装置を形
成した後に、ガラス層１００をポリシリコンからなる第
三層７２の全体の上にコンフォーマル即ち適合的に付着
形成させる。ドープしていないガラス層１００は、負荷
装置に対して安定性を与えるために、適宜の酸化物、窒
化物、又はそれらのサンドイッチさせた結合層とするの
何れかとすることが可能である。ドープしていないガラ
スを付着形成した後に、ＢＰＳＧ酸化物を付着形成し、
次いで当該技術分野において公知の技術を使用してリフ
ロー即ち再流動させる。次いで、図７に示した位置にお
いて第一メタルコンタクト開口８２−８４を形成する。
次いで、メタル１を付着形成してポリ２を介してのビッ
ト線出力端子及び前述した位置においての基板を電気的
にコンタクトさせる。次いで、適宜の層間誘電体を形成
し且つメタル２を付着形成し且つ当該技術分野において
公知の技術を使用して接続を形成する。
成した後に、ガラス層１００をポリシリコンからなる第
三層７２の全体の上にコンフォーマル即ち適合的に付着
形成させる。ドープしていないガラス層１００は、負荷
装置に対して安定性を与えるために、適宜の酸化物、窒
化物、又はそれらのサンドイッチさせた結合層とするの
何れかとすることが可能である。ドープしていないガラ
スを付着形成した後に、ＢＰＳＧ酸化物を付着形成し、
次いで当該技術分野において公知の技術を使用してリフ
ロー即ち再流動させる。次いで、図７に示した位置にお
いて第一メタルコンタクト開口８２−８４を形成する。
次いで、メタル１を付着形成してポリ２を介してのビッ
ト線出力端子及び前述した位置においての基板を電気的
にコンタクトさせる。次いで、適宜の層間誘電体を形成
し且つメタル２を付着形成し且つ当該技術分野において
公知の技術を使用して接続を形成する。
【００４８】図９は図５の断面線９−９に沿ってとった
最終的な構造を示している。基板コンタクトに対するポ
リ２の自己整合が、例えばフィールド酸化膜８８、ゲー
ト酸化膜３５、及び前述したその他の特徴と共に示され
ている。基板内のソース領域及びドレイン領域は簡単化
のために図４には示していないが、それらは従来公知の
ものである。
最終的な構造を示している。基板コンタクトに対するポ
リ２の自己整合が、例えばフィールド酸化膜８８、ゲー
ト酸化膜３５、及び前述したその他の特徴と共に示され
ている。基板内のソース領域及びドレイン領域は簡単化
のために図４には示していないが、それらは従来公知の
ものである。
【００４９】図１０及び１１は図４−７のものとは僅か
に異なる形状及びアスペクト比を有する単一のメモリセ
ルの別の実施例を示している。レイアウトを理解する上
で簡単化するために同様の構成要素には同様の参照番号
を付してある。図４−７のメモリセルのレイアウトの場
合のように、単一のメモリセルの主要な特徴が水平軸４
３及び垂直軸４５に関して鏡像関係で対称的に反復され
ており、基板内に共通のソース領域３０を有するメモリ
セルを発生させている。更に、格納トランジスタ４４及
び５４に対するゲート電極３２及びゲート電極４４及び
５４を包含するポリ１の全てのゲート電極ストリップ
は、全て、互いに平行であり、従ってそれぞれのチャン
ネル領域もメモリセル内の全てのトランジスタに対して
互いに平行である。
に異なる形状及びアスペクト比を有する単一のメモリセ
ルの別の実施例を示している。レイアウトを理解する上
で簡単化するために同様の構成要素には同様の参照番号
を付してある。図４−７のメモリセルのレイアウトの場
合のように、単一のメモリセルの主要な特徴が水平軸４
３及び垂直軸４５に関して鏡像関係で対称的に反復され
ており、基板内に共通のソース領域３０を有するメモリ
セルを発生させている。更に、格納トランジスタ４４及
び５４に対するゲート電極３２及びゲート電極４４及び
５４を包含するポリ１の全てのゲート電極ストリップ
は、全て、互いに平行であり、従ってそれぞれのチャン
ネル領域もメモリセル内の全てのトランジスタに対して
互いに平行である。
【００５０】図１０及び１１に示したようなメモリセル
レイアウトは１. １未満のアスペクト比を有している。
この場合も、図面は、レイアウトがマスク内に表われる
ような状態で相対的な縮尺で描かれている。簡単な測定
方法によれば、アスペクト比は１. ０７の範囲内であ
り、それはほぼ正方形のセルであることを示している。
それは、更に、第一実施例に関して説明した有益的な特
徴も有しており、即ち、それは各ソース領域３８からメ
タルビット線に対し複数個のコンタクト８２を有してい
る。高度にドープした領域４０も、ウエルバウンスを防
止するために同一の接地線に対するコンタクト８３を有
している。ゲート電極５４は僅かに拡大した端部５５を
有しており、ポリ１からポリ２へのコンタクト面積を改
善している。勿論、ゲート電極領域に亘って直線のまま
とすることも可能であり、且つその全長に亘って実質的
に直線なものとすることも可能であり、従ってゲート電
極５４の片側からゲート電極５４の反対側に対して直線
を引くことが可能である。
レイアウトは１. １未満のアスペクト比を有している。
この場合も、図面は、レイアウトがマスク内に表われる
ような状態で相対的な縮尺で描かれている。簡単な測定
方法によれば、アスペクト比は１. ０７の範囲内であ
り、それはほぼ正方形のセルであることを示している。
それは、更に、第一実施例に関して説明した有益的な特
徴も有しており、即ち、それは各ソース領域３８からメ
タルビット線に対し複数個のコンタクト８２を有してい
る。高度にドープした領域４０も、ウエルバウンスを防
止するために同一の接地線に対するコンタクト８３を有
している。ゲート電極５４は僅かに拡大した端部５５を
有しており、ポリ１からポリ２へのコンタクト面積を改
善している。勿論、ゲート電極領域に亘って直線のまま
とすることも可能であり、且つその全長に亘って実質的
に直線なものとすることも可能であり、従ってゲート電
極５４の片側からゲート電極５４の反対側に対して直線
を引くことが可能である。
【００５１】公知の如く、終端するラインの拡大した正
方形端部は、半導体処理の光学的特性のために、シリコ
ン内に形成された場合に丸くなり且つ幾分小さくなる。
従って、ヘッド５５は最終的製品においてはより小さく
且つ丸くなっている。勿論、ヘッド５５は、相互接続ス
トリップからのポリ２の確実なコンタクトを確保するた
めに必要に応じて幾分小型であるか又は大型とすること
が可能である。
方形端部は、半導体処理の光学的特性のために、シリコ
ン内に形成された場合に丸くなり且つ幾分小さくなる。
従って、ヘッド５５は最終的製品においてはより小さく
且つ丸くなっている。勿論、ヘッド５５は、相互接続ス
トリップからのポリ２の確実なコンタクトを確保するた
めに必要に応じて幾分小型であるか又は大型とすること
が可能である。
【００５２】図１１は鏡像関係位置において図１０のメ
モリセルを示している。更に、ポリ２及びポリ３の付加
した層はポリ１におけるポリ２から基板への及びポリ３
からポリ２への適宜のコンタクトと共に示してある。
モリセルを示している。更に、ポリ２及びポリ３の付加
した層はポリ１におけるポリ２から基板への及びポリ３
からポリ２への適宜のコンタクトと共に示してある。
【００５３】図１２及び１３は本発明に基づくメモリセ
ルのレイアウトの第三実施例を示している。この実施例
においては、他の実施例におけるように、ゲート電極３
２，４４，５４は全て互いに平行である。更に、これら
のゲート電極下側のチャンネル領域が直線的であり且つ
互いに平行である。該ゲート電極はそれらがゲート電極
として作用するトランジスタ領域の部分全体に亘って直
線状のままである。更に、それらはそれらのゲート電極
領域全体に対して実質的に直線状である。更に、それら
は、通常、それらの全長に亘って直線的であり、直線に
関して一定の僅かな逸れを有するに過ぎない。それら
は、ポリシリコンから出ることなしにそれらの全長に亘
って直線を引くことが可能であるように充分に直線的で
ある。図１０及び１１の実施例の場合のように、ゲート
電極５４はポリ２からポリ１へのコンタクトを改善する
ために僅かに拡大したヘッド部分５５を有している。こ
のヘッド部分５５は確実なコンタクトを確保するため
に、幾分小型、大型又は僅かに異なる形状のものとする
ことが可能である。
ルのレイアウトの第三実施例を示している。この実施例
においては、他の実施例におけるように、ゲート電極３
２，４４，５４は全て互いに平行である。更に、これら
のゲート電極下側のチャンネル領域が直線的であり且つ
互いに平行である。該ゲート電極はそれらがゲート電極
として作用するトランジスタ領域の部分全体に亘って直
線状のままである。更に、それらはそれらのゲート電極
領域全体に対して実質的に直線状である。更に、それら
は、通常、それらの全長に亘って直線的であり、直線に
関して一定の僅かな逸れを有するに過ぎない。それら
は、ポリシリコンから出ることなしにそれらの全長に亘
って直線を引くことが可能であるように充分に直線的で
ある。図１０及び１１の実施例の場合のように、ゲート
電極５４はポリ２からポリ１へのコンタクトを改善する
ために僅かに拡大したヘッド部分５５を有している。こ
のヘッド部分５５は確実なコンタクトを確保するため
に、幾分小型、大型又は僅かに異なる形状のものとする
ことが可能である。
【００５４】理解されるように、大型のヘッド部分５５
は二つのソース領域４６の間の活性領域の上側に存在し
ている。それは酸化物層によって離隔されているので、
ソース領域４６に対して電気的に接続することはない。
幾つかの実施例においては、この酸化物層はゲート酸化
膜であり、一方その他の実施例においては、それはより
厚い酸化膜であって、それはゲート電極５４をソース４
６に対して接地させる電気的接続が存在しないことを確
保している。ソース領域４６はヘッド領域５５の両側に
おいて正確に同一の電圧状態に常に保持されるので、５
５のヘッド部分においてトランジスタを発生させるか又
は電界効果問題に関する懸念は存在しない。従って、非
常に薄い酸化膜を使用した場合であってもトランジスタ
が形成されることはない。例えば、該酸化膜は一実施例
におけるゲート酸化膜と同一である。このことはこの位
置においてトランジスタの形成を防止するために許容可
能なものである。なぜならば、トランジスタが実際に形
成されない限り、両側の間に電圧差が発生する可能性は
ないからである。この構成は、ゲート電極４４を格納ト
ランジスタ１２のドレイン領域５２へ容易に接続させる
利点を有している。即ち、所望により、図示したよう
に、ゲート電極４４からドレイン領域５２への交差結合
電気的接続を与えるために、ドレイン領域５２内へ延在
する電極４４の端部からコンタクトを容易に形成するこ
とが可能である。一方、図１３に示したように、ポリ２
に対するコンタクトを形成することが可能である。
は二つのソース領域４６の間の活性領域の上側に存在し
ている。それは酸化物層によって離隔されているので、
ソース領域４６に対して電気的に接続することはない。
幾つかの実施例においては、この酸化物層はゲート酸化
膜であり、一方その他の実施例においては、それはより
厚い酸化膜であって、それはゲート電極５４をソース４
６に対して接地させる電気的接続が存在しないことを確
保している。ソース領域４６はヘッド領域５５の両側に
おいて正確に同一の電圧状態に常に保持されるので、５
５のヘッド部分においてトランジスタを発生させるか又
は電界効果問題に関する懸念は存在しない。従って、非
常に薄い酸化膜を使用した場合であってもトランジスタ
が形成されることはない。例えば、該酸化膜は一実施例
におけるゲート酸化膜と同一である。このことはこの位
置においてトランジスタの形成を防止するために許容可
能なものである。なぜならば、トランジスタが実際に形
成されない限り、両側の間に電圧差が発生する可能性は
ないからである。この構成は、ゲート電極４４を格納ト
ランジスタ１２のドレイン領域５２へ容易に接続させる
利点を有している。即ち、所望により、図示したよう
に、ゲート電極４４からドレイン領域５２への交差結合
電気的接続を与えるために、ドレイン領域５２内へ延在
する電極４４の端部からコンタクトを容易に形成するこ
とが可能である。一方、図１３に示したように、ポリ２
に対するコンタクトを形成することが可能である。
【００５５】図１２及び１３の構成は、アスペクト比が
特に低い、この場合には１未満であるという利点を有し
ている。該セルはその高さよりも幅広であるので、その
アスペクト比は１より低く、且つ一実施例においては、
約０. ９５の値を有している。１未満のアスペクト比を
有するメモリセルは、ビット線に対する全体的な長さを
減少するために特に有益的である。ビット線長さ及びビ
ット線容量は大型のメモリアレイにおいて潜在的な問題
を提起するので、１より小さなアスペクト比を有するメ
モリセルを使用することはアレイを介してのビット線を
著しく短くさせ、従ってアレイ全体に対する容量を減少
させ且つ速度特性を改善する。更に、ソース領域４６は
隣接するメモリセルの共通ソース領域３８に対して継続
的に接続している。幾つかの実施例においては、領域４
６はヘッド５５のものを超えて僅かに拡大されており、
従って、アレイの全長に沿って中断なしで単一の連続的
なソース領域である。一方、図１２及び１３に示した構
成によれば、メモリセルの格納トランジスタの間ではな
く、互いに隣接した二つの別個のメモリセルの間の共通
領域として形成することが可能である。
特に低い、この場合には１未満であるという利点を有し
ている。該セルはその高さよりも幅広であるので、その
アスペクト比は１より低く、且つ一実施例においては、
約０. ９５の値を有している。１未満のアスペクト比を
有するメモリセルは、ビット線に対する全体的な長さを
減少するために特に有益的である。ビット線長さ及びビ
ット線容量は大型のメモリアレイにおいて潜在的な問題
を提起するので、１より小さなアスペクト比を有するメ
モリセルを使用することはアレイを介してのビット線を
著しく短くさせ、従ってアレイ全体に対する容量を減少
させ且つ速度特性を改善する。更に、ソース領域４６は
隣接するメモリセルの共通ソース領域３８に対して継続
的に接続している。幾つかの実施例においては、領域４
６はヘッド５５のものを超えて僅かに拡大されており、
従って、アレイの全長に沿って中断なしで単一の連続的
なソース領域である。一方、図１２及び１３に示した構
成によれば、メモリセルの格納トランジスタの間ではな
く、互いに隣接した二つの別個のメモリセルの間の共通
領域として形成することが可能である。
【００５６】図１３は図１２と同一のメモリセルを示し
ているが、前述した実施例に関して説明したように垂直
軸４５及び水平軸４３に関して鏡像関係にある複製物で
ある。それはポリ２、ポリ１の付加的な層を有してお
り、且つそれらの意義は前述したものと同様のものであ
る。
ているが、前述した実施例に関して説明したように垂直
軸４５及び水平軸４３に関して鏡像関係にある複製物で
ある。それはポリ２、ポリ１の付加的な層を有してお
り、且つそれらの意義は前述したものと同様のものであ
る。
【００５７】以上説明したメモリセルレイアウトは極め
てコンパクトで且つ小さなレイアウトとすることを可能
としている。例えば、好適実施例においては、個々のゲ
ート電極は格納トランジスタの場合幅全体が約０. ４ミ
クロンであり且つワード線ゲート電極の場合には０. ７
乃至０. ８ミクロンの範囲内である。メモリセル全体は
３. ５×３. ８５ミクロンの範囲内であり、約１. １の
アスペクト比及び約１３. ４平方ミクロンの全面積を有
するメモリセルを形成している。勿論、拡縮率、設計基
準及び最小寸法幾何学的形状はより小さな、又は、所望
により、より大きなメモリセルを得るために代えること
が可能である。
てコンパクトで且つ小さなレイアウトとすることを可能
としている。例えば、好適実施例においては、個々のゲ
ート電極は格納トランジスタの場合幅全体が約０. ４ミ
クロンであり且つワード線ゲート電極の場合には０. ７
乃至０. ８ミクロンの範囲内である。メモリセル全体は
３. ５×３. ８５ミクロンの範囲内であり、約１. １の
アスペクト比及び約１３. ４平方ミクロンの全面積を有
するメモリセルを形成している。勿論、拡縮率、設計基
準及び最小寸法幾何学的形状はより小さな、又は、所望
により、より大きなメモリセルを得るために代えること
が可能である。
【００５８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 従来技術に基づく単一のメモリセルのレイア
ウトを示した概略平面図。
ウトを示した概略平面図。
【図２】 従来技術において公知の態様で描いた図１の
メモリセルの電気的概略図。
メモリセルの電気的概略図。
【図３】 本発明に基づくメモリセルのレイアウトに似
せて描いた電気的概略図。
せて描いた電気的概略図。
【図４】 活性区域及びポリ１を示した４個のメモリセ
ルからなる本発明に基づくレイアウトを示した概略平面
図。
ルからなる本発明に基づくレイアウトを示した概略平面
図。
【図５】 活性区域、ポリ１、ポリ２対ポリ１コンタク
ト開口、ポリ２対基板対コンタクト開口を示した４個の
メモリセルからなる本発明に基づくレイアウトを示した
概略平面図。
ト開口、ポリ２対基板対コンタクト開口を示した４個の
メモリセルからなる本発明に基づくレイアウトを示した
概略平面図。
【図６】 ポリ３、ポリ３からポリ２へのコンタクト開
口、ＶCC接続用のドーピングマスクを示した４個のメモ
リセルに対する本発明に基づくレイアウトを示した概略
平面図。
口、ＶCC接続用のドーピングマスクを示した４個のメモ
リセルに対する本発明に基づくレイアウトを示した概略
平面図。
【図７】 メタル１、メタル２、メタル１からポリ２へ
のコンタクト開口、メタル１から基板へのコンタクト開
口を示した４個のメモリセルに対する本発明に基づくレ
イアウトを示した概略平面図。
のコンタクト開口、メタル１から基板へのコンタクト開
口を示した４個のメモリセルに対する本発明に基づくレ
イアウトを示した概略平面図。
【図８】 図４，５，６に示したような層の組合わせを
包含する図５における８−８に示した位置でとった概略
断面図。
包含する図５における８−８に示した位置でとった概略
断面図。
【図９】 図４，５，６からの層の組合わせを示した図
５の９−９線に沿ってとった概略断面図。
５の９−９線に沿ってとった概略断面図。
【図１０】 ポリ１及び活性区域を示した別の実施例に
基づく単一のメモリセルのレイアウトを示した概略平面
図。
基づく単一のメモリセルのレイアウトを示した概略平面
図。
【図１１】 活性区域、ポリ１、ポリ２、ポリ３、ポリ
３からポリ２へのコンタクト開口及びメタル１からポリ
２及び基板へのコンタクト開口を示した図１０のメモリ
セルのレイアウトを示した概略平面図。
３からポリ２へのコンタクト開口及びメタル１からポリ
２及び基板へのコンタクト開口を示した図１０のメモリ
セルのレイアウトを示した概略平面図。
【図１２】 ポリ１及び活性区域を示したメモリセルの
別の実施例を示した概略平面図。
別の実施例を示した概略平面図。
【図１３】 活性区域、ポリ１、ポリ２、ポリ３、ポリ
３からポリ２へのビア開口及びメタル１からポリ２及び
基板へのコンタクト開口を示した図１２のメモリセルの
概略平面図。
３からポリ２へのビア開口及びメタル１からポリ２及び
基板へのコンタクト開口を示した図１２のメモリセルの
概略平面図。
１２ 第一格納トランジスタ １４ 第二格納トランジスタ １６ 第一アクセストランジスタ １８ 第二アクセストランジスタ ２０ 第一負荷要素 ２２ 第二負荷要素 ２３，２５ 導電線 ２４ 共通接地供給源 ２６ 第一データノード ２７ 第二データノード ３２ ワード線 ３４ 活性区域 ３６ ポリ１層 ３８ Ｎ型ドープ領域 ４０ Ｐ＋ドープ領域 ４４ ゲート電極 ４６ ソース領域 ４８ ドレイン領域 ５０ チャンネル領域 ６６ ＦＰＣＣコンタクト ６８ ＳＣ１コンタクト
Claims (27)
- 【請求項１】 集積回路内に形成されるＳＲＡＭ構成体
において、 基板、 ドレイン領域と、ゲート電極と、チャンネル領域と、ソ
ース領域とを具備する第一格納トランジスタ、 ドレイン領域と、ゲート電極と、チャンネル領域と、ソ
ース領域とを具備している第二格納トランジスタであっ
て前記第一及び第二格納トランジスタのソース領域が前
記基板内における共通領域である第二格納トランジス
タ、 ドレイン／ソース領域と、ゲート電極と、チャンネル領
域と、ソース／ドレイン領域とを具備する第一アクセス
トランジスタ、 ドレイン／ソース領域と、ゲート電極と、チャンネル領
域と、ソース／ドレイン領域とを具備する第二アクセス
トランジスタ、 電圧供給源と前記第一格納トランジスタのドレイン領域
との間に結合されている第一負荷要素、 前記第一電圧供給源と前記第二格納トランジスタのドレ
イン領域との間に結合されている第二負荷要素、を有し
ており、前記第一及び第二格納トランジスタと、前記第
一及び第二アクセストランジスタと、前記第一及び第二
負荷要素とが第一行及び第一列における第一ＳＲＡＭセ
ルを形成していることを特徴とするＳＲＡＭ構成体。 - 【請求項２】 請求項１において、更に、前記第一ＳＲ
ＡＭセルに隣接しており第一行及び第二列における第二
ＳＲＡＭセルを有しており、前記第二ＳＲＡＭセルが前
記第一ＳＲＡＭセルの第一及び第二格納トランジスタの
前記共通ソース領域とも共通領域でもある前記基板内の
共通ソース領域である第一及び第二格納トランジスタを
具備していることを特徴とするＳＲＡＭ構成体。 - 【請求項３】 請求項２において、更に、前記第一行に
隣接した第二行内の第三及び第四ＳＲＡＭセルを有して
おり、前記第三及び第四ＳＲＡＭセルは、各々が、前記
第一及び第二ＳＲＡＭセルの第一及び第二格納トランジ
スタの前記共通ソース領域とも共通領域でもある前記基
板内の共通ソース領域である第一及び第二格納トランジ
スタを具備していることを特徴とするＳＲＡＭ構成体。 - 【請求項４】 請求項３において、更に、接地供給電圧
へ結合しているメタルライン及びメタルラインから前記
共通ソース領域への電気的コンタクトを有していること
を特徴とするＳＲＡＭ構成体。 - 【請求項５】 請求項３において、更に、前記メタルラ
インから前記共通ソース領域への第二電気的コンタクト
を有しており、前記第二メタルコンタクトが前記第一メ
タルコンタクトと同一のメタルラインから同一の共通ソ
ース領域へのものであり且つ前記第一メタルコンタクト
から離隔されて前記共通ソース領域から前記接地供給電
圧への低抵抗経路を与えていることを特徴とするＳＲＡ
Ｍ構成体。 - 【請求項６】 請求項４において、更に、前記メタルラ
インから前記基板への電気的コンタクトを有しており、
前記基板へのメタルコンタクトが前記共通ソース領域へ
のコンタクトから離隔されていることを特徴とするＳＲ
ＡＭ構成体。 - 【請求項７】 請求項１において、前記第一及び第二格
納トランジスタのゲート電極及び前記第一及び第二アク
セストランジスタのゲート電極が、ゲート電極として機
能する各々の長さの部分に対して互いに実質的に平行で
あることを特徴とするＳＲＡＭ構成体。 - 【請求項８】 請求項７において、前記第一及び第二格
納トランジスタのゲート電極及び前記第一及び第二アク
セストランジスタのゲート電極がそれらのそれぞれの全
長に対して互いにほぼ平行であることを特徴とするＳＲ
ＡＭ構成体。 - 【請求項９】 請求項１において、前記第一及び第二ア
クセストランジスタ用のゲート電極が共通ゲート電極で
あり且つ単一のメモリセル内における第一及び第二アク
セストランジスタの間において実質的に直線的であるこ
とを特徴とするＳＲＡＭ構成体。 - 【請求項１０】 請求項２において、前記第一及び第二
セルの第一及び第二アクセストランジスタ用のゲート電
極がその同一の行内における全てのセルに対する共通ゲ
ート電極であり且つ第一行に沿ってその全長に亘ってほ
ぼ直線的であることを特徴とするＳＲＡＭ構成体。 - 【請求項１１】 請求項１０において、前記ゲート電極
がメモリセルの第一行全体に沿ってのその全長に対して
のゲート電極内において完全な直線を引くことが可能な
行に沿って前記ゲート電極が充分に直線的であることを
特徴とするＳＲＡＭ構成体。 - 【請求項１２】 請求項１において、前記第一及び第二
格納トランジスタのチャンネル領域及び前記第一及び第
二アクセストランジスタのチャンネル領域が実質的に直
線的であり且つ互いに平行であることを特徴とするＳＲ
ＡＭ構成体。 - 【請求項１３】 請求項１において、更に、第一格納ト
ランジスタのゲート電極を第二格納トランジスタのドレ
イン領域へ電気的に接続させているポリシリコンからな
る第一ストリップ及び前記第二格納トランジスタのゲー
ト電極を前記第一格納トランジスタのドレイン領域へ電
気的に接続しているポリシリコンからなる第二ストリッ
プを有することを特徴とするＳＲＡＭ構成体。 - 【請求項１４】 請求項１３において、前記ポリシリコ
ンからなる第一及び第二ストリップがポリシリコンの第
二層内に形成されていることを特徴とするＳＲＡＭ構成
体。 - 【請求項１５】 請求項１４において、前記負荷要素が
前記ポリシリコンの第二層の少なくとも一部の垂直上方
に位置しており且つその上側に存在しているポリシリコ
ンからなる第三層内に形成されていることを特徴とする
ＳＲＡＭ構成体。 - 【請求項１６】 集積回路内に形成されるＳＲＡＭ構成
体において、 基板、 ドレイン領域とゲート電極とチャンネル領域とソース領
域とを具備する第一格納トランジスタ、 ドレイン領域とゲート電極とチャンネル領域とソース領
域とを具備する第二格納トランジスタ、 ドレイン／ソース領域とゲート電極とチャンネル領域と
ソース／ドレイン領域とを具備する第一アクセストラン
ジスタ、 ドレイン／ソース領域とゲート電極とチャンネル領域と
ソース／ドレイン領域とを具備する第二アクセストラン
ジスタ、 電圧供給源と前記第一格納トランジスタのドレイン領域
との間に結合されている第一負荷要素、 前記第一電圧供給源と前記第二格納トランジスタのドレ
イン領域との間に結合されている第二負荷要素、を有し
ており、前記第一及び第二格納トランジスタ、前記第一
及び第二アクセストランジスタ、前記第一及び第二負荷
要素が第一行及び第一列における第一ＳＲＡＭセルを形
成しており、前記ＳＲＡＭセルが約１. ２以下のアスペ
クト比を有する実質的に正方形であることを特徴とする
ＳＲＡＭ構成体。 - 【請求項１７】 請求項１６において、前記ＳＲＡＭセ
ルが１. １より小さなアスペクト比を有していることを
特徴とするＳＲＡＭ構成体。 - 【請求項１８】 請求項１６において、前記ＳＲＡＭセ
ルが１. ０より小さなアスペクト比を有していることを
特徴とするＳＲＡＭ構成体。 - 【請求項１９】 請求項１６において、更に、第二、第
三及び第四ＳＲＡＭセルを有しており、前記第一及び第
二ＳＲＡＭセルが第一行内及び第一及び第二列内にあり
且つ前記第三及び第四ＳＲＡＭセルが第二行内及び第一
及び第二列内にあり、前記一組の四つのＳＲＡＭセルが
約１. ２より小さなアスペクト比を有するという点にお
いて実質的に正方形であることを特徴とするＳＲＡＭ構
成体。 - 【請求項２０】 請求項１６において、前記第一及び第
二格納トランジスタのゲート電極及び前記第一及び第二
アクセストランジスタのゲート電極が、ゲート電極とし
て機能する各々の長さの部分に対し互いに実質的に平行
であることを特徴とするＳＲＡＭ構成体。 - 【請求項２１】 請求項１６において、前記第一及び第
二格納トランジスタのソース領域が前記基板内の共通領
域であることを特徴とするＳＲＡＭ構成体。 - 【請求項２２】 請求項１６において、更に、第二、第
三、第四ＳＲＡＭセルを有しており、前記第二、第三及
び第四ＳＲＡＭセルの各々は、前記第一ＳＲＡＭセルの
第一格納トランジスタの前記共通ソース領域とも共通領
域でもある前記基板内の共通ソース領域を具備する第一
及び第二格納トランジスタを具備していることを特徴と
するＳＲＡＭ構成体。 - 【請求項２３】 集積回路内に形成されるＳＲＡＭ構成
体において、 基板、 ドレイン領域と、ゲート電極と、チャンネル領域と、ソ
ース領域とを具備する第一格納トランジスタ、 ドレイン領域と、ゲート電極と、チャンネル領域と、ソ
ース領域とを具備する第二格納トランジスタ、 ドレイン／ソース領域と、ゲート電極と、チャンネル領
域と、ソース／ドレイン領域とを具備する第一アクセス
トランジスタ、 ドレイン／ソース領域と、ゲート電極と、チャンネル領
域と、ソース／ドレイン領域とを具備する第二アクセス
トランジスタであって前記第一及び第二格納トランジス
タのゲート電極及び前記第一及び第二アクセストランジ
スタのゲート電極が互いに実質的に平行である第二アク
セストランジスタ、 電圧供給源と前記第一格納トランジスタのドレイン領域
との間に結合されている第一負荷要素、 前記第一電圧供給源と前記第二格納トランジスタのドレ
イン領域との間に結合されている第二負荷要素、を有し
ており、前記第一及び第二格納トランジスタ、前記第一
及び第二アクセストランジスタ、前記第一及び第二負荷
要素が第一行及び第一列における第一ＳＲＡＭセルを形
成していることを特徴とするＳＲＡＭ構成体。 - 【請求項２４】 請求項２３において、更に、前記第一
格納トランジスタのゲート電極を前記第二格納トランジ
スタのドレイン領域へ電気的に接続させているポリシリ
コンの第一ストリップ及び前記第二格納トランジスタの
ゲート電極を前記第一格納トランジスタのドレイン領域
へ電気的に接続させているポリシリコンの第二ストリッ
プを有しており、前記それぞれの第一及び第二格納トラ
ンジスタのゲート電極がゲート電極部分からポリシリコ
ンのそれぞれのストリップとの接続部にかけてほぼ平行
で且つ直線的であることを特徴とするＳＲＡＭ構成体。 - 【請求項２５】 請求項２３において、前記アクセスト
ランジスタのゲート電極が前記二つのアクセストランジ
スタの全長に亘って実質的に直線的に延在していること
を特徴とするＳＲＡＭ構成体。 - 【請求項２６】 請求項２３において、前記第一及び第
二格納トランジスタのソース領域が前記基板内の共通領
域であることを特徴とするＳＲＡＭ構成体。 - 【請求項２７】 ＳＲＡＭ構成体の製造方法において、 半導体基板内に活性区域を画定し、 前記活性区域の少なくとも一部の上にゲート酸化膜を形
成し、 前記ゲート酸化膜の上にポリシリコンからなる第一層を
付着形成し、 前記ポリシリコンからなる第一層の上に絶縁層を形成
し、 選択した位置において前記絶縁層をエッチングして前記
ポリシリコンの選択した区域を露出させ且つ前記ポリシ
リコンのその他の区域を前記絶縁層によって被覆させた
ままとし、 選択した位置において前記ポリシリコンをエッチングし
て複数個のゲート電極を形成し、尚前記ゲート電極のう
ちの二つは第一及び第二格納トランジスタのそれぞれに
対するものであり、且つ前記ゲート電極のうちの二つは
アクセストランジスタのそれぞれに対するものであり、 前記活性区域内及び前記ポリシリコンの第一層内に第一
導電型のドーパントを注入し、 選択した位置において前記活性区域の上表面を露出させ
るために開口を形成し、前記活性区域の前記露出された
領域はそれぞれの格納トランジスタのドレイン領域と、
それぞれのアクセストランジスタのドレイン／ソース領
域と、それぞれのアクセストランジスタのソース／ドレ
イン領域とを包含しており、 前記活性区域の露出領域及び前記ポリシリコンの露出部
分と電気的に接触してポリシリコンからなる第二層を付
着形成し、 前記ポリシリコンからなる第二層を選択した不純物でド
ーピングし、 第二絶縁層を付着形成し、 前記第二絶縁層内の選択した領域に開口をエッチングし
て前記ポリシリコンからなる第二層を露出させ、 前記開口において前記ポリシリコンからなる第二層と電
気的に接触した状態でポリシリコンからなる第三層を付
着形成し、 前記ポリシリコンからなる第三層の選択した部分をドー
パントでドーピングし、 前記ポリシリコンからなる第三層の上に第三絶縁層を付
着形成し、 前記アクセストランジスタのソース／ドレイン領域にお
いて電気的に接触している前記ポリシリコンからなる第
二層を露出させるために選択した位置において前記第二
及び第三絶縁層を貫通して開口をエッチングし、 前記開口において前記ポリシリコンからなる第二層と電
気的に接触しているメタル層を表面上に付着形成して前
記アクセストランジスタのソース／ドレイン領域におい
て前記ポリシリコンからなる第二層を貫通して前記メタ
ルから前記基板への電気的コンタクトを与える、上記各
ステップを有することを特徴とする方法。
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