KR102623547B1 - 반도체 소자 - Google Patents

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Abstract

본 발명의 기술적 사상에 의한 반도체 소자는, 벌집(honeycomb) 구조로 배치되는 복수의 하부 전극들, 및 복수의 하부 전극들을 서로 연결하여 지지하고 복수의 하부 전극들을 오픈시키는 복수의 오픈 영역들을 가지는 지지대를 포함하되, 벌집 구조로 배치되는 복수의 하부 전극들은 육각형의 꼭짓점들에 위치하는 하부 전극들과 육각형의 중심점에 위치하는 하부 전극이 제1 육각형 구조를 구성하고, 제1 육각형 구조의 꼭짓점들에 위치하는 하부 전극들이 각각 다른 6개의 육각형 구조의 중심점에 위치하는 하부 전극이 되며, 제1 육각형 구조의 중심점에 위치하는 하부 전극이 다른 6개의 육각형 구조의 꼭짓점들에 위치하는 하부 전극들 중 하나로서 서로 공유되고, 지지대는 제1 육각형 구조의 중심점에 배치되는 하부 전극의 3개 영역을 오픈 영역들에 의하여 오픈하고, 제1 육각형 구조의 꼭짓점들에 배치되는 하부 전극들의 2개 영역을 오픈 영역들에 의하여 오픈하는 구조를 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로서, 보다 상세하게는, 하부 전극들의 쓰러짐을 방지하는 지지대를 포함하는 반도체 소자에 관한 것이다.
최근 미세화된 반도체 공정 기술의 급속한 발전으로 반도체 소자의 고집적화가 가속화됨에 따라 단위 셀 면적이 감소하고 있으며, 단위 셀 내에서 커패시터가 차지할 수 있는 면적도 줄어들고 있다. 예를 들어, 디램(DRAM)과 같은 반도체 소자는 집적도가 높아지면서 단위 셀이 차지하는 면적은 줄어드는 반면, 필요한 정전 용량은 유지되거나 증가되는 것이 요구되고 있다. 이러한 요구에 따라 하부 전극들의 종횡비가 매우 커지고 있다. 그 결과, 하부 전극들이 유전막 형성 전에 쓰러지거나 부러지는 문제가 발생하고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 하부 전극들의 쓰러짐을 방지하면서도 후속 공정의 원활한 진행을 위해 모든 하부 전극들이 오픈되는 지지대를 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 하부 전극들의 쓰러짐을 방지하면서도 후속 공정의 원활한 진행을 위해 모든 하부 전극들이 오픈되는 지지대를 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자는, 벌집(honeycomb) 구조로 배치되는 복수의 하부 전극들 및 상기 복수의 하부 전극들을 서로 연결하여 지지하고, 상기 복수의 하부 전극들을 오픈시키는 복수의 오픈 영역들을 가지는 지지대를 포함하되, 상기 벌집 구조로 배치되는 복수의 하부 전극들은, 육각형의 꼭짓점들에 위치하는 하부 전극들과 육각형의 중심점에 위치하는 하부 전극이 제1 육각형 구조를 구성하고, 상기 제1 육각형 구조의 꼭짓점들에 위치하는 하부 전극들이 각각 다른 6개의 육각형 구조의 중심점에 위치하는 하부 전극이 되며, 상기 제1 육각형 구조의 중심점에 위치하는 하부 전극이 상기 다른 6개의 육각형 구조의 꼭짓점들에 위치하는 하부 전극들 중 하나로서 서로 공유되고, 상기 지지대는, 상기 제1 육각형 구조의 중심점에 배치되는 상기 하부 전극의 3개 영역을 상기 오픈 영역들에 의하여 오픈하고, 상기 제1 육각형 구조의 꼭짓점들에 배치되는 상기 하부 전극들의 2개 영역을 상기 오픈 영역들에 의하여 오픈하는 구조를 포함한다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자는, 기판 상에 상기 기판의 상면과 평행한 제1 방향 및 상기 제1 방향과 수직인 제2 방향을 따라 배치된 복수의 하부 전극들 및 상기 복수의 하부 전극들을 서로 연결하여 지지하고, 복수의 오픈 영역들을 가지는 평판 형태의 지지대를 포함하되, 상기 지지대는, 서로 다른 두 개의 형상을 반복하여 포함하고, 상기 복수의 오픈 영역들은, 하나의 형상을 반복하여 포함하고, 상기 복수의 하부 전극들 각각의 일부분을 모두 오픈시킨다.
본 발명의 기술적 사상에 의한 반도체 소자는, 복수의 하부 전극들을 서로 연결하여 지지하고, 상기 복수의 하부 전극들 각각의 일부분을 모두 오픈시키는 복수의 오픈 영역들 및 서로 다른 두 개의 형상을 가지는 지지 패턴들을 반복하여 포함하는 지지대를 구비하여, 원활하고 균일한 후속 공정을 통해 반도체 소자의 신뢰성 및 생산성을 확보할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 복수의 하부 전극들 및 지지대에 대한 개략적인 사시도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 복수의 하부 전극들의 벌집(honeycomb) 구조의 배치를 설명하기 위한 개념도이다.
도 3a 내지 도 14b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 15는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 복수의 하부 전극들 및 지지대에 대한 개략적인 사시도이다.
도 16은 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 복수의 하부 전극들 및 지지대에 대한 개략적인 사시도이다.
도 17은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 시스템의 개략도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 복수의 하부 전극들 및 지지대에 대한 개략적인 사시도이다.
도 1을 참조하면, 반도체 소자(100)는 전하 저장소, 예를 들어, 커패시터를 포함할 수 있다. 커패시터는 정전 용량 증가를 위해 스토리지 전극, 즉 하부 전극(120)을 실린더형 구조로 형성할 수 있다. 설명의 편의를 위하여, 유전막(150, 도 14b 참조) 및 상부 전극(160, 도 14b 참조)을 생략하여 도시하였다.
본 발명의 기술적 사상에 의한 반도체 소자(100)에서, 하부 전극(120)은 도시된 바와 같이 실린더형 구조로 형성되거나, 일부 실시예들에서, 필라형 구조로 형성될 수 있다. 다른 일부 실시예들에서, 하부 전극(120)은 실린더형 구조의 아래에 필라형 구조가 배치되도록 형성될 수 있다.
복수의 하부 전극들(120)은 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 배열되어 복수의 행과 열을 이룰 수 있다. 한편, 복수의 하부 전극들(120) 간의 공간을 확보하기 위하여, 어느 하나의 행을 구성하는 하부 전극들(120)은 이웃하는 다른 행을 구성하는 하부 전극들(120)과 엇갈려 배열될 수 있다. 즉, 어느 하나의 행의 하부 전극들(120)과 이웃하는 다른 행의 하부 전극들(120)의 X 좌표값은 서로 다를 수 있다. 이와 같이, 복수의 하부 전극들(120)이 서로 엇갈려 배열됨으로써, 복수의 하부 전극들(120) 사이에 비교적 넓은 공간이 확보되어, 유전막 형성 공정 등과 같은 후속 공정에서 유전막을 균일하게 형성하는 것에 기여할 수 있다.
또한, 복수의 하부 전극들(120)은 육각형의 꼭짓점들과 중심점에 배치되는 벌집(honeycomb) 구조를 이룰 수 있다. 복수의 하부 전극들(120)의 벌집 구조는 후술하는 도 2를 참조하여 자세히 설명하도록 한다.
복수의 하부 전극들(120)의 종횡비는 매우 클 수 있다. 예를 들어, 복수의 하부 전극들(120)의 종횡비는 약 10 내지 30일 수 있다. 또한, 복수의 하부 전극들(120)의 각각의 직경은 약 20㎚ 내지 100㎚일 수 있고, 복수의 하부 전극들(120)의 높이는 약 500㎚ 내지 4000㎚일 수 있다. 물론, 복수의 하부 전극들(120)의 구조가 상기 수치들에 한정되는 것은 아니다.
이와 같이, 복수의 하부 전극들(120)의 종횡비가 커짐에 따라, 복수의 하부 전극들(120)이 쓰러지거나 부러짐이 발생할 수 있다. 이에 따라, 본 발명의 기술적 사상에 의한 반도체 소자(100)는 복수의 하부 전극들(120)의 쓰러지거나 부러짐을 방지하기 위하여 지지대(130)를 포함할 수 있다.
지지대(130)는 복수의 오픈 영역들(OP)을 포함하도록 형성될 수 있다. 또한, 상기 지지대(130)는 제1 지지 패턴(130A) 및 상기 제1 지지 패턴(130A)과 형상을 달리하는 제2 지지 패턴(130B)을 포함할 수 있다. 상기 복수의 오픈 영역들(OP)은 소정의 규칙을 가지고 배치되며, 복수의 오픈 영역들(OP) 각각은 6개의 하부 전극들(120)을 오픈시킬 수 있도록 형성될 수 있다.
여기서, 지지대(130)의 오픈 영역(OP)이 6개의 하부 전극들(120)을 오픈시킨다는 것은 유전막 형성 전의 지지대(130)의 구조를 언급하는 것이다. 유전막(150, 도 14b 참조) 및 상부 전극(160, 도 14b 참조)이 형성된 후에는 하부 전극들(120)이 유전막(150) 및 상부 전극(160)에 의해 덮이게 되므로 오픈 영역(OP)을 통해 하부 전극들(120)이 오픈되지 않을 수 있다. 상기 오픈 영역(OP)의 의미는 평판 형태의 지지대(130)에서 오픈된 영역, 즉, 하부 전극(120) 중 지지대(130)와 접촉하지 않는 영역을 의미하는 것이지, 반도체 소자(100)에서 오픈된 영역을 의미하는 것은 아니다.
지지대(130)는 복수의 하부 전극들(120)의 상부 끝단 측면 부분에 형성되어 복수의 하부 전극들(120) 간을 지지하는 구조로 형성될 수 있다. 이에 따라, 도시된 바와 같이 지지대(130)는 복수의 하부 전극들(120)의 상면을 노출시킬 수 있다.
한편, 오픈 영역(OP)은 6개의 하부 전극들(120) 각각의 일부, 예를 들어, 측면 일부를 오픈시키는 구조를 가질 수 있다. 오픈 영역(OP)의 구조에 따라, 오픈 영역(OP)을 통해 오픈되는 복수의 하부 전극들(120)의 측면의 면적이 달라질 수 있다.
참고로, 오픈되는 하부 전극들(120)의 비율이 높을수록 유전막 형성 공정 등과 같은 후속 공정을 원활하고 균일하게 진행할 수 있다. 이와 반대로, 오픈되는 하부 전극들(120)의 비율이 낮을수록 후속 공정을 원활하고 균일하게 진행하기 어려울 수 있다. 즉, 오픈되지 않은 하부 전극들(120)이 많을수록, 하부 전극(120)에 대한 유전막 등의 형성이 불완전 및 불균일하게 이루어질 수 있다. 이에 따라, 반도체 소자(100)의 성능이 저하되거나 신뢰성이 떨어질 수 있다.
오픈 영역(OP) 및 지지대(130)의 구조 및 배치에 대한 자세한 내용은 후술하는 도 13a 및 도 13b를 참조하여 자세히 설명하도록 한다.
본 발명의 기술적 사상의 반도체 소자(100)는 복수의 하부 전극들(120)을 지지하기 위하여, 각각 6개의 하부 전극들(120)을 오픈시키는 복수의 오픈 영역들(OP)을 구비한 지지대(130)를 포함함으로써, 높은 오픈 비율을 갖는 지지대(130)를 구현할 수 있다. 이에 따라, 후속 공정을 원활하게 진행시켜 반도체 소자(100)의 신뢰성을 향상시킬 수 있다.
또한, 이러한 복수의 오픈 영역들(OP)을 구비한 지지대(130)를 형성하는 제조 공정을, 미세 패턴 형성을 위한 포토리소그래피 공정의 추가 없이, 기존의 포토리소그래피 공정을 이용하여 구현함으로써, 반도체 소자(100)의 생산성을 높일 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 복수의 하부 전극들의 벌집 구조의 배치를 설명하기 위한 개념도이다.
도 2를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자(100, 도 1 참조)의 복수의 하부 전극들(120)은 벌집 구조로 배치될 수 있다. 벌집 구조는 육각형의 꼭짓점들(H1, H2, H3, H4, H5, H6)과 중심점(Hc)으로 복수의 하부 전극들(120)이 배치되는 구조를 가질 수 있다. 복수의 하부 전극들(120)은 또한 도시된 바와 같이 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 벌집 구조가 겹쳐서 연속되는 구조로 배치될 수 있다.
구체적으로, 중심 육각형(Hec, 실선으로 도시됨)의 6개의 꼭짓점들(H1, H2, H3, H4, H5, H6) 각각은 이웃하여 배치된 6개의 육각형의 각각의 중심점이 되고, 중심 육각형(Hec)의 중심점(Hc)은 6개의 육각형에 의해 서로 공유되는 구조로 복수의 하부 전극들(120)이 배치될 수 있다. 예를 들어, 제2 꼭짓점(H2)이 제2 육각형(He2, 일점쇄선으로 도시됨)의 중심점이 되고, 제5 꼭짓점(H5)은 제5 육각형(He5, 점선으로 도시됨)의 중심점이 되며, 중심 육각형(Hec)의 중심점(Hc)은 제2 육각형(He2) 및 제5 육각형(H25)의 6개의 꼭짓점들 중 하나로서 서로 공유될 수 있다.
복수의 하부 전극들(120)의 벌집 구조에서 육각형은 정육각형일 수 있다. 또한, 중심점(Hc)을 공유하는 6개의 삼각형은 모두 정삼각형일 수 있다. 이에 따라, 하나의 육각형 내에서 이웃하는 꼭짓점들 사이 또는 꼭짓점과 중심점 사이는 모두 동일한 간격으로 배치될 수 있다.
이와 같이, 복수의 하부 전극들(120)이 벌집 구조로 배치됨으로써, 복수의 하부 전극들(120)이 서로 일정한 간격으로 유지되고, 이에 따라, 후속 공정에서 유전막 및 상부 전극이 균일하게 형성되어 균일한 성능의 커패시터를 구비한 반도체 소자를 구현하는데 기여할 수 있다.
한편, 도 2에서 복수의 하부 전극들(120)은, 도 1에서 도시한 것과 같이 2개의 동심원으로 표시하지 않고 하나의 원으로 표시하고 있는데, 이는 단순히 설명의 편의를 위한 것이다. 실제의 반도체 소자에서 복수의 하부 전극들(120)은 도 1에서 도시한 것과 같이 소정의 두께를 가질 수 있다.
도 3a 내지 도 14b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 3a, 도 4a, ..., 및 도 14a는 반도체 소자(100, 도 1 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도들이다. 도 3b, 도 4b, ..., 및 도 14b는 각각 도 3a, 도 4a, ..., 및 도 14a의 B - B' 선의 단면에 대응하는 단면도들이다.
도 3a 및 도 3b를 참조하면, 반도체 기판(110) 상의 층간 절연막(113) 내에 콘택 플러그(111)를 형성하고, 층간 절연막(113) 및 콘택 플러그(111)의 상면에 식각 저지막(115L)을 형성한 후, 식각 저지막(115L)의 상면에 몰드층(125L)을 형성한다.
반도체 기판(110)은 Si 또는 Ge와 같은 반도체로 이루어질 수 있다. 일부 실시예들에서, 상기 반도체 기판(110)은 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 실시예들에서, 상기 반도체 기판(110)은 SOI(silicon on insulator) 구조를 가질 수 있다. 상기 반도체 기판(110)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 반도체 기판(110)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
몰드층(125L)은 실리콘 산화막을 포함할 수 있다. 예를 들어, 몰드층(125L)은 BPSG(Boro Phosphorous Silicate Glass), SOD(Spin On Dielectric), PSG(Phosphorous Silicate Glass), LPTEOS(Low Pressure Tetra Ethyl Ortho Silicate), 또는 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)와 같은 물질을 사용할 수 있다. 몰드층(125L)은 약 500㎚ 내지 4000㎚의 두께로 형성할 수 있으며, 상기 수치에 한정되는 것은 아니다.
이어서, 몰드층(125L) 상에 지지대 형성층(130L)을 형성한다. 여기서, 지지대 형성층(130L)은 후속하는 습식 식각 공정 시, 하부 전극이 쓰러지는 것을 방지하기 위한 구조를 구성하는 물질로서, 예를 들어, 실리콘 질화막 또는 폴리실리콘막과 같은 물질을 사용할 수 있다. 지지대 형성층(130L)은 약 20㎚ 내지 150㎚의 두께로 형성할 수 있으며, 상기 수치에 한정되는 것은 아니다.
이어서, 지지대 형성층(130L) 상에 제1 희생막(141L)을 형성한다. 여기서, 제1 희생막(141L)은 TEOS, BPSG, PSG, USG(Undoped Silicate Glass), SOD, HDP(High Density Plasma oxide)와 같은 물질을 사용할 수 있다. 제1 희생막(141L)은 약 50㎚ 내지 200㎚의 두께로 형성할 수 있으며, 상기 수치에 한정되는 것은 아니다.
이어서, 제1 희생막(141L) 상에 제2 희생막을 형성한 후, 제2 희생막 상에 포토레지스트를 도포하고 노광 및 현상으로 상기 포토레지스트를 패터닝하여, 포토레지스트 패턴(143)을 형성한다. 상기 포토레지스트 패턴(143)에 의해 복수의 하부 전극들이 형성될 오픈 영역이 정의될 수 있다. 여기서, 제2 희생막은 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 폴리실리콘막과 같은 물질을 사용할 수 있다. 또한, 제2 희생막 상에 반사 방지막(Anti Reflective Coating, ARC)(미도시)을 형성할 수도 있다.
이어서, 포토레지스트 패턴(143)을 식각 마스크로 이용하여, 제2 희생막을 식각하여 제2 희생 패턴(142)을 형성한다. 제2 희생막 상에 반사 방지막이 형성된 경우, 상기 반사 방지막도 식각하여 반사 방지 패턴을 형성한다.
도 4a 및 도 4b를 참조하면, 포토레지스트 패턴(143, 도 3b 참조)을 제거한 후, 제2 희생 패턴(142)을 식각 마스크로 이용하여, 제1 희생막(141L, 도 3b 참조), 지지대 형성층(130L, 도 3b 참조), 몰드층(125L, 도 3b 참조) 및 식각 저지막(115L, 도 3b 참조)을 순차적으로 식각한다.
이에 따라, 복수의 오픈 홀들(G1)이 형성되고, 오픈 홀(G1)을 통해 콘택 플러그(111)의 상면이 노출될 수 있다. 한편, 상기 식각을 통해, 제1 희생막(141L)은 제1 희생 패턴(141)이 되고, 지지대 형성층(130L)은 지지대 패턴(130P)이 되고, 몰드층(125L)은 몰드 패턴(125)이 되고, 식각 저지막(115L)은 식각 저지 패턴(115)이 된다.
몰드층(125L)을 건식 식각하는 경우, 복수의 오픈 홀들(G1)은 상부 선폭보다 하부 선폭이 작아지는 형태가 될 수 있다. 다만, 설명의 편의를 위하여 도면에는 수직 형태로 도시하고 있다. 일부 실시예들에서, 과도 식각을 수반하여 콘택 플러그(111) 상면에 홈(111T)이 형성되도록 할 수 있다. 다른 실시예들에서, 콘택 플러그(111) 상면에 홈이 형성되지 않도록 할 수 있다.
도 5a 및 도 5b를 참조하면, 제2 희생 패턴(142, 도 4b 참조)을 제거한 후, 결과물 전면에 하부 전극으로 사용될 도전 물질을 컨포멀하게(conformally) 형성한다. 이 후, 노드 분리 공정을 진행하여 오픈 홀(G1, 도 4b 참조)의 하면 및 측면을 따라 복수의 하부 전극들(120)을 형성한다.
복수의 하부 전극들(120)이 되는 도전 물질은 금속 질화막, 금속막 또는 이들이 조합된 물질 중 어느 하나를 포함할 수 있다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 도전 물질은 화학 기상 증착(Chemical Vapor Deposition, CVD) 방식 또는 원자층 증착(Atomic Layer Deposition, ALD) 방식으로 형성할 수 있고, 약 20㎚ 내지 100㎚의 두께로 형성할 수 있다.
상기 노드 분리 공정은 에치백(etch-back) 방식 또는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 방식을 이용하여 제1 희생 패턴(141, 도 4b 참조)까지 제거한다. 상기 제1 희생 패턴(141)은 상기 노드 분리 공정 진행 시, 지지대 패턴(130P)을 보호하는 역할을 할 수 있다.
이웃한 복수의 하부 전극들(120)은 몰드 패턴(125)에 의해 서로 절연 및 분리된다. 오픈 홀(G1)이 상부 선폭보다 하부 선폭이 작아지는 형상인 경우, 복수의 하부 전극들(120)에도 그러한 형상이 전사될 수 있다. 따라서, 복수의 하부 전극들(120)은 상부 선폭보다 하부 선폭이 작아지는 형상이 될 수 있다.
복수의 하부 전극들(120)의 하면은 콘택 플러그(111)의 상면에 형성된 홈(111T)에 안착되는 형태로 견고하게 접촉 및 적층될 수 있다. 한편, 복수의 하부 전극들(120)의 상부 외벽은 지지대 패턴(130P)에 의해 고정 및 지지될 수 있다.
도 6a 및 도 6b를 참조하면, 복수의 하부 전극들(120) 및 지지대 패턴(130P)의 전면에 제3 희생막(145)을 형성하고, 제3 희생막(145) 상에 제4 희생막(146)을 형성한다. 이 후, 제4 희생막(146) 상에 제1 하드마스크막(210L)을 형성하고, 제1 하드마스크막(210L) 상에 반사 방지막(215L)을 형성한 후, 반사 방지막(215L) 상에 포토마스크 패턴(PM)을 형성한다.
여기서, 제3 희생막(145)은 TEOS, BPSG, PSG, USG, SOD, HDP와 같은 실리콘 산화막을 포함할 수 있다. 또한, 제4 희생막(146)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 폴리실리콘막 등을 포함할 수 있고, 제3 희생막(145)과 식각 선택비를 달리하는 물질로 형성될 수 있다.
제1 하드마스크막(210L)은 후술하는 스페이서막(220L, 도 8b 참조)과 충분한 식각 선택비를 갖는 물질이면 되고, 특별히 한정되지 않는다. 예를 들어, 상기 제1 하드마스크막(210L)은 탄소계 물질일 수 있다. 보다 구체적으로, 상기 제1 하드마스크막(210L)은 비정질 탄소막(amorphous carbon layer, ACL) 또는 탄소 함량이 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그 유도체로 이루어지는 막인 스핀-온 하드마스크(spin-on hardmask, SOH) 등일 수 있다.
반사 방지막(215L)은 무기 반사 방지막, 유기 반사 방지막, 또는 이들의 조합으로 이루어질 수 있다. 반사 방지막(215L)은 포토마스크 패턴(PM)을 형성하기 위한 포토리소그래피 공정에서 제1 하드마스크막(210L)의 표면 또는 계면에서 반사되는 빛을 흡수하거나 간섭 효과를 이용하여 상쇄시킬 수 있다. 일부 실시예들에서, 상기 반사 방지막(215L)은 생략될 수 있다.
포토레지스트를 도포하고 노광 및 현상으로 상기 포토레지스트를 패터닝하여 포토마스크 패턴(PM)을 형성한다. 여기서, 포토마스크 패턴(PM)에 의해 제1 지지 패턴(130A, 도 13b 참조)이 형성될 영역이 정의될 수 있다.
상기 포토마스크 패턴(PM)은 이웃하는 3개의 하부 전극들(120A, 120B, 120D) 각각의 일부에 걸쳐 형성되는 원형일 수 있으며, 반도체 기판(110)의 상면과 평행한 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 배열되어 복수의 행과 열을 이룰 수 있다. 어느 하나의 행을 구성하는 포토마스크 패턴(PM)은 이웃하는 다른 행을 구성하는 포토마스크 패턴(PM)과 엇갈려 배열될 수 있다. 또한, 일부의 하부 전극들(120C) 상에는 상기 포토마스크 패턴(PM)이 형성되지 않을 수 있다.
반도체 소자의 집적도가 증가함에 따라, 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 고도로 스케일링(scaling)된 반도체 소자에서, 포토리소그래피 공정의 기술적 한계로 인해, 모든 하부 전극들(120) 상에 포토마스크 패턴(PM)을 이웃하여 반복적으로 형성하는 것은 매우 어렵다.
따라서, 본 발명의 기술적 사상에 의한 반도체 소자의 제조 공정은, 기존의 포토리소그래피 공정을 이용하여, 일부의 하부 전극들(120C) 상에는 상기 포토마스크 패턴(PM)이 형성되지 않더라도, 결과적으로 모든 하부 전극들(120)을 오픈시킬 수 있는 복수의 오픈 영역들을 구비한 지지대를 형성하는 것이다.
도 7a 및 도 7b를 참조하면, 포토마스크 패턴(PM, 도 6b 참조)을 식각 마스크로 이용하여, 반사 방지막(215L, 도 6b 참조) 및 제1 하드마스크막(210L, 도 6b 참조)을 식각한다. 이에 따라, 반사 방지막(215L)은 반사 방지 패턴(215)이 되고, 제1 하드마스크막(210L)은 제1 하드마스크 패턴(210)이 되고, 제4 희생막(146)의 상면이 노출될 수 있다.
포토마스크 패턴(PM, 도 6b 참조)은 애싱(ashing) 및 스트립(strip) 공정을 이용하여 제거할 수 있다. 상기 포토마스크 패턴(PM)의 제거 공정은 상기 제1 하드마스크 패턴(210) 및 상기 제4 희생막(146)의 식각이 억제되는 조건에서 수행될 수 있다.
도 8a 및 도 8b를 참조하면, 반사 방지 패턴(215) 및 제1 하드마스크 패턴(210)의 노출된 표면 및 제4 희생막(146)의 상면에 스페이서막(220L)을 컨포멀하게 형성한다.
상기 스페이서막(220L)은, 예를 들어, 화학 기상 증착 방식 또는 원자층 증착 방식에 의하여 형성될 수 있으나, 이들 방식에 한정되는 것은 아니다. 상기 스페이서막(220L)은 상기 제1 하드마스크 패턴(210)과 식각 선택비를 갖는 물질이면 되고, 특별히 한정되지 않는다. 예를 들어, 상기 스페이서막(220L)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막으로 형성될 수 있다.
상기 스페이서막(220L)의 폭(220W)은 이웃하는 3개의 하부 전극들(120A, 120B, 120D)의 상부를 모두 포함하고, 상부에 포토마스크 패턴(PM, 도 6b 참조)이 형성되지 않은 일부의 하부 전극(120C)의 상부의 적어도 일부까지 포함하도록 형성될 수 있다. 여기서, 상기 스페이서막(220L)의 폭(220W)으로 구성된 영역에 의해 복수의 오픈 영역들(OP, 도 13a 참조)이 형성될 영역이 정의될 수 있다.
도 9a 및 도 9b를 참조하면, 스페이서막(220L)의 전면에 형성되고, 상면의 레벨이 동일한 평탄막이 되도록 제2 하드마스크막(230L)을 형성한다.
상기 제2 하드마스크막(230L)은 스페이서막(220L)과 충분한 식각 선택비를 갖는 물질이면 되고, 예를 들어, 제1 하드마스크막(210L)과 동일한 물질일 수 있다.
일부 실시예들에서, 제2 하드마스크막(230L)을 상면의 레벨이 동일한 평탄막이 되도록 스페이서막(220L) 상에 형성하기 위해서, 상기 제2 하드마스크막(230L)의 조성물은 용액 형태로 제조되어 스핀-온 코팅(spin-on coating) 방식으로 상기 스페이서막(220L) 상에 도포될 수 있다.
이에 따라, 제2 하드마스크막(230L)은 요철 패턴을 포함하는 스페이서막(220L)을 모두 덮고, 상기 제2 하드마스크막(230L)의 상면은 실질적으로 편평하도록 형성될 수 있다. 물론, 제2 하드마스크막(230L)의 형성 방식이 이에 한정되는 것은 아니다. 또한, 상기 제2 하드마스크막(230L)의 상면의 레벨은 상기 스페이서막(220L)의 상면의 레벨보다 높게 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 제2 하드마스크막(230L, 도 9b 참조), 스페이서막(220L, 도 9b 참조), 및 반사 방지 패턴(215, 도 9b 참조)을 전면 식각하여, 스페이서 패턴(220) 및 제2 하드마스크 패턴(230)을 형성하고, 제1 하드마스크 패턴(210)의 상면이 노출될 수 있다.
상기 전면 식각 공정은 에치백 방식 또는 화학적 기계적 연마 방식을 이용하여 반사 방지 패턴(215)까지 제거한다. 상기 반사 방지 패턴(215)은 상기 전면 식각 공정 진행 시, 제1 하드마스크 패턴(210)을 보호하는 역할을 할 수 있다.
상기 전면 식각 공정의 결과물로서, 제1 하드마스크 패턴(210), 스페이서 패턴(220), 및 제2 하드마스크 패턴(230)이 각각 노출된다. 앞서 설명한 바와 같이, 제1 하드마스크 패턴(210) 및 제2 하드마스크 패턴(230)이 동일한 탄소계 물질로 형성되는 경우, 상기 탄소계 물질들 사이에 상기 스페이서 패턴(220)을 구성하는 실리콘 산화막이 위치할 수 있다. 즉, 서로 다른 식각 선택비를 가지는 적어도 2종류의 물질이 제4 희생막(146) 상에 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 노출된 스페이서 패턴(220)을 식각하여 하부 스페이서 패턴(220M)을 형성하고, 제4 희생막(146)의 상면이 노출되도록 한다.
제1 하드마스크 패턴(210) 및 제2 하드마스크 패턴(230)을 구성하는 물질과 스페이서 패턴(220, 도 10b 참조)을 구성하는 물질 사이의 식각 선택비를 이용하여, 상기 스페이서 패턴(220)이 외부로 노출된 부분을 식각하여, 상기 제4 희생막(146)의 상면이 노출되도록 한다.
상기 스페이서 패턴(220)의 식각은 상기 제1 하드마스크 패턴(210) 및 상기 제2 하드마스크 패턴(230)의 식각이 억제되는 조건에서 수행될 수 있다. 이로써, 제1 하드마스크 패턴(210) 및 제2 하드마스크 패턴(230)으로 구성된 식각 마스크를 1회의 포토리소그래피 공정만을 이용하여 형성할 수 있다.
즉, 기존의 포토리소그래피 공정을 이용하여, 모든 하부 전극들(120)을 오픈시킬 수 있는, 제1 하드마스크 패턴(210) 및 제2 하드마스크 패턴(230)으로 구성된 식각 마스크를 형성할 수 있다.
도 12a 및 도 12b를 참조하면, 제1 하드마스크 패턴(210, 도 11b 참조) 및 제2 하드마스크 패턴(230, 도 11b 참조)을 식각 마스크로 이용하여 제4 희생막(146, 도 11b 참조)을 식각한다. 이 후, 상기 제4 희생막(146)을 식각 마스크로 이용하여 제3 희생막(145)을 식각하고, 지지대 패턴(130P, 도 11b 참조)의 일부를 식각하여 오픈 영역(OP)이 구비된 지지대(130)를 형성한다.
상기 식각 공정 후, 제4 희생막(146)은 제거되고, 제3 희생막(145)은 복수의 오픈 홀들(G3)을 포함하는 제3 희생 패턴(145M)이 된다. 또한, 지지대 패턴(130P)의 식각 시, 복수의 하부 전극들(120)의 일부 표면이 노출될 수 있다.
이와 같이, 복수의 오픈 홀들(G3) 및 오픈 영역(OP)이 형성됨으로써, 후속하는 습식 식각 공정 시, 습식 식각 용액이 침투할 수 있는 충분한 공간이 형성될 수 있다. 본 발명의 기술적 사상에 의한 반도체 소자에서, 오픈 영역(OP)을 포함하는 지지대(130)는 습식 식각 공정 진행 시 습식 식각 용액이 내부로 용이하게 침투하도록 하기 위한 구조이면서, 더불어, 후술하는 유전막 형성 공정 진행 시 유전막 형성용 소스 가스(source gas) 및 반응 가스(reaction gas)의 확산 경로를 제공하기 위한 구조일 수 있다.
즉, 본 발명의 기술적 사상에 의한 반도체 소자는 모든 복수의 하부 전극들(120)이 오픈 영역(OP)에 의하여 오픈됨으로써, 습식 식각 공정의 원활한 진행 및 유전막의 형성 공정의 우수한 스텝 커버리지(step coverage)를 확보하는 데 기여할 수 있다.
지지대 패턴(130P)의 일부를 식각할 때, 오픈 영역(OP)을 적절히 확보하도록 함으로써, 지지대(130)의 지지 성능을 유지하면서도 앞서 설명한 바와 같이 후속 공정에 기여할 수 있도록 할 수 있다. 즉, 오픈 영역(OP)이 필요 이상으로 많아지거나 넓어지면 지지대(130)의 지지 성능이 약화될 수 있고, 반대로 오픈 영역(OP)이 좁게 형성되거나 필요한 개수 이하로 형성되는 경우, 후속하는 습식 식각 공정 및 유전막 형성 공정에 지장을 초래할 수 있다.
도 13a 및 도 13b를 참조하면, 제3 희생 패턴(145M, 도 12b 참조) 및 몰드 패턴(125, 도 12b 참조)을 습식 식각 공정을 통해 모두 제거한다.
몰드 패턴(125)은 실리콘 산화막으로 구성될 수 있고, 이 경우, 습식 식각 공정은 불산 또는 BOE(Buffered Oxide Etchant) 용액 등의 습식 식각 용액을 이용하여 수행할 수 있다. 습식 식각 용액은 제3 희생 패턴(145M)에 형성되어 있는 오픈 홀(G3, 도 12b 참조) 및 지지대(130)에 형성되어 있는 오픈 영역(OP)을 통해 침투하여 제3 희생 패턴(145M) 및 몰드 패턴(125)을 습식 식각하게 된다. 즉, 몰드 패턴(125)의 습식 식각 시에 제3 희생 패턴(145M)도 동시에 제거될 수 있다.
한편, 습식 식각 공정 시에 지지대(130)는 식각되지 않고 유지되어 복수의 하부 전극들(120)이 쓰러지거나 부러지지 않도록 견고하게 고정 및 지지시키는 기능을 수행할 수 있다. 또한, 식각 저지 패턴(115)은 상기 습식 식각 용액이 복수의 하부 전극들(120)의 아래로 침투하지 못하도록 할 수 있다.
복수의 하부 전극들(120), 지지대(130) 및 복수의 오픈 영역들(OP)의 상대적인 구조를 자세히 설명하면 다음과 같다.
앞서 설명한 바와 같이, 복수의 하부 전극들(120)은 벌집 구조로 배치될 수 있다. 상기 벌집 구조로 배치되는 복수의 하부 전극들(120)은, 육각형의 꼭짓점들(H1, H2, H3, H4, H5, H6)에 위치하는 하부 전극들(120)과 육각형의 중심점(Hc)에 위치하는 하부 전극(120)이 제1 육각형 구조(HS)를 구성하고, 상기 제1 육각형 구조(HS)의 꼭짓점들(H1, H2, H3, H4, H5, H6)에 위치하는 하부 전극들(120)이 각각 다른 6개의 육각형 구조의 중심점에 위치하는 하부 전극(120)이 되며, 상기 제1 육각형 구조(HS)의 중심점(Hc)에 위치하는 하부 전극(120)이 상기 다른 6개의 육각형 구조의 꼭짓점들에 위치하는 하부 전극들(120) 중 하나로서 서로 공유하도록 배치될 수 있다.
지지대(130)는 상기 복수의 하부 전극들(120)을 서로 연결하여 지지하고, 상기 복수의 하부 전극들(120)을 오픈시키는 복수의 오픈 영역들(OP)을 가지도록 형성될 수 있다. 상기 지지대(130)는, 상기 제1 육각형 구조(HS)의 중심점(Hc)에 배치되는 상기 하부 전극(120)의 3개 영역을 상기 오픈 영역들(OP)에 의하여 오픈하고, 상기 제1 육각형 구조(HS)의 꼭짓점들(H1, H2, H3, H4, H5, H6)에 배치되는 상기 하부 전극들(120)의 2개 영역을 상기 오픈 영역들(OP)에 의하여 오픈하는 구조로 형성될 수 있다. 즉, 하부 전극들(120)의 위치에 따라 서로 다른 개수의 영역이 오픈될 수 있다.
또한, 상기 지지대(130)는, 상기 복수의 오픈 영역들(OP)을 잇는 가상의 선을 따라 형성된 제1 원형 구조(CS)의 내측에 배치되는 제1 지지 패턴(130A) 및 상기 제1 원형 구조(CS)의 외측에 상기 제1 지지 패턴(130A)과 이격되어 배치되는 제2 지지 패턴(130B)을 포함할 수 있다. 상기 제1 육각형 구조(HS)의 중심점(Hc)에 배치되는 상기 하부 전극(120)은 상기 제2 지지 패턴(130B)과만 접하고, 상기 제1 육각형 구조(HS)의 꼭짓점들(H1, H2, H3, H4, H5, H6)에 배치되는 상기 하부 전극들(120)은 상기 제1 지지 패턴(130A) 및 상기 제2 지지 패턴(130B)과 모두 접할 수 있다.
상기 제1 지지 패턴(130A)과 상기 제2 지지 패턴(130B)은 서로 다른 형상을 가지는 것일 수 있다. 도시된 바와 같이, 상기 제1 지지 패턴(130A)은 외곽선의 가상의 연장선이 원형일 수 있고, 상기 제2 지지 패턴(130B)은 중심으로부터 방사 방향으로 연장된 3개의 가지가 등각으로 배열된 형상, 즉, 삼각 부메랑(boomerang) 형상일 수 있다.
복수의 오픈 영역들(OP)은 3개의 서브 영역들(OP1, OP2, OP3)로 분리된 도넛(doughnut) 형상을 가질 수 있고, 상기 서브 영역들(OP1, OP2, OP3) 각각은 상기 복수의 하부 전극들(120) 중 서로 이웃한 3개의 하부 전극들(120)을 오픈시킬 수 있다. 상기 3개의 서브 영역들(OP1, OP2, OP3) 중 하나의 서브 영역에 의해 오픈되는 서로 이웃한 3개의 하부 전극들(120) 중 하나의 하부 전극(120)의 오픈 면적은 나머지의 2개의 하부 전극들(120)의 오픈 면적과 다를 수 있다. 또한, 각각의 오픈 영역(OP)의 평면 면적은 실질적으로 동일할 수 있다.
또한, 복수의 오픈 영역들(OP)은 가상의 선을 따라 형성된 제1 원형 구조(CS)를 형성하며, 상기 제1 방향(X 방향)을 따라서 복수의 행들 및 상기 제2 방향(Y 방향)을 따라서 복수의 열들을 이루도록 배치될 수 있다. 상기 복수의 행들 중 어느 하나인 제1 행에 배열된 상기 복수의 오픈 영역들(OP)은 상기 제1 행에 이웃하는 제2 행에 배열된 상기 복수의 오픈 영역들(OP)과 상기 제1 방향(X 방향)으로 엇갈린 위치에 배치될 수 있다.
또한, 상기 제1 원형 구조(CS)에 의해 오픈된 영역 내에 적어도 일부가 포함된 서로 이웃한 6개의 하부 전극들(120)은, 상기 제1 원형 구조(CS)의 내측에 배치되는 3개의 하부 전극들(120) 및 상기 제1 원형 구조(CS)의 외측에 배치되는 나머지 3개의 하부 전극들(120)로 구성될 수 있다. 상기 제1 원형 구조(CS)의 내측에 배치되는 3개의 하부 전극들(120)이 오픈된 영역의 면적 및 상기 제1 원형 구조(CS)의 외측에 배치되는 나머지 3개의 하부 전극들(120)이 오픈된 영역의 면적은 서로 다를 수 있다.
상기 복수의 하부 전극들(120)의 각각의 직경보다 상기 제1 지지 패턴(130A)의 직경이 더 크고, 상기 제1 지지 패턴(130A)의 직경보다 상기 제1 원형 구조(CS)의 직경이 더 클 수 있다. 또한, 상기 제1 원형 구조(CS)의 중심점 및 상기 제1 지지 패턴(130A)의 중심점은 서로 일치할 수 있다.
결과적으로, 복수의 오픈 영역들(OP)이 상기 복수의 하부 전극들(120)을 모두 오픈시키는 구조로 배치될 수 있다. 본 발명의 기술적 사상에 의한 반도체 소자(100, 도 1 참조)는 복수의 하부 전극들(120)을 지지하기 위하여, 6개의 하부 전극들(120)을 오픈시키는 복수의 오픈 영역들(OP)을 구비한 지지대(130)를 포함하여, 높은 오픈 비율을 갖는 지지대(130)를 구현할 수 있다.
이에 따라, 후속 공정을 원활하게 진행시켜 신뢰성 있는 반도체 소자를 구현할 수 있다. 더 나아가, 커패시터의 성능이 향상될 수 있고, 반도체 소자의 성능이 향상될 수 있다. 또한, 본 발명의 기술적 사상에 의한 반도체 소자의 제조 공정은, 1회의 포토리소그래피 공정을 이용하여, 결과적으로 모든 하부 전극들(120)을 오픈시킬 수 있는 복수의 오픈 영역들(OP)을 구비한 지지대(130)를 형성할 수 있다.
도 14a 및 도 14b를 참조하면, 복수의 하부 전극들(120) 및 지지대(130)를 컨포멀하게 덮도록 유전막(150)을 형성하고, 상기 유전막(150)의 전면에 상부 전극(160)을 형성한다.
지지대(130)에 형성된 오픈 영역(OP, 도 13b 참조)을 통해 소스 가스와 반응 가스를 충분히 공급할 수 있기 때문에, 유전막(150) 및 상부 전극(160)을 원활하고 균일하게 형성할 수 있다.
유전막(150)은 복수의 하부 전극들(120)의 표면, 지지대(130)의 표면, 및 식각 저지 패턴(115)의 상면을 따라 컨포멀하게 형성될 수 있다. 상기 유전막(150)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 고유전 물질막 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 유전막(150)은 상기 복수의 하부 전극들(120)과 후속 공정에서 형성되는 상부 전극(160)을 전기적으로 분리하여, 상기 복수의 하부 전극들(120)과 상기 상부 전극(160)이 커패시터로 기능하도록 구성될 수 있다.
상기 상부 전극(160)은 몰드 패턴(125, 도 11 b 참조) 및 제3 희생 패턴(145M, 도 11 b 참조)이 제거된 부분을 전체적으로 채울 수 있다. 상기 상부 전극(160)이 되는 도전 물질은 금속 질화막, 금속막 또는 이들이 조합된 물질 중 어느 하나를 포함할 수 있다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 도전 물질은 화학 기상 증착 방식 또는 원자층 증착 방식으로 형성할 수 있다.
이와 같은 제조 공정을 통해 형성된 커패시터를 포함하는 본 발명의 기술적 사상에 의한 반도체 소자(100)가 형성될 수 있다. 커패시터는 디램(DRAM)과 같은 반도체 소자(100)의 메모리 셀 어레이를 구성할 수 있다. 도시하지는 않았지만, 상기 반도체 소자(100)는 상기 커패시터의 아래에 형성되는 스위칭 어레이를 더 구비할 수 있으며, 상기 스위칭 어레이는 콘택 플러그들(111) 각각에 접속하는 스위칭 트랜지스터들을 포함할 수 있다.
도 15는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 복수의 하부 전극들 및 지지대에 대한 개략적인 사시도이다.
도 15를 참조하면, 반도체 소자(200)는 하부 지지대(132)를 제외하고는 도 1에 도시된 반도체 소자(100)와 실질적으로 동일하다. 따라서, 여기서는 설명의 간략화를 위하여 이미 설명한 내용은 생략한다.
반도체 소자(200)는 하부 지지대(132)를 더 포함할 수 있다. 즉, 상기 반도체 소자(200)는 오픈 영역(OP)을 포함하는 지지대(130)에 더하여, 지지대(130)보다 낮은 위치에 형성된 하부 지지대(132)를 더 포함할 수 있다.
하부 지지대(132)는 복수의 하부 전극들(120) 사이에 형성되어, 이들의 적어도 일부와 접촉할 수 있다. 일부 실시예들에서, 하부 지지대(132)는 상기 복수의 하부 전극들(120)의 전체 높이의 1/2보다 낮은 부분의 적어도 일부와 접촉할 수 있으며, 지지대(130)는 상기 복수의 하부 전극들(120)의 상부의 적어도 일부와 접촉할 수 있다. 지지대(130)의 상면은 상기 복수의 하부 전극들(120)의 상면과 실질적으로 동일한 높이에 위치할 수 있다. 한편, 지지대(130)가 오픈 영역(OP)을 포함하는 것에 대응하여, 하부 지지대(132)는 하부 오픈 영역(OL)을 포함할 수 있다. 일부 실시예들에서, 오픈 영역(OP) 및 하부 오픈 영역(OL)은 적어도 부분적으로 제3 방향(Z 방향)으로 오버랩될 수 있다.
하부 지지대(132)는 절연막, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있고, 지지대(130)와 동일한 물질을 포함하도록 구성할 수 있다.
일부 실시예들에서, 상기 복수의 하부 전극들(120)의 상부의 폭은 하부의 폭보다 클 수 있다. 이에 따라, 이웃하는 상기 복수의 하부 전극들(120)의 하부 사이의 이격 거리는 이들의 상부 사이의 이격 거리보다 클 수 있다. 따라서, 이웃하는 상기 복수의 하부 전극들(120) 사이의 하부 지지대(132)의 폭은 이웃하는 상기 복수의 하부 전극들(120) 사이의 지지대(130)의 폭보다 클 수 있다.
도면에서는 반도체 소자(200)가 지지대(130) 및 하부 지지대(132)를 포함하는 것을 도시하고 있으나, 이에 한정되는 것은 아니다. 즉, 반도체 소자(200)는 3개 이상의 지지대들을 포함하도록 구성될 수도 있다.
도 16은 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자의 복수의 하부 전극들 및 지지대에 대한 개략적인 사시도이다.
도 16을 참조하면, 반도체 소자(300)에서, 반도체 기판(110)의 층간 절연막(113) 상에 콘택 플러그(111) 각각에 연결되는 복수의 하부 전극들(123)은 2개의 서로 다른 형상을 포함할 수 있다. 즉, 복수의 하부 전극들(123)은 필라형 하부 전극(120A) 및 실린더형 하부 전극(120B)을 포함하는 하이브리드 구조로 형성될 수 있다.
반도체 소자(300)는 복수의 하부 전극들(123)을 제외하고는 도 1에 도시된 반도체 소자(100)와 실질적으로 동일하다. 따라서, 여기서는 설명의 간략화를 위하여 이미 설명한 내용은 생략한다.
구체적으로, 하부 전극(123)은 필라형 하부 전극(120A) 및 실린더형 하부 전극(120B)이 적층된 2층 구조를 가질 수 있다. 필라형 하부 전극(120A)의 하면은 식각 저지 패턴(115)에 의해 지지되고, 필라형 하부 전극(120A)의 상부 선폭은 실린더형 하부 전극(120B)의 하부 선폭보다 더 클 수 있다. 일부 실시예들에서, 필라형 하부 전극(120A)의 상부 선폭은 실린더형 하부 전극(120B)의 하부 선폭과 동일할 수도 있고, 또는 더 작을 수도 있다.
필라형 하부 전극(120A)의 상부 표면에는 홈이 구비되고, 상기 홈에 실린더형 하부 전극(120B)의 하부가 안착되는 구조로 실린더형 하부 전극(120B)이 필라형 하부 전극(120A) 상에 적층될 수 있다. 물론, 홈이 구비되지 않고 단순히 적층되는 식으로 실린더형 하부 전극(120B)이 배치될 수도 있다.
필라형 하부 전극(120A) 및 실린더형 하부 전극(120B)의 높이는 동일하거나 어느 한쪽이 더 클 수 있다. 복수의 하부 전극들(123)의 높이는 약 500㎚ 내지 4000㎚일 수 있다. 물론, 복수의 하부 전극들(123)의 높이가 상기 수치에 한정되는 것은 아니다. 하부 전극(123)은 금속 질화막, 금속막 또는 이들이 조합된 물질 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
필라형 하부 전극(120A) 및 실린더형 하부 전극(120B)이 결합된 하부 전극(123)을 채용하여 커패시터를 형성하면, 동일한 높이를 갖는 필라형 하부 전극만을 채용한 커패시터보다 큰 충전 용량을 얻을 수 있다. 또한, 필라형 하부 전극(120A) 및 실린더형 하부 전극(120B)이 결합된 하부 전극(123)을 채용하여 커패시터를 형성하면, 동일한 높이를 갖는 실린더형 하부 전극만을 채용한 커패시터보다 쓰러지거나 부러지는 현상이 적을 수 있다.
도 17은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 시스템의 개략도이다.
도 17을 참조하면, 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 인터페이스(1040), 및 버스(1050)를 포함한다.
시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예들에서, 상기 모바일 시스템은 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드일 수 있다.
제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서, 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러, 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예를 들어, 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들어, 터치 패드, 키보드, 또는 표시장치(display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 앞서 설명한 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자들(100, 200, 300) 중 어느 하나를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200, 300: 반도체 소자
110: 반도체 기판 111: 콘택 플러그
113: 층간 절연막 115: 식각 저지 패턴
120: 하부 전극 130: 지지대
141: 제1 희생 패턴 142: 제2 희생 패턴
145: 제3 희생막 146: 제4 희생막
150: 유전막 160: 상부 전극
210: 제1 하드마스크 패턴 230: 제2 하드마스크 패턴

Claims (10)

  1. 벌집(honeycomb) 구조로 배치되는 복수의 하부 전극들; 및
    상기 복수의 하부 전극들을 서로 연결하여 지지하고, 상기 복수의 하부 전극들을 오픈시키는 복수의 오픈 영역들을 가지는 지지대;를 포함하되,
    상기 벌집 구조로 배치되는 복수의 하부 전극들은, 육각형의 꼭짓점들에 위치하는 하부 전극들과 육각형의 중심점에 위치하는 하부 전극이 제1 육각형 구조를 구성하고, 상기 제1 육각형 구조의 꼭짓점들에 위치하는 하부 전극들이 각각 다른 6개의 육각형 구조의 중심점에 위치하는 하부 전극이 되며, 상기 제1 육각형 구조의 중심점에 위치하는 하부 전극이 상기 다른 6개의 육각형 구조의 꼭짓점들에 위치하는 하부 전극들 중 하나로서 서로 공유되고,
    상기 지지대는, 상기 제1 육각형 구조의 중심점에 배치되는 상기 하부 전극의 3개 영역을 상기 오픈 영역들에 의하여 오픈하고, 상기 제1 육각형 구조의 꼭짓점들에 배치되는 상기 하부 전극들의 2개 영역을 상기 오픈 영역들에 의하여 오픈하는 구조를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 지지대는, 상기 복수의 오픈 영역들을 잇는 가상의 선을 따라 형성된 제1 원형 구조의 내측에 배치되는 제1 지지 패턴 및 상기 제1 원형 구조의 외측에 상기 제1 지지 패턴과 이격되어 배치되는 제2 지지 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 육각형 구조의 중심점에 배치되는 상기 하부 전극은 상기 제2 지지 패턴과만 접하고,
    상기 제1 육각형 구조의 꼭짓점들에 배치되는 상기 하부 전극들은 상기 제1 지지 패턴 및 상기 제2 지지 패턴과 모두 접하는 것을 특징으로 하는 반도체 소자.
  4. 제2항에 있어서,
    상기 복수의 하부 전극들의 각각의 직경보다 상기 제1 지지 패턴의 직경이 더 크고,
    상기 제1 지지 패턴의 직경보다 상기 제1 원형 구조의 직경이 더 큰 것을 특징으로 하는 반도체 소자.
  5. 제2항에 있어서,
    상기 제1 원형 구조의 중심점 및 상기 제1 지지 패턴의 중심점은 서로 일치하는 것을 특징으로 하는 반도체 소자.
  6. 제2항에 있어서,
    상기 제1 지지 패턴과 상기 제2 지지 패턴은 서로 다른 형상을 가지는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 복수의 오픈 영역들은, 3개의 서브 영역들로 분리된 도넛(doughnut) 형상을 가지며,
    상기 서브 영역들 각각은 상기 복수의 하부 전극들 중 서로 이웃한 3개의 하부 전극들을 오픈시키는 것을 특징으로 하는 반도체 소자.
  8. 기판 상에 상기 기판의 상면과 평행한 제1 방향 및 상기 제1 방향과 수직인 제2 방향을 따라 배치된 복수의 하부 전극들; 및
    상기 복수의 하부 전극들을 서로 연결하여 지지하고, 복수의 오픈 영역들을 가지는 평판 형태의 지지대;를 포함하되,
    상기 지지대는, 서로 다른 두 개의 형상을 반복하여 포함하고,
    상기 복수의 오픈 영역들은, 하나의 형상을 반복하여 포함하고, 상기 복수의 하부 전극들 각각의 일부분을 모두 오픈시키는 반도체 소자.
  9. 제8항에 있어서,
    상기 복수의 오픈 영역들은, 가상의 선을 따라 형성된 제1 원형 구조를 형성하며, 상기 제1 방향을 따라서 복수의 행들 및 상기 제2 방향을 따라서 복수의 열들을 이루는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제1 원형 구조에 의해 오픈된 영역 내에 적어도 일부가 포함된 서로 이웃한 6개의 상기 하부 전극들은, 상기 제1 원형 구조의 내측에 배치되는 3개의 제1 하부 전극들 및 상기 제1 원형 구조의 외측에 배치되는 나머지 3개의 제2 하부 전극들로 구성되는 것을 특징으로 하는 반도체 소자.
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