KR20100119445A

KR20100119445A - 필린더형 전하저장전극을 구비한 반도체장치 및 그 제조 방법

Info

Publication number: KR20100119445A
Application number: KR1020090038555A
Authority: KR
Inventors: 이기정; 노재성; 김영대; 이정엽
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-04-30
Filing date: 2009-04-30
Publication date: 2010-11-09

Abstract

본 발명은 인접한 전하저장전극간 리닝 현상을 방지할 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 제1전하저장전극모듈 내에 매립되는 필라형 전하저장전극을 형성하는 단계; 상기 필라형 전하저장전극 상에 제2전하저장전극모듈과 지지대층의 적층구조에 의해 측벽이 고정되는 실린더형 전하저장전극을 형성하는 단계; 상기 지지대층의 일부를 식각하여 개구부를 형성하는 단계; 및 상기 개구부를 통해 식각액을 공급하여 상기 제1 및 제2전하저장전극모듈을 제거하는 단계를 포함하고, 상술한 본 발명은 필라형 전하저장전극과 실린더형 전하저장전극이 적층된 필린더 구조의 전하저장전극을 형성하므로써 요구되는 충분한 용량을 확보하면서도 인접한 전하저장전극간의 리닝을 방지할 수 있는 효과가 있다.

캐패시터, 전하저장전극, 지지대층, 습식딥아웃, 리닝, 필라

Description

필린더형 전하저장전극을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH PILLINDER TYPE STORAGE NODE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 필린더형 전하저장전극을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.

최근 미세화된 반도체 공정 기술의 급속한 발전으로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다. 그러나 기억소자의 동작에 필요한 충전용량은 셀면적 감소에도 불구하고, 소프트 에러(soft error)의 발생과 리프레쉬 시간(refresh time)의 단축을 방지하기 위해서 25fF/cell 이상의 충분한 용량이 지속적으로 요구되고 있다.

이러한 상황하에서 차세대 DRAM 제품에 필요한 충전용량을 확보하고자 고유전율(high-k) 유전막을 채용한 MIM(Metal Insulator Metal) 형태의 캐패시터 개발이 활발히 이루고 있다. 그리고, 이들 대부분의 캐패시터들은 TiN 또는 Ru을 전하 저장전극(Storage node)으로 채용하고 있다. 뿐만 아니라, 50nm 급 이하의 금속배선 공정이 적용되는 반도체 DRAM 제품군의 경우 유효 셀면적이 급격히 감소함에 따라 그 기본 형태가 원형(circle) 또는 타원형(ellipse or oval) 필라(Pillar) 형태의 전하저장전극 구조를 사용할 수 밖에 없는 방향으로 캐패시터 제조기술 개발이 이루어지고 있다.

도 1a 및 도 도 1b는 종래기술에 따른 필라형 전하저장전극을 구비한 반도체장치를 도시한 단면도 및 사시도이다.

도 1a 및 도 1b를 참조하면, 기판(11) 상에 복수의 스토리지노드콘택플러그(13)가 매립된 층간절연막(12)이 구비된다. 층간절연막(12) 상에는 스토리지노드콘택플러그(13) 각각에 연결되는 필라형(Pillar type) 구조의 전하저장전극(15)이 복수개 형성되어 있다. 도면부호 '14'는 식각정지막이다.

그러나, 보다 큰 충전용량을 얻기 위해 필라형 전하저장전극(15)의 높이를 증가시키면 도 1c에서와 같이 인접 전하저장전극 간에 리닝(Leaning) 현상이 발생하여 전기적으로 불량이 발생하는 문제가 있다.

도 1c는 종래기술에 따른 전하저장전극의 리닝 현상을 나타낸 사진으로서, 전하저장전극이 쓰러져 이웃한 전하저장전극간에 브릿지가 발생하고 있음을 알 수 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 인접한 전하저장전극간 리닝 현상을 방지할 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.

또한, 본 발명의 다른 목적은 높이를 증가시키지 않으면서 큰 충전용량을 확보할 수 있는 전하저장전극을 구비한 반도체장치 및 그 제조 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 반도체장치는 적어도 1층 이상의 다층으로 이루어진 복수의 필라형 전하저장전극; 각각의 상기 필라형 전하저장전극 상에 적층된 실린더형 전하저장전극; 및 이웃하는 상기 실린더형 전하저장전극들의 측벽을 지지하면서 상기 실린더형 전하저장전극들 사이에 부분적으로 개구부를 제공하는 일체형의 지지대층을 포함하는 것을 특징으로 한다.

그리고, 본 발명의 반도체장치 제조 방법은 제1전하저장전극모듈 내에 매립되는 필라형 전하저장전극을 형성하는 단계; 상기 필라형 전하저장전극 상에 상기 제2전하저장전극모듈을 형성하는 단계; 상기 제2전하저장전극모듈 내부에 실린더형 전하저장전극을 형성하는 단계; 및 상기 제2전하저장전극모듈과 제1전하저장전극모듈을 제거하는 단계를 포함하는 것을 특징으로 한다.

또한, 본 발명의 반도체장치 제조 방법은 제1전하저장전극모듈 내에 매립되는 필라형 전하저장전극을 형성하는 단계; 상기 필라형 전하저장전극 상에 제2전하저장전극모듈과 지지대층의 적층구조에 의해 측벽이 고정되는 실린더형 전하저장전극을 형성하는 단계; 상기 지지대층의 일부를 식각하여 개구부를 형성하는 단계; 및 상기 개구부를 통해 식각액을 공급하여 상기 제1 및 제2전하저장전극모듈을 제거하는 단계를 포함하는 것을 특징으로 한다.

상술한 본 발명은 필라형 구조와 실린더 구조가 적층된 전하저장전극을 형성하므로써 전하저장전극의 유효면적을 증대시켜 충분한 충전용량을 확보하면서도 인접한 전하저장전극간의 리닝을 방지할 수 있는 효과가 있다.

또한, 본 발명은 필라형 구조와 실린더 구조가 적층된 전하저장전극을 형성하므로써 필라형 전하저장전극을 채용한 캐패시터보다 큰 충전용량을 얻을 수 있는 효과가 있다.

결과적으로 50nm 이하의 미세 금속배선공정이 채용되는 기가급 DRAM 제품군에서 원형 또는 타원형 필라(pillar) 형태를 갖는 전하저장전극의 리닝(leaning)을 방지할 수 있게 되어 25fF/cell 이상의 충전용량 확보가 가능케 되었다. 따라서 제품동작에 요구되는 리프레쉬(refresh) 특성을 안정적으로 구현케 하여 제품의 신뢰성과 수율향상을 기대할 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a는 본 발명의 제1실시예에 따른 반도체장치를 도시한 단면도이고, 도 2b는 본 발명의 제1실시예에 따른 반도체장치를 도시한 사시도이다.

도 2a 및 도 2b에 도시된 바와 같이, 기판(101) 상에 복수의 스토리지노드콘택플러그(103)가 매립된 층간절연막(102)이 구비된다. 층간절연막(102) 상에는 스토리지노드콘택플러그(103) 각각에 연결되는 필린더(Pillinder) 구조의 전하저장전극(105)이 복수개 형성되어 있다. 필린더 구조의 전하저장전극(105)은 필라형 구조와 실린더형 구조가 결합된 구조라고 약칭하기로 한다. 바람직하게는 필린더 구조의 전하저장전극(105)은 필라형 전하저장전극(105A)과 실린더형 전하저장전극(105B)이 적층되어 있을 수 있다.

기판(101)은 실리콘기판을 포함할 수 있고, 기판(101)에는 불순물접합이 형성되어 있을 수 있으며, 기판(101)은 랜딩플러그콘택(Landing Plug Contact)을 포함할 수도 있다.

스토리지노드콘택플러그(103)는 폴리실리콘막 또는 금속성도전막을 포함하고, 스토리지노드콘택플러그(103) 상부에는 Ti 또는 Ti/TiN 등의 배리어메탈(Barrier metal)이 더 구비될 수 있다.

필린더 구조의 전하저장전극(105)은 필라형 전하저장전극(105A)과 실린더형 전하저장전극(105B)이 적층된 2층 구조이다. 필라형 전하저장전극(105A)의 하부측은 식각정지막(104)에 의해 지지되고, 필라형 전하저장전극(105A)의 상부 선폭(Top CD)은 실린더형 전하저장전극(105B)의 하부 선폭(Bottom CD)보다 더 크다. 필라형 전하저장전극(105A)의 상부 표면에는 홈(도면부호 'C')이 구비되고, 이 홈(C)에 실린더형 전하저장전극(105B)의 하부가 안착되는 구조가 되므로써 더욱 안정적인 다층 구조를 구현할 수 있다. 필라형 전하저장전극(105A)과 실린더형 전하저장전극(105B)의 높이는 동일하거나 어느 한쪽이 더 낮을 수 있다. 각 전하저장전극의 높이는 2000∼20000Å 범위내의 값을 갖는다. 필린더 구조의 전하저장전극(105)은 금속질화막, 금속막 또는 금속질화막과 금속막이 조합된 물질 중에서 선택된 적어도 어느 하나를 포함한다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다.

상술한 제1실시예에 따르면, 필라구조와 실린더 구조가 결합된 필린더 구조의 전하저장전극(105)을 채용하여 캐패시터를 형성하면 동일한 전하저장전극 높이를 갖는 필라형 전하저장전극을 채용한 캐패시터보다 큰 충전용량을 얻을 수 있다.

또한, 필라형 전하저장전극만을 채용한 캐패시터와 동일한 충전 용량을 얻는다고 가정할 때, 실린더구조에 의해 충전용량을 얻을 수 있기 때문에 전하저장전극의 높이를 증가시키지 않아도 되므로 전하저장전극의 쓰러짐을 방지할 수 있다.

도 3a 및 도 3b는 본 발명의 제2실시예에 따른 반도체장치를 도시한 단면도 및 사시도이다.

도 3a 및 도 3b에 도시된 바와 같이, 기판(111) 상에 복수의 스토리지노드콘 택플러그(113)가 매립된 층간절연막(112)이 구비된다. 층간절연막(112) 상에는 스토리지노드콘택플러그(113) 각각에 연결되는 필린더(Pillinder) 구조의 전하저장전극(115)이 복수개 형성되어 있다. 필린더 구조의 전하저장전극(115)은 필라형 구조와 실린더형 구조가 결합된 구조라고 약칭하기로 한다. 바람직하게는 필린더 구조의 전하저장전극(115)은 필라형 전하저장전극(115A)과 실린더형 전하저장전극(115B)이 적층되어 있을 수 있다. 여기서, 필라형 전하저장전극(115A)은 하부영역이 상부영역보다 더 넓은 계단형 구조를 갖는다.

기판(111)은 실리콘기판을 포함할 수 있고, 기판(111)에는 불순물접합이 형성되어 있을 수 있으며, 기판(111)은 랜딩플러그콘택(Landing Plug Contact)을 포함할 수도 있다.

스토리지노드콘택플러그(113)는 폴리실리콘막 또는 금속성도전막을 포함하고, 스토리지노드콘택플러그(113) 상부에는 Ti 또는 Ti/TiN 등의 배리어메탈(Barrier metal)이 더 구비될 수 있다.

필린더 구조의 전하저장전극(115)은 필라형 전하저장전극(115A)과 실린더형 전하저장전극(115B)이 적층된 2층 구조이다. 필라형 전하저장전극(115A)의 하부측은 식각정지막(114)에 의해 지지되고, 필라형 전하저장전극(115A)의 상부 선폭(Top CD)은 실린더형 전하저장전극(115B)의 하부 선폭(Bottom CD)보다 더 크다. 필라형 전하저장전극(115A)의 상부 표면에는 홈(도면부호 'C')이 구비되고, 이 홈(C)에 실린더형 전하저장전극(115B)의 하부가 안착되는 구조가 되므로써 더욱 안정적인 다층 구조를 구현할 수 있다.

필라형 전하저장전극(115A)과 실린더형 전하저장전극(115B)의 높이는 동일하거나 어느 한쪽이 더 낮을 수 있다. 각 전하저장전극의 높이는 2000∼20000Å 범위내의 값을 갖는다. 필린더 구조의 전하저장전극(115)은 금속질화막, 금속막 또는 금속질화막과 금속막이 조합된 물질 중에서 선택된 적어도 어느 하나를 포함한다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다.

상술한 제2실시예에 따르면, 필라구조와 실린더 구조가 결합된 필린더 구조의 전하저장전극(115)을 채용하여 캐패시터를 형성하면 동일한 전하저장전극 높이를 갖는 필라형 전하저장전극을 채용한 캐패시터보다 큰 충전용량을 얻을 수 있다.

아울러, 필라형 전하저장전극(115A)의 형태가 계단형 구조를 가지므로써 제1실시예보다 전하저장전극의 구조적 안정성을 더욱 확보할 수 있다. 여기서, 제1실시예에 따른 필라형 전하저장전극과 제2실시예에 따른 필라형 전하저장전극은 높이가 동일할 수 있다.

도 4a 및 도 4b는 본 발명의 제3실시예에 따른 반도체장치를 도시한 단면도 및 사시도이다.

도 4a 및 도 4b에 도시된 바와 같이, 기판(121) 상에 복수의 스토리지노드콘택플러그(123)가 매립된 층간절연막(122)이 구비된다. 층간절연막(122) 상에는 스 토리지노드콘택플러그(123) 각각에 연결되는 필린더(Pillinder) 구조의 전하저장전극(125)이 복수개 형성되어 있다. 필린더 구조의 전하저장전극(125)은 필라형 구조와 실린더형 구조가 결합된 구조라고 약칭하기로 한다. 바람직하게는 필린더 구조의 전하저장전극(125)은 제1필라형 전하저장전극(125A), 제2필라형 전하저장전극(125B) 및 실린더형 전하저장전극(125C)이 적층되어 있을 수 있다. 여기서, 제1필라형 전하저장전극(125A)의 상부선폭은 제2필라형전하저장전극(125B)의 하부 선폭보다 더 클 수 있고, 제2필라형전하저장전극(125B)의 상부선폭은 실린더형전하저장전극(125C)의 하부 선폭보다 더 클 수 있다.

스토리지노드콘택플러그(123)는 폴리실리콘막 또는 금속성도전막을 포함하고, 스토리지노드콘택플러그(123) 상부에는 Ti 또는 Ti/TiN 등의 배리어메탈(Barrier metal)이 더 구비될 수 있다.

필린더 구조의 전하저장전극(125)은 제1,2필라형 전하저장전극(125A, 125B)과 실린더형 전하저장전극(125C)이 적층된 3층 구조이다. 제1필라형 전하저장전극(125A)의 하부영역은 식각정지막(124)에 의해 지지되고, 제1필라형 전하저장전극(125A)의 상부표면에는 홈이 구비되고, 이 홈에 제2필라형 전하저장전극(125B)의 하부가 안착되는 구조가 된다. 제2필라형 전하저장전극(125B)의 상부 표면에는 홈(C)이 구비되고, 이 홈(C)에 실린더형 전하저장전극(125C)의 하부가 안착되는 구조가 되므로써 더욱 안정적인 다층 구조를 구현할 수 있다. 제1 및 제2필라형 전하저장전극(125A, 125B)의 총 높이가 실린더형 전하저장전극(125C)의 높이와 동일할 수 있다. 예를 들어, 각 전하저장전극의 높이는 2000∼20000Å 범위내의 값을 갖는 다. 필린더 구조의 전하저장전극(125)은 금속질화막, 금속막 또는 금속질화막과 금속막이 조합된 물질 중 어느 하나를 포함한다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다.

상술한 바에 따르면, 필라구조와 실린더 구조가 결합된 필린더 구조의 전하저장전극(125)을 채용하여 캐패시터를 형성하면 동일한 전하저장전극 높이를 갖는 필라형 전하저장전극을 채용한 캐패시터보다 큰 충전용량을 얻을 수 있다.

아울러, 제1필라형 전하저장전극(125A)과 제2필라형 전하저장전극(125B)이 적층되어 계단형 구조를 가지므로써 제1실시예보다 전하저장전극의 구조적 안정성을 더욱 확보할 수 있다.

도 5a 및 도 5b는 본 발명의 제4실시예에 따른 반도체장치를 도시한 단면도및 사시도이다.

도 5a 및 도 5b에 도시된 바와 같이, 기판(131) 상에 복수의 스토리지노드콘택플러그(133)가 매립된 층간절연막(132)이 구비된다. 층간절연막(132) 상에는 스토리지노드콘택플러그(133) 각각에 연결되는 필린더(Pillinder) 구조의 전하저장전극(135)이 복수개 형성되어 있다. 필린더 구조의 전하저장전극(135)은 필라형 구조와 실린더형 구조가 결합된 구조라고 약칭하기로 한다. 바람직하게는 필린더 구조의 전하저장전극은 필라형 전하저장전극(135A)과 실린더형 전하저장전극(135B)이 적층되어 있을 수 있다. 필린더 구조의 전하저장전극(135), 특히 실린더형 전하저장전극(135B)의 측벽은 지지대층(Supporter, 136)에 의해 견고하게 고정되어 있으며, 지지대층(136)의 일부는 개방되어 있다. 즉, 지지대층(136)은 개구부(136A)를 갖는다.

스토리지노드콘택플러그(133)는 폴리실리콘막 또는 금속성도전막을 포함하고, 스토리지노드콘택플러그(133) 상부에는 Ti 또는 Ti/TiN 등의 배리어메탈(Barrier metal)이 더 구비될 수 있다.

필린더 구조의 전하저장전극(135)은 필라형 전하저장전극(135A)과 실린더형 전하저장전극(135B)이 적층된 2층 구조이다. 필라형 전하저장전극(135A)의 하부측은 식각정지막(134)에 의해 지지되고, 필라형 전하저장전극(135A)의 상부 선폭(Top CD)은 실린더형 전하저장전극(135B)의 하부 선폭(Bottom CD)보다 더 크다. 필라형 전하저장전극(135A)의 상부 표면에는 홈(C)이 구비되고, 이 홈(C)에 실린더형 전하저장전극(135B)의 하부가 안착되는 구조가 되므로써 더욱 안정적인 다층 구조를 구현할 수 있다. 필라형 전하저장전극(135A)과 실린더형 전하저장전극(135B)의 높이는 2000∼20000Å 범위내의 값을 갖는다. 필린더 구조의 전하저장전극(135)은 금속성질화막, 금속막 또는 금속성질화막과 금속막이 조합된 물질 중 어느 하나를 포함한다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다.

상술한 제4실시예에 따르면, 필라구조와 실린더 구조가 결합된 필린더 구조의 전하저장전극(135)을 채용하여 캐패시터를 형성하면 동일한 전하저장전극 높이 를 갖는 필라형 전하저장전극을 채용한 캐패시터보다 큰 충전용량을 얻을 수 있다.

또한, 필라형 전하저장전극을 채용한 캐패시터와 동일한 충전 용량을 얻는다고 가정할 때, 실린더구조에 의해 충전용량을 얻을 수 있기 때문에 전하저장전극의 높이를 증가시키지 않아도 되므로 전하저장전극의 쓰러짐을 방지할 수 있다.

아울러, 필린더형 전하저장전극(135)의 상부 측벽을 지지대층(136)이 견고하게 지지하고 있으므로, 전하저장전극의 쓰러짐을 더욱 방지할 수 있다.

도 6a 및 도 6b는 본 발명의 제5실시예에 따른 반도체장치를 도시한 단면도및 사시도이다.

도 6a 및 도 6b에 도시된 바와 같이, 기판(141) 상에 스토리지노드콘택플러그(143)가 매립된 층간절연막(142)이 구비된다. 층간절연막(142) 상에는 스토리지노드콘택플러그(143)에 연결되는 필린더(Pillinder) 구조의 전하저장전극(145)이 복수개 형성되어 있다. 필린더 구조의 전하저장전극(145)은 필라형 구조와 실린더형 구조가 결합된 구조라고 약칭하기로 한다. 바람직하게는 필린더 구조의 전하저장전극은 필라형 전하저장전극(145A)과 실린더형 전하저장전극(145B)이 적층되어 있을 수 있다. 여기서, 필라형 전하저장전극(145A)은 하부영역이 상부영역보다 더 넓은 계단형 구조를 갖는다. 필린더 구조의 전하저장전극(145)은 지지대층(Supporter, 146)에 의해 견고하게 고정되어 있으며, 지지대층(146)의 일부는 개방되어 있다. 즉, 지지대층(146)은 개구부(146A)를 갖는다.

스토리지노드콘택플러그(143)는 폴리실리콘막 또는 금속성도전막을 포함하고, 스토리지노드콘택플러그(143) 상부에는 Ti 또는 Ti/TiN 등의 배리어메 탈(Barrier metal)이 더 구비될 수 있다.

필린더 구조의 전하저장전극(145)은 필라형 전하저장전극(145A)과 실린더형 전하저장전극(145B)이 적층된 2층 구조이다. 필라형 전하저장전극(145A)의 하부측은 식각정지막(144)에 의해 지지되고, 필라형 전하저장전극(145A)의 상부 선폭(Top CD)은 실린더형 전하저장전극(145B)의 하부 선폭(Bottom CD)보다 더 크다. 필라형 전하저장전극(145A)의 상부 표면에는 홈(C)이 구비되고, 이 홈(C)에 실린더형 전하저장전극(145B)의 하부가 안착되는 구조가 되므로써 더욱 안정적인 다층 구조를 구현할 수 있다. 필라형 전하저장전극(145A)과 실린더형 전하저장전극(145B)의 높이는 2000∼20000Å 범위내의 값을 갖는다. 필린더 구조의 전하저장전극(145)은 금속성질화막, 금속막 또는 금속성질화막과 금속막이 조합된 물질 중 어느 하나를 포함한다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다.

상술한 제5실시예에 따르면, 필라구조와 실린더 구조가 결합된 필린더 구조의 전하저장전극(145)을 채용하여 캐패시터를 형성하면 동일한 전하저장전극 높이를 갖는 필라형 전하저장전극을 채용한 캐패시터보다 큰 충전용량을 얻을 수 있다.

아울러, 필린더형 전하저장전극(145)의 측벽을 지지대층(146)이 견고하게 지지하고 있으므로, 전하저장전극의 쓰러짐을 더욱 방지할 수 있다. 또한, 필라형 전 하저장전극(145A)의 형태가 계단형 구조를 가지므로써 전하저장전극의 구조적 안정성을 더욱 확보할 수 있다.

도 7a 및 도 7b는 본 발명의 제6실시예에 따른 반도체장치를 도시한 단면도및 사시도이다.

도 7a 및 도 7b에 도시된 바와 같이, 기판(151) 상에 복수의 스토리지노드콘택플러그(153)가 매립된 층간절연막(152)이 구비된다. 층간절연막(152) 상에는 스토리지노드콘택플러그(153) 각각에 연결되는 필린더(Pillinder) 구조의 전하저장전극(155)이 복수개 형성되어 있다. 필린더 구조의 전하저장전극(155)은 필라형 구조와 실린더형 구조가 결합된 구조라고 약칭하기로 한다. 바람직하게는 필린더 구조의 전하저장전극(155)은 제1필라형 전하저장전극(155A), 제2필라형 전하저장전극(155B) 및 실린더형 전하저장전극(155C)이 적층되어 있을 수 있다. 여기서, 제1필라형 전하저장전극(155A)의 상부선폭은 제2필라형전하저장전극(155B)의 하부 선폭보다 더 클 수 있다. 필린더 구조의 전하저장전극(155)은 지지대층(Supporter, 156)에 의해 견고하게 고정되어 있으며, 지지대층(156)의 일부는 개방되어 있다. 즉, 지지대층(156)은 개구부(156A)를 갖는다.

스토리지노드콘택플러그(153)는 폴리실리콘막 또는 금속성도전막을 포함하고, 스토리지노드콘택플러그(153) 상부에는 Ti 또는 Ti/TiN 등의 배리어메탈(Barrier metal)이 더 구비될 수 있다.

필린더 구조의 전하저장전극(155)은 제1,2필라형 전하저장전극(155A, 155B)과 실린더형 전하저장전극(155C)이 적층된 3층 구조이다. 제1필라형 전하저장전 극(155A)의 하부영역은 식각정지막(154)에 의해 지지되고, 제2필라형 전하저장전극(155B)의 상부 선폭(Top CD)은 실린더형 전하저장전극(155C)의 하부 선폭(Bottom CD)보다 더 크다. 제2필라형 전하저장전극(155B)의 상부 표면에는 홈(C)이 구비되고, 이 홈(C)에 실린더형 전하저장전극(155C)의 하부가 안착되는 구조가 되므로써 더욱 안정적인 다층 구조를 구현할 수 있다. 각 전하저장전극의 높이는 2000∼20000Å 범위내의 값을 갖는다. 필린더 구조의 전하저장전극(155)은 금속성질화막, 금속막 또는 금속성질화막과 금속막이 조합된 물질 중 어느 하나를 포함한다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다.

상술한 바에 따르면, 필라구조와 실린더 구조가 결합된 필린더 구조의 전하저장전극(155)을 채용하여 캐패시터를 형성하면 동일한 전하저장전극 높이를 갖는 필라형 전하저장전극을 채용한 캐패시터보다 큰 충전용량을 얻을 수 있다.

아울러, 제1필라형 전하저장전극(155A)과 제2필라형 전하저장전극(155B)이 적층되어 계단형 구조를 가지므로써 전하저장전극의 구조적 안정성을 더욱 확보할 수 있다.

도 8a 및 도 8b는 제4실시예 내지 제6실시예에서 적용된 지지대층을 도시한 평면도및 사진이다.

도 8a 및 도 8b를 참조하면, 실린더형 전하저장전극들(135B, 145B, 155C)의 측벽을 지지하는 지지대층(136, 146, 156)은 일정 지역에서 부분적으로 개구부(136A, 146A, 156A)를 갖고 있다. 여기서, 개구부(136A, 146A, 156A)는 규칙적이고 반복적으로 배열될 수 있고, 예를 들어 개구부(136A, 146A, 156A)의 형태는 땅콩 모양이 될 수 있다. 개구부(136A, 146A, 156A)는 후술하겠지만, 습식딥아웃공정시 습식케미컬의 확산경로를 제공하기 위한 것이다.

개구부(136A, 146A, 156A)에 의해 이웃하는 6개의 실린더형 전하저장전극들의 측벽이 노출됨을 알 수 있다. 개구부(136A, 146A, 156A)에 의해 노출되는 실린더형 전하저장전극은 6개 이상이 될 수도 있다.

이와 같이, 지지대층(136, 146, 156)이 이웃하는 실린더형 전하저장전극들의 측벽을 지지하는 일체형의 형태를 가지므로 보다 더 견고하게 이웃하는 전하저장전극들을 지지할 수 있게 되어 인접한 전하저장전극간 리닝이 방지된다. 한편, 지지대층(136, 146, 156)이 메쉬(Mesh) 구조로 식각되어 각각의 실린더형 전하저장전극의 외벽을 지지하는 형태도 가능하나, 메쉬 구조는 후속 공정에서 손실이 불가피하게 발생되기 때문에 일체형 지지대층보다 지지력이 떨어진다. 따라서, 본 발명에서 사용되는 일체형의 지지대층(136, 146, 156)는 메쉬구조보다 더 견고하게 실린더형 전하저장전극을 지지할 수 있다.

바람직하게, 지지대층(136, 146, 156)은 절연막을 포함하는데, 절연막은 질화막(Nitride) 또는 언도우프드폴리실리콘막(Undoped polysilicon)이 사용될 수 있다. 통상적으로, 언도우프드폴리실리콘막은 절연성질을 갖는다. 지지대층(136, 146, 156)은 200∼1000Å의 두께를 갖는다. 지지대층(136, 146, 156)에 구비된 개구부(136A, 146A, 156A)의 크기 및 갯수는 제한이 없으나, 습식식각액의 경로만 제공할 수 있는 최소한의 크기 및 갯수를 가지면 된다.

도 9a 내지 도 9h는 도 2a 및 도 2b에 도시된 제1실시예에 따른 반도체장치를 제조하는 제조방법의 일실시예이다.

도 9a에 도시된 바와 같이, 기판(21) 상부에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하는 스토리지노드콘택홀을 형성한다. 스토리지노드콘택홀에 매립되는 스토리지노드콘택플러그(23)를 형성한다. 여기서, 도시되지 않았지만, 층간절연막(22) 형성 전에는 통상적으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행되어 있다. 층간절연막(22)은 산화막으로 형성한다. 스토리지노드콘택플러그(23)는 폴리실리콘막 또는 금속성도전막을 증착 및 에치백(Etch back)하여 형성한다. 도시하지 않았지만, 스토리지노드콘택플러그(23) 상부에는 배리어메탈(Barrier metal)을 형성할 수 있으며, 배리어메탈로는 Ti 또는 Ti/TiN을 사용한다.

다음으로, 스토리지노드콘택플러그(23)가 매립된 층간절연막(22) 상에 식각정지막(24)을 형성한다. 여기서, 식각정지막(24)은 후속 몰드층 식각시 식각정지막으로 사용하기 위한 것으로서, 일예로 실리콘질화막(Si₃N₄)으로 형성한다.

이어서, 식각정지막(24) 상부에 제1몰드층(Mold layer, 25)을 형성한다. 이때, 제1몰드층(25)은 절연막으로 형성하며, 특히 산화막을 원하는 충전용량에 필요 한 면적을 확보할 수 있는 두께로 증착한다. 제1몰드층(25)은 BPSG(Boro Phosphorous Silicate Glass), SOD(Spin On Dielectric), PSG(Phosphorous Silicate Glass), LPTEOS(Low Pressure Tetra Ethyl Ortho Silicate) 또는 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)와 같은 산화막을 사용할 수 있으며, 제1몰드층(25)의 두께는 2000∼20000Å으로 한다.

제1몰드층(25)을 형성한 후에는 평탄화 공정이 수행될 수 있고, 이에 따라 후속 포토공정이 용이하게 진행된다.

이어서, 제1몰드층(25) 상에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 제1포토레지스트패턴(27)을 형성한다. 여기서, 제1포토레지스트패턴(27)은 전하저장전극이 형성될 전하저장전극모듈이 정의되어 있는 스토리지노드마스크(Storagenode mask)이다. 제1포토레지스트패턴(27)을 형성하기 전에 비정질카본 또는 폴리실리콘막 등의 제1하드마스크막(26)을 미리 형성할 수 있고, 제1하드마스크막(26) 위에 반사방지막(Anti Reflective Coating, 도시생략)을 형성할 수도 있다.

이어서, 제1포토레지스트패턴(27)을 식각장벽으로 하여 제1하드마스크막(26)을 식각한다.

도 9b에 도시된 바와 같이, 제1포토레지스트패턴을 제거한 후에 제1하드마스크막(26)을 식각장벽으로 하여 제1몰드층(25)을 식각한다. 이에 따라 복수의 제1홀(28)이 형성된다. 이후, 제1홀(28) 아래의 식각정지막(24)을 식각하여 스토리지노드콘택플러그(23) 표면을 노출시킨다.

상술한 바와 같이, 복수개의 제1홀(28)이 형성된 제1몰드층(25)을 '제1전하저장전극모듈'이라고 약칭할 수 있다. 다른 실시예에서 제1전하저장전극모듈은 식각정지막(24)과 제1몰드층(25)의 적층구조를 포함하여 일컬을 수도 있다.

제1몰드층(25)을 건식식각하는 경우 제1홀(28)의 측벽은 89∼89.9°의 기울기를 가질 수 있다. 따라서, 제1홀(28)은 상부선폭보다 하부선폭이 작은 형태를 갖는다.

도 9c에 도시된 바와 같이, 제1하드마스크막(26)을 제거한 후에 제1몰드층(25)에 형성되어 있는 제1홀을 매립할 때까지 전하저장전극으로 사용될 제1도전막(29)을 증착한다. 여기서, 제1도전막(29)은 금속질화막, 금속막 또는 금속질화막과 금속막이 조합된 물질 중 어느 하나를 포함한다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다.

바람직하게, 제1도전막(29)은 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방법으로 증착하되, 200∼900Å 두께로 증착하여 빈공간없이 제1홀을 매립한다.

상술한 바와 같이, 제1도전막(29)을 증착한 후에는 도 9d에 도시된 바와 같이, 1차 전하저장전극 분리(Storage node isolation) 공정을 진행한다.

도 9d에 도시된 바와 같이, 1차 전하저장전극 분리 공정은 건식에치백(Dry etchback) 또는 CMP(Chemical Mechanical Polishing) 공정을 적용하여 제1도전막을 식각한다. 1차 전하저장전극 분리 공정은 제1몰드층(25)의 표면이 드러날때까지 진행하여 필라형 전하저장전극(29A)을 형성한다. 즉, CMP 또는 건식에치백을 통해 제 1몰드층(25) 표면의 제1도전막(29)을 제거하여 제1홀의 내부를 매립하는 필라형 전하저장전극(29A)을 형성한다.

이와 같이 필라형 전하저장전극(29A)이 제1홀의 내부를 매립하는 형태가 되므로 인접한 필라형 전하저장전극(29A)들은 제1몰드층(25)에 의해 서로 절연 및 분리된다.

제1홀의 형태가 상부선폭보다 하부선폭이 작아지는 기울기는 가지므로, 필라형 전하저장전극(29A)또한 그 형태가 전사된다. 따라서, 필라형 전하저장전극(29A)은 상부선폭보다 하부선폭이 작아지는 형태가 될 수 있다.

도 9e에 도시된 바와 같이, 필라형 전하저장전극(29A)이 매립된 제1몰드층(25) 상에 제2몰드층(30)을 형성한다. 제2몰드층(30)은 절연막을 포함하며, 바람직하게는 산화막을 포함할 수 있다. 예를 들어, 제2몰드층(30)은 BPSG, SOD, PSG, LPTEOS 또는 PETEOS와 같은 산화막을 사용할 수 있으며, 제2몰드층(30)의 두께는 2000∼20000Å으로 한다. 여기서, 제2몰드층(30)은 제1몰드층(25)과 동일한 두께를 갖거나, 더 두껍거나 또는 더 얇은 두께일 수 있다.

이어서, 제2몰드층(30) 상에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 제2포토레지스트패턴(34)을 형성한다. 여기서, 제2포토레지스트패턴(34)은 제2전하저장전극이 형성될 홀이 정의되어 있다. 제2포토레지스트패턴(34)을 형성하기 전에 비정질카본 또는 폴리실리콘막 등의 제2하드마스크막(33)을 미리 형성할 수 있고, 제2하드마스크막(33) 위에 반사방지막(Anti Reflective Coating, 도시생략)을 형성할 수도 있다.

이어서, 제2포토레지스트패턴(34)을 식각장벽으로 하여 제2하드마스크막(33)을 식각한다.

도 9f에 도시된 바와 같이, 제2포토레지스트패턴을 제거한 후에 제2하드마스크막(33)을 식각장벽으로 하여 제2몰드층(30)을 식각한다. 이에 따라 복수의 제2홀(35)이 개방되고, 제2홀(35)에 의해 필라형 전하저장전극(29A)의 표면이 노출된다. 제2홀(35)은 제1홀(28)과 동일한 크기 및 형태를 가질 수 있다.

상술한 바와 같이, 복수개의 제2홀(35)이 형성된 제2몰드층(30)을 '제2전하저장전극모듈'이라고 약칭할 수 있다. 제2몰드층(30)을 건식식각하는 경우 제2홀(35)의 측벽은 89∼89.9°의 기울기를 가질 수 있다. 따라서, 제2홀(35)은 상부선폭보다 하부선폭이 작아지는 형태가 된다. 그리고, 제2홀(35)을 형성하기 위한 건식식각시 과도식각을 수반하도록 하여 필라형 전하저장전극(29A)의 표면에 홈(C)을 형성한다.

도 9g에 도시된 바와 같이, 제2하드마스크막(33)을 제거한 후에 제2홀(35)이 형성된 제2몰드층(30)의 전면에 전하저장전극으로 사용될 제2도전막을 증착한다. 이후, 2차 전하저장전극 분리 공정을 진행하여 제2홀의 내부에 실린더형 전하저장전극(36)을 형성한다. 실린더형 전하저장전극(36)이 되는 제2도전막은 금속질화막, 금속막 또는 금속질화막과 금속막이 조합된 물질 중 어느 하나를 포함한다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 제2도전막은 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방법으로 증착하되, 200∼300Å 두께로 증착한다.

2차 전하저장전극 분리 공정은 건식에치백(Dry etchback) 또는 CMP(Chemical Mechanical Polishing) 공정을 적용하여 제2몰드층(30)의 표면이 드러날때까지 제거한다.

인접한 실린더형 전하저장전극(36)들은 제2몰드층(30)에 의해 서로 절연 및 분리된다. 제2홀의 형태가 상부선폭보다 하부선폭이 작아지는 기울기는 가지므로, 실린더형 전하저장전극(36)또한 그 형태가 전사된다. 따라서, 실린더형전하저장전극(36)은 상부선폭보다 하부선폭이 작아지는 형태가 될 수 있다. 실린더형전하저장전극(36)의 하부는 필라형전하저장전극(29A)의 표면에 제공된 홈(C)에 안착되는 형태가 되어 필라형 전하저장전극(29A)과 실린더형 전하저장전극(36)이 견고하게 접촉된다.

전술한 바와 같이 실린더형 전하저장전극(36)까지 형성된 결과를 살펴보면, 필라형 전하저장전극(29A)과 실린더형 전하저장전극(36)이 적층된 필린더 구조의 전하저장전극이 완성된다.

도 9h에 도시된 바와 같이, 제2몰드층과 제1몰드층을 모두 제거한다. 이를 위해 습식딥아웃공정을 진행한다. 제1 및 제2몰드층(25, 30)이 산화막이므로, 습식딥아웃 공정은 불산 또는 BOE(Buffered Oxide Etchant) 용액 등의 습식케미컬(Wet chemical)을 이용할 수 있다.

위와 같은 습식딥아웃 공정시에 필린더 구조의 전하저장전극의 형태가 필라형 전하저장전극(29A)의 표면에 마련된 홈에 실린더형 전하저장전극(36)의 하부가 안착된 구조이므로, 습식딥아웃 공정시에 쓰러지지 않는다. 그리고, 습식케미컬은 식각정지막(24)에 의해 전하저장전극의 하부구조로 침투하지 못한다.

한편, 도 4a 및 도 4b에 도시된 제3실시예의 반도체장치는, 도 9a 내지 도 9d를 반복하여 필라형 전하저장전극을 2층 구조로 형성할 수 있다. 즉, 제1몰드층 형성단계, 제1홀 형성 단계 및 필라형 전하저장전극 형성 단계를 2회 진행하여 형성할 수 있다. 이와 같이 2회 진행하므로써 필라형 전하저장전극이 2층 적층된 구조를 형성할 수 있다. 이때, 제1몰드층은 1회 증착시 두께와 2회 증착시 두께를 합한 총 두께가 도 9a에 도시된 제1몰드층의 두께와 동일하게 한다. 필라형 전하저장전극 형성 이후의 공정은 도 9e 내지 도 9h와 동일할 수 있다.

도 10a 내지 도 10f는 도 5a 및 도 5b에 도시된 제3실시예에 따른 반도체장치를 제조하는 제조방법의 일실시예이다. 이하, 필라형 전하저장전극 형성공정까지는 도 9a 내지 도 9d를 참조하기로 한다.

도 10a에 도시된 바와 같이, 필라형 전하저장전극(29A)이 매립된 제1몰드층(25) 상에 제2몰드층(30)을 형성한다. 제2몰드층(30)은 절연막을 포함하며, 바람직하게는 산화막을 포함할 수 있다. 예를 들어, 제2몰드층(30)은 BPSG, SOD, PSG, LPTEOS 또는 PETEOS와 같은 산화막을 사용할 수 있으며, 제2몰드층(30)의 두께는 2000∼20000Å으로 한다. 여기서, 제2몰드층(30)은 제1몰드층(25)과 동일한 두께를 갖거나, 더 두껍거나 또는 더 얇은 두께일 수 있다.

이어서, 제2몰드층(30) 상에 지지대층(Supporter layer, 31)을 형성한다. 여기서, 지지대층(31)은 후속 습식딥아웃 공정시 전하저장전극이 쓰러지는 것을 방지하기 위한 물질로서, 질화막으로 형성한다. 지지대층(31)은 200∼1000Å 두께로 하 며, 질화막 외에 언도우프드 폴리실리콘막을 사용할 수도 있다.

이어서, 지지대층(31) 상에 제1희생막(32)을 형성한다. 여기서, 제1희생막(32)은 TEOS, BPSG, PSG, USG(Undoped Silicate Glass), SOD, HDP(High Density Plasma oxide)와 같은 산화막을 포함할 수 있으며, 그 두께는 500∼2000Å으로 한다.

이어서, 제1희생막(32) 상에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 제2포토레지스트패턴(34)을 형성한다. 여기서, 제2포토레지스트패턴(34)은 제2전하저장전극이 형성될 오픈영역(Opening)이 정의되어 있다. 제2포토레지스트패턴(34)을 형성하기 전에 비정질카본 또는 폴리실리콘막 등의 제2하드마스크막(33)을 미리 형성할 수 있고, 제2하드마스크막(33) 위에 반사방지막(Anti Reflective Coating, 도시생략)을 형성할 수도 있다.

도 10b에 도시된 바와 같이, 제2포토레지스트패턴을 제거한 후에 제2하드마스크막(33)을 식각장벽으로 하여 제1희생막(32), 지지대층(31) 및 제2몰드층(30)을 식각한다. 이에 따라 복수의 제2홀(35)이 개방되고, 제2홀(35)에 의해 필라형 전하저장전극(29A)의 표면이 노출된다.

상술한 제2홀(35)은 실린더형 전하저장전극이 형성될 홀(Hole) 형태로서, 스토리지노드홀(Storage node Hole)이라고도 한다. 제2몰드층(30)을 건식식각하는 경우 제2홀(35)의 측벽은 89∼89.9°의 기울기를 가질 수 있다. 따라서, 제2홀(35)은 상부선폭보다 하부선폭이 작아지는 형태가 된다. 그리고, 제2홀(35)을 형성하기 위한 건식식각시 과도식각을 수반하도록 하여 필라형 전하저장전극(29A)의 표면에 홈(C)을 형성한다.

도 10c에 도시된 바와 같이, 제2하드마스크막(33)을 제거한 후에 제2홀역(35)을 매립할 때까지 전면에 전하저장전극으로 사용될 제2도전막을 증착한다. 이후, 2차 전하저장전극 분리 공정을 진행하여 제2홀을 매립하는 실린더형 전하저장전극(36)을 형성한다. 실린더형 전하저장전극(36)이 되는 제2도전막은 금속질화막, 금속막 또는 금속질화막과 금속막이 조합된 물질 중 어느 하나를 포함한다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 제2도전막은 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방법으로 증착하되, 200∼900Å 두께로 증착한다.

2차 전하저장전극 분리 공정은 건식에치백(Dry etchback) 또는 CMP(Chemical Mechanical Polishing) 공정을 적용하여 제1희생막(32)까지 제거한다. 제1희생막(32)은 지지대층(31)을 보호하는 역할을 한다.

인접한 실린더형 전하저장전극(36)들은 제2몰드층(30)에 의해 서로 절연 및 분리된다. 제2홀의 형태가 상부선폭보다 하부선폭이 작아지는 기울기는 가지므로, 실린더형 전하저장전극(36)또한 그 형태가 전사된다. 따라서, 실린더형 전하저장전극(36)은 상부선폭보다 하부선폭이 작아지는 형태가 될 수 있다. 실린더형 전하저장전극(36)의 하부는 필라형전하저장전극(29A)의 표면에 제공된 홈(C)에 안착되는 형태가 되어 필라형 전하저장전극(29A)과 실린더형 전하저장전극(36)이 견고하게 접촉된다.

전술한 바와 같이 실린더형 전하저장전극(36)까지 형성된 결과를 살펴보면, 필라형 전하저장전극(29A)과 실린더형 전하저장전극(36)이 적층된 필린더 구조의 전하저장전극이 완성된다. 그리고, 실린더형 전하저장전극(36)의 상부 외벽은 지지대층(31)에 의해 고정된다.

도 10d에 도시된 바와 같이, 산화막 등을 이용하여 제2희생막(37)을 전면에 형성한 후에 제3포토레지스트패턴(38)을 형성한다. 여기서, 제2희생막(37)은 TEOS, BPSG, PSG, USG(Undoped Silicate Glass), SOD, HDP(High Density Plasma oxide)와 같은 산화막을 포함할 수 있다.

제3포토레지스트패턴(38)을 식각장벽으로 제2희생막(37)을 식각하고 연속해서 지지대층(31)의 일부를 식각한다. 지지대층(31)의 일부 식각시 실린더형 전하저장전극(36)의 일부표면이 노출될 수 있다.

위와 같이 지지대층(31)의 일부를 식각하므로써 후속 습식딥아웃 공정시 습식식각용액이 흘러들어갈 수 있는 개구부(31A)가 형성된다. 지지대층(31)에 형성된 개구부(31A)는 도 8b에 도시된 형태를 가질 수 있다. 개구부(31A)는 규칙적이고 반복적으로 나열된다. 개구부(31A)는 습식딥아웃 공정 진행시에 습식케미컬(wet chemical) 용액이 내부로 잘 침투하도록 하기 위한 구조이면서, 더불어, 후속 유전막 증착공정 진행시 박막 증착용 소스가스(source gas)와 반응가스(reaction gas)의 확산경로를 제공하기 위한 구조이다. 이처럼, 개구부(31A)는 유전막의 피복도(stepcoverage)를 확보하는데 매우 중요한 기능을 제공한다.

지지대층(31)의 일부를 식각할 때 최소한 개구부(31A)만 확보하도록 식각하여 지지대층(31)의 지지 성능을 유지하도록 한다. 개구부(31A)가 필요 이상으로 많아지거나 넓어지면 지지대층(31)의 지지성능이 약화된다.

도 10e에 도시된 바와 같이, 몰드층을 모두 제거한다. 이를 위해 습식딥아웃공정을 진행한다. 제1 및 제2몰드층(25, 30)이 산화막이므로, 습식딥아웃 공정은 불산 또는 BOE(Buffered Oxide Etchant) 용액 등의 습식케미컬(Wet chemical)을 이용할 수 있다. 습식케미컬은 지지대층(31)에 형성되어 있는 개구부(31A)를 통해 흘러들어가 몰드층을 식각하게 된다. 몰드층 식각시에 산화막 재질인 제2희생막도 동시에 제거된다.

위와 같은 습식딥아웃 공정시에 지지대층(31)은 식각되지 않고 잔류하여 필린더 구조의 전하저장전극이 쓰러지지 않도록 견고하게 고정시킨다. 또한, 전하저장전극의 형태가 필라형 전하전극(29A)과 실린더형 전하저장전극(36)이 적층된 구조이므로 습식딥아웃 공정시에 쓰러지지 않는다. 그리고, 습식케미컬은 식각정지막(24)에 의해 필라형 전하저장전극의 하부구조로 침투하지 못한다.

도 10f에 도시된 바와 같이, 유전막(39)과 플레이트전극(40)을 형성한다. 지지대층(31)에 의해 제공된 개구부를 통해 소스가스와 반응가스를 충분히 공급할 수 있기 때문에 유전막(39)과 플레이트전극(40)을 용이하게 형성할 수 있다.

한편, 도 7a 및 도 7b에 도시된 제6실시예의 반도체장치는, 도 9a 내지 도 9d를 반복하여 필라형 전하저장전극을 2층 구조로 형성할 수 있다. 즉, 제1몰드층 형성단계, 제1홀 형성 단계 및 필라형 전하저장전극 형성 단계를 2회 진행하여 형 성할 수 있다. 이와 같이 2회 진행하므로써 필라형 전하저장전극이 2층 적층된 구조를 형성할 수 있다. 다음으로, 지지대층을 포함하는 제조 방법은 도 10a 내지 도 10f에 도시된 방법을 따른다.

도 11a 내지 도 11h는 도 3a 및 도 3b에 도시된 제2실시예에 따른 반도체장치를 제조하는 제조방법의 일실시예이다.

도 11a에 도시된 바와 같이, 기판(41) 상부에 층간절연막(42)을 형성한 후, 층간절연막(42)을 관통하는 스토리지노드콘택홀을 형성한다. 스토리지노드콘택홀에 매립되는 스토리지노드콘택플러그(43)를 형성한다. 여기서, 도시되지 않았지만, 층간절연막(42) 형성 전에는 통상적으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행되어 있다. 층간절연막(42)은 산화막으로 형성한다. 스토리지노드콘택플러그(43)는 폴리실리콘막 또는 금속성도전막을 증착 및 에치백(Etch back)하여 형성한다. 도시하지 않았지만, 스토리지노드콘택플러그(43) 상부에는 배리어메탈(Barrier metal)을 형성할 수 있으며, 배리어메탈로는 Ti 또는 Ti/TiN을 사용한다.

다음으로, 스토리지노드콘택플러그(43)가 매립된 층간절연막(42) 상에 식각정지막(44)을 형성한다. 여기서, 식각정지막(44)은 후속 몰드층 식각시 식각정지막으로 사용하기 위한 것으로서, 일예로 실리콘질화막(Si₃N₄)으로 형성한다.

이어서, 식각정지막(44) 상부에 제1몰드층(Mold layer, 45)과 제2몰드층(46)을 형성한다. 제1몰드층(45)과 제2몰드층(46)을 합한 총 두께는 2000∼20000Å이 될 수 있다.

제1 및 제2몰드층(45, 46)은 절연막으로 형성하며, 제1몰드층(45)은 제2몰드층(46)보다 두께가 얇거나 동일하거나 더 두꺼울 수 있다. 제1몰드층(45)과 제2몰드층(46)은 동일한 습식식각용액에 대해 습식식각률이 서로 다른 물질일 수 있다. 예컨대, 습식식각률이 큰 물질로 제1몰드층(45)을 형성하고, 제2몰드층(46)은 제1몰드층(45)보다 습식식각률이 작은 물질로 형성한다. 습식식각률이 큰 물질은 BPSG, SOD 또는 PSG를 포함하고, 습식식각률이 작은 물질은 LPTEOS 또는 PETEOS를 포함한다. 따라서, 제1몰드층(45)은 BPSG, SOD 또는 PSG를 포함하고, 제2몰드층(46)은 LPTEOS 또는 PETEOS를 포함한다. 습식식각률의 크고 작음은 산화막식각용액에 의한 것으로서, 예를 들어, 산화막식각용액은 불산(HF) 또는 BOE(Buffered Oxide Etchant) 용액을 포함한다.

제2몰드층(46)까지 형성한 후에는 평탄화 공정이 수행될 수 있고, 이에 따라 후속 포토공정이 용이하게 진행된다.

이어서, 제2몰드층(46) 상에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 제1포토레지스트패턴(48)을 형성한다. 여기서, 제1포토레지스트패턴(48)은 전하저장전극이 형성될 오픈영역(Opening)이 정의되어 있는 스토리지노드마스크(Storagenode mask)이다. 제1포토레지스트패턴(48)을 형성하기 전에 비정질카본 또는 폴리실리콘막 등의 제1하드마스크막(47)을 미리 형성할 수 있고, 제1하드마스크막(47) 위에 반사방지막(Anti Reflective Coating, 도시생략)을 형성할 수도 있다.

이어서, 제1포토레지스트패턴(48)을 식각장벽으로 하여 제1하드마스크막(47)을 식각한다.

도 11b에 도시된 바와 같이, 제1포토레지스트패턴을 제거한 후에 제1하드마스크막(47)을 식각장벽으로 하여 제2몰드층(46)과 제1몰드층(45)을 식각한다. 이에 따라 복수의 제1홀(49)이 개방된다. 이후, 제1홀(49) 아래의 식각정지막(44)을 식각하여 스토리지노드콘택플러그(43) 표면을 노출시킨다.

상술한 제1홀(49)은 전하저장전극이 매립될 홀(Hole) 형태로서, 스토리지노드홀(Storage node Hole)이라고도 한다. 제1몰드층(45)과 제2몰드층(46)을 건식식각하는 경우 제1홀(49)의 측벽은 89∼89.9°의 기울기를 가질 수 있다. 따라서, 제1홀(49)은 상부선폭보다 하부선폭이 작은 형태가 된다.

도 11c에 도시된 바와 같이, 제1하드마스크막(47)을 제거한 후에 습식식각을 진행한다. 이에 따라, 제1홀(49)이 넓어진다. 습식식각은 제1 및 제2몰드층(45, 46)이 산화막 물질이므로 산화막식각용액을 이용하여 진행한다. 따라서 제1몰드층(45)과 제2몰드층(46)이 식각되며, 습식식각률이 큰 제1몰드층(45)이 상대적으로 습식식각률이 작은 제2몰드층(46)보다 빨리 식각된다. 넓어진 제1홀은 도면부호 '49A'이 된다.

도 11d에 도시된 바와 같이, 제1홀(49A)을 매립할 때까지 제2몰드층(46) 상에 전하저장전극으로 사용될 제1도전막을 증착한 후 1차 전하저장전극 분리 공정을 진행한다. 여기서, 제1도전막은 금속질화막, 금속막 또는 금속질화막과 금속막이 조합된 물질 중 어느 하나를 포함한다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 바람직하게, 제1도전막은 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방법으로 증착하되, 200∼900Å 두께로 증착하여 빈공간없이 제1홀을 매립한다.

상술한 바와 같이, 제1도전막을 증착한 후의 1차 전하저장전극 분리공정은 건식에치백(Dry etchback) 또는 CMP(Chemical Mechanical Polishing) 공정을 적용한다. 1차 전하저장전극 분리 공정은 제2몰드층(46)의 표면이 드러날때까지 진행하여 필라형 전하저장전극(50)을 형성한다. 즉, CMP 또는 건식에치백을 통해 제2몰드층(46) 표면의 제1도전막을 제거하여 제1홀의 내부를 매립하는 필라형 전하저장전극(50)을 형성한다.

이와 같이 필라형 전하저장전극(50)이 넓어진 제1홀의 형태에 의해 하부영역이 더 넓은 계단형 구조를 가져 지지력이 향상된다. 그리고, 인접한 필라형 전하저장전극(50)들은 제1 및 제2몰드층(45, 46)에 의해 서로 절연된다. 필라형 전하저장전극(50)은 상부선폭이 하부선폭보다 큰 기울기를 가질 수 있다.

도 11e에 도시된 바와 같이, 필라형 전하저장전극(50)이 매립된 제2몰드층(46) 상에 제3몰드층(51)을 형성한다. 제3몰드층(51)은 절연막을 포함하며, 바람직하게는 산화막을 포함할 수 있다. 예를 들어, 제3몰드층(51)은 BPSG, SOD, PSG, LPTEOS 또는 PETEOS와 같은 산화막을 사용할 수 있으며, 제3몰드층(51)의 두께는 2000∼20000Å으로 한다. 여기서, 제3몰드층(51)은 제2몰드층(46)과 동일한 두께를 갖거나, 더 두껍거나 또는 더 얇은 두께일 수 있다.

이어서, 제3몰드층(51) 상에 포토레지스트를 도포하고 노광 및 현상으로 패 터닝하여 제2포토레지스트패턴(54)을 형성한다. 여기서, 제2포토레지스트패턴(54)은 실린더형 전하저장전극이 형성될 제2홀이 정의되어 있다. 제2포토레지스트패턴(54)을 형성하기 전에 비정질카본 또는 폴리실리콘막 등의 제2하드마스크막(53)을 미리 형성할 수 있고, 제2하드마스크막(53) 위에 반사방지막(Anti Reflective Coating, 도시생략)을 형성할 수도 있다.

이어서, 제2포토레지스트패턴(54)을 식각장벽으로 하여 제2하드마스크막(53)을 식각한다.

도 11f에 도시된 바와 같이, 제2포토레지스트패턴을 제거한 후에 제2하드마스크막(53)을 식각장벽으로 하여 제3몰드층(51)을 식각한다. 이에 따라 복수의 제2홀(56)이 개방되고, 제2홀(56)에 의해 필라형 전하저장전극(50)의 표면이 노출된다. 제2홀(56)은 상부선폭이 하부선폭보다 큰 기울기를 가질 수 있고, 제2홀(56)의 하부선폭은 제1홀(49A)의 상부선폭보다 더 작다.

상술한 제2홀(56)은 실린더형 전하저장전극이 형성될 홀(Hole) 형태로서, 스토리지노드홀(Storage node Hole)이라고도 한다. 제3몰드층(51)을 건식식각하는 경우 제2홀(56)의 측벽은 89∼89.9°의 기울기를 가질 수 있다. 따라서, 제2홀(56)은 상부선폭이 하부선폭보다 큰 기울기를 갖는다. 한편, 제2홀(56) 형성을 위한 식각시 필라형 전하저장전극(50)의 표면이 일부 식각되어 홈(C)이 형성될 수 있다.

도 11g에 도시된 바와 같이, 제2하드마스크막(53)을 제거한 후에 제2홀(55)을 포함한 전면에 전하저장전극으로 사용될 제2도전막을 증착한다. 이후, 2차 전하저장전극분리 공정을 진행하여 제2홀 내부에 실린더형 전하저장전극(57)을 형성한 다. 실린더형 전하저장전극(57)이 되는 제2도전막은 금속질화막, 금속막 또는 금속질화막과 금속막이 조합된 물질 중 어느 하나를 포함한다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 제2도전막은 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방법으로 증착하되, 200∼900Å 두께로 증착한다. 2차 전하저장전극 분리 공정은 건식에치백(Dry etchback) 또는 CMP(Chemical Mechanical Polishing) 공정을 적용할 수 있다.

실린더형 전하저장전극(57)들은 제3몰드층(51)에 의해 서로 절연된다. 제2홀의 형태가 상부선폭보다 하부선폭이 작아지는 기울기는 가지므로, 실린더형 전하저장전극(57)또한 그 형태가 전사된다. 따라서, 실린더형 전하저장전극(57)은 상부선폭보다 하부선폭이 작아지는 형태가 될 수 있다. 실린더형 전하저장전극(57)의 하부는 필라형 전하저장전극(50)의 표면에 제공된 홈에 안착되는 형태가 되어 필라형 전하저장전극(50)과 실린더형 전하저장전극(57)이 견고하게 접촉된다.

전술한 바와 같이 실린더형 전하저장전극(57)까지 형성된 결과를 살펴보면, 필라형 전하저장전극(50)과 실린더형 전하저장전극(57)이 적층된 필린더 구조의 전하저장전극이 완성된다.

도 11h에 도시된 바와 같이, 몰드층을 모두 제거한다. 이를 위해 습식딥아웃공정을 진행한다. 제1 내지 제3몰드층이 산화막이므로, 습식딥아웃 공정은 불산 또는 BOE 용액을 이용할 수 있다.

위와 같은 습식딥아웃 공정시에 전하저장전극의 형태가 필린더 구조를 가지 므로 쓰러지지 않는다. 그리고, 습식케미컬은 식각정지막(44)에 의해 전하저장전극의 하부구조로 침투하지 못한다.

도 12a 내지 도 12f는 도 6a 및 도 6b에 도시된 제5실시예에 따른 반도체장치를 제조하는 제조방법의 일실시예이다. 이하, 필라형 전하저장전극 형성공정까지는 도 11a 내지 도 11d를 참조하기로 한다.

도 12a에 도시된 바와 같이, 필라형 전하저장전극(50)이 매립된 제2몰드층(46) 상에 제3몰드층(51)을 형성한다. 제3몰드층(51)은 절연막을 포함하며, 바람직하게는 산화막을 포함할 수 있다. 예를 들어, 제3몰드층(51)은 BPSG, SOD, PSG, LPTEOS 또는 PETEOS와 같은 산화막을 사용할 수 있으며, 제3몰드층(51)의 두께는 2000∼20000Å으로 한다. 여기서, 제3몰드층(51)은 제2몰드층(46)과 동일한 두께를 갖거나, 더 두껍거나 또는 더 얇은 두께일 수 있다.

이어서, 제3몰드층(51) 상에 지지대층(Supporter layer, 52)를 형성한다. 여기서, 지지대층(52)은 후속 습식딥아웃 공정시 전하저장전극이 쓰러지는 것을 방지하기 위한 물질로서, 질화막으로 형성한다. 지지대층(52)은 200∼1000Å 두께로 하며, 질화막외에 언도우프드 폴리실리콘막을 사용할 수도 있다.

이어서, 지지대층(52) 상에 제1희생막(53)을 형성한다. 여기서, 제1희생막(53)은 TEOS, BPSG, PSG, USG, SOD, HDP와 같은 산화막을 포함할 수 있으며, 그 두께는 500∼2000Å으로 한다.

이어서, 제1희생막(53) 상에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 제2포토레지스트패턴(55)을 형성한다. 여기서, 제2포토레지스트패턴(55) 은 실린더형 전하저장전극이 형성될 제2홀이 정의되어 있다. 제2포토레지스트패턴(55)을 형성하기 전에 비정질카본 또는 폴리실리콘막 등의 제2하드마스크막(54)을 미리 형성할 수 있고, 제2하드마스크막(54) 위에 반사방지막(Anti Reflective Coating, 도시생략)을 형성할 수도 있다.

이어서, 제2포토레지스트패턴(55)을 식각장벽으로 하여 제2하드마스크막(54)을 식각한다.

도 12b에 도시된 바와 같이, 제2포토레지스트패턴을 제거한 후에 제2하드마스크막(54)을 식각장벽으로 하여 제1희생막(53), 지지대층(52) 및 제3몰드층(51)을 식각한다. 이에 따라 복수의 제2홀(56)이 개방되고, 제2홀(56)에 의해 필라형 전하저장전극(50)의 표면이 노출된다. 제2홀(56)은 상부선폭이 하부선폭보다 큰 기울기를 가질 수 있고, 제2홀의 하부선폭은 제1홀(49A)의 상부선폭보다 더 작다.

상술한 제2홀(56)은 실린더형 전하저장전극이 형성될 홀(Hole) 형태로서, 스토리지노드홀(Storage node Hole)이라고도 한다. 제3몰드층(51)을 건식식각하는 경우 제2홀(56)의 측벽은 89∼89.9°의 기울기를 가질 수 있다. 따라서, 제2홀(56)은 상부선폭이 하부선폭보다 큰 기울기를 갖는다. 한편, 제2홀(56) 형성을 위한 식각시 필라형 전하저장전극의 표면이 일부 식각되어 홈(C)이 형성될 수 있다.

도 12c에 도시된 바와 같이, 제2하드마스크막(54)을 제거한 후에 제2홀(56)을 포함한 전면에 전하저장전극으로 사용될 제2도전막을 증착한다. 이후, 2차 전하저장전극분리 공정을 진행하여 제2홀 내부에 필라형 전하저장전극(57)을 형성한다. 필라형 전하저장전극(57)이 되는 제2도전막은 금속질화막, 금속막 또는 금속질화막 과 금속막이 조합된 물질 중 어느 하나를 포함한다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 제2도전막은 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방법으로 증착하되, 200∼900Å 두께로 증착하여 빈공간없이 제2홀을 매립한다. 2차 전하저장전극 분리 공정은 건식에치백(Dry etchback) 또는 CMP(Chemical Mechanical Polishing) 공정을 적용하여 제1희생막(53)까지 제거한다. 제1희생막(53)은 지지대층(52)을 보호하는 역할을 한다.

인접한 실린더형 전하저장전극(57)들은 제3몰드층(51)에 의해 서로 절연된다. 제2홀의 형태가 상부선폭보다 하부선폭이 작아지는 기울기는 가지므로, 실린더형 전하저장전극(57)또한 그 형태가 전사된다. 따라서, 실린더형 전하저장전극(57)은 상부선폭보다 하부선폭이 작아지는 형태가 될 수 있다. 실린더형 전하저장전극(57)의 하부는 필라형 전하저장전극(50)의 표면에 제공된 홈에 안착되는 형태가 되어 필라형 전하저장전극(50)과 실린더형 전하저장전극(57)이 견고하게 접촉된다.

전술한 바와 같이 실린더형 전하저장전극(57)까지 형성된 결과를 살펴보면, 필라형 전하저장전극(50)과 실린더형 전하저장전극(57)가 적층된 필린더 구조의 전하저장전극이 완성된다. 그리고, 실린더형 전하저장전극(57)의 상부 외벽은 지지대층(52)에 의해 견고하게 고정되어 있다.

도 12d에 도시된 바와 같이, 제2희생막(58)을 전면에 형성한 후에 제3포토레지스트패턴(59)을 형성한다. 여기서, 제2희생막(58)은 TEOS, BPSG, PSG, USG, SOD, HDP와 같은 산화막을 포함할 수 있다.

제3포토레지스트패턴(59)을 식각장벽으로 제2희생막(58)을 식각하고 연속해서 지지대층(52)의 일부를 식각한다. 지지대층(52)의 일부 식각시 실린더형 전하저장전극(57)의 일부표면이 노출될 수 있다.

위와 같이 지지대층(52)의 일부를 식각하므로써 후속 습식딥아웃 공정시 습식식각용액이 흘러들어갈 수 있는 개구부(52A)가 형성된다. 개구부(52A)의 형태는 도 8b를 참조하기로 한다.

개구부(52A)는 습식딥아웃 공정 진행시에 습식케미컬(wet chemical) 용액이 내부로 잘 침투하도록 하기 위한 구조이면서, 더불어, 후속 유전막 증착공정 진행시 박막 증착용 소스가스(source gas)와 반응가스(reaction gas)의 확산경로를 제공하기 위한 구조이다. 이처럼, 개구부(52A)는 유전막의 피복도(stepcoverage)를 확보하는데 매우 중요한 기능을 제공한다.

지지대층(52)의 일부를 식각할 때 최소한의 개구부(52A)만 확보하도록 식각하여 지지대층(52)의 지지 성능을 유지하도록 한다. 개구부(52A)가 필요 이상으로 많아지거나 넓어지면 지지대층(52)의 지지성능이 약화된다.

도 12e에 도시된 바와 같이, 몰드층을 모두 제거한다. 이를 위해 습식딥아웃공정을 진행한다. 제1 내지 제3몰드층이 산화막이므로, 습식딥아웃 공정은 불산 또는 BOE 용액을 이용할 수 있다. 제2희생막도 산화막질이므로, 습식딥아웃 공정시 동시에 제거된다.

위와 같은 습식딥아웃 공정시에 지지대층(52)은 식각되지 않고 잔류하여 다층의 전하저장전극이 쓰러지지 않도록 견고하게 고정시킨다. 또한, 전하저장전극의 형태가 필린더 구조이므로 습식딥아웃 공정시에 쓰러지지 않는다. 그리고, 습식케미컬은 식각정지막(44)에 의해 전하저장전극의 하부구조로 침투하지 못한다.

도 12f에 도시된 바와 같이, 유전막(60)과 플레이트전극(61)을 형성한다. 지지대층(52)에 의해 제공된 개구부를 통해 소스가스와 반응가스를 충분히 공급할 수 있기 때문에 유전막(60)과 플레이트전극(61)을 용이하게 형성할 수 있다.

상술한 실시예들에서 필라형 전하저장전극이 1층 또는 2층으로 이루어져 있으나, 몰드층 증착 및 식각을 수회 반복 진행하여 적어도 3층 이상의 필라형 전하저장전극을 형성할 수도 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1a 및 도 1b는 종래기술에 따른 필라형 전하저장전극을 구비한 반도체장치의 단면도 및 사시도.

도 1c는 종래기술에 따른 전하저장전극의 리닝 현상을 나타낸 사진.

도 2a 및 도 2b는 본 발명의 제1실시예에 따른 반도체장치를 도시한 단면도 및 사시도.

도 3a 및 도 3b는 본 발명의 제2실시예에 따른 반도체장치를 도시한 단면도 및 사시도.

도 4a 및 도 4b는 본 발명의 제3실시예에 따른 반도체장치를 도시한 단면도 및 사시도.

도 5a 및 도 5b는 본 발명의 제4실시예에 따른 반도체장치를 도시한 단면도 및 사시도.

도 6a 및 도 6b는 본 발명의 제5실시예에 따른 반도체장치를 도시한 단면도 및 사시도.

도 7a 및 도 7b는 본 발명의 제6실시예에 따른 반도체장치를 도시한 단면도 및 사시도.

도 8a는 본 발명의 실시예들에 지지대층의 평면도.

도 8b는 본 발명의 실시예들에 적용된 지지대층을 촬영한 사진.

도 9a 내지 도 9h는 도 2a 및 도 2b에 도시된 제1실시예에 따른 반도체장치를 제조하는 제조방법의 일실시예.

도 10a 내지 도 10f는 도 5a 및 도 5b에 도시된 제4실시예에 따른 반도체장치를 제조하는 제조 방법의 일실시예.

도 11a 내지 도 11h는 도 3a 및 도 3b에 도시된 제2실시예에 따른 반도체장치를 제조하는 제조방법의 일실시예.

도 12a 내지 도 12f는 도 6a 및 도 6b에 도시된 제5실시예에 따른 반도체장치를 제조하는 제조방법의 일실시예.

* 도면의 주요 부분에 대한 부호의 설명

131 : 기판 132 : 층간절연막

133 : 스토리지노드콘택플러그 134 : 식각정지막

135A : 필라형 전하저장전극 135B : 실린더형 전하저장전극

135 : 필린더형 전하저장전극 136 : 지지대층

Claims

제1전하저장전극모듈 내에 매립되는 필라형 전하저장전극을 형성하는 단계;

상기 필라형 전하저장전극 상에 상기 제2전하저장전극모듈을 형성하는 단계;

상기 제2전하저장전극모듈 내부에 실린더형 전하저장전극을 형성하는 단계; 및

상기 제2전하저장전극모듈과 제1전하저장전극모듈을 제거하는 단계

를 포함하는 반도체장치 제조 방법.
제1항에 있어서,

상기 필라형 전하저장전극을 형성하는 단계는,

상기 몰드층을 형성하는 단계;

상기 몰드층을 식각하여 제1홀을 갖는 상기 제1전하저장전극모듈을 형성하는 단계;

상기 제1홀을 매립하도록 전면에 도전막을 형성하는 단계; 및

상기 도전막을 선택적으로 제거하여 상기 제1홀 내에 매립되는 상기 필라형 전하저장전극을 형성하는 단계

를 포함하는 반도체장치 제조 방법.
제1항에 있어서,

상기 필라형 전하저장전극을 형성하는 단계는,

제1절연막과 상기 제1절연막보다 습식식각률이 작은 제2절연막을 적층하는 단계;

상기 제2절연막과 제1절연막을 건식식각하여 제1홀을 갖는 상기 제1전하저장전극모듈을 형성하는 단계;

습식식각을 통해 상기 제1홀의 선폭을 넓히는 단계;

상기 넓어진 제1홀을 매립하도록 전면에 도전막을 형성하는 단계; 및

상기 도전막을 선택적으로 제거하여 상기 넓어진 제1홀 내에 매립되는 상기 필라형 전하저장전극을 형성하는 단계

를 포함하는 반도체장치 제조 방법.
제3항에 있어서,

상기 제1절연막은 BPSG, PSG 또는 SOD 중 어느 하나를 포함하고, 상기 제2절연막은 PETEOS 또는 LPTEOS를 포함하는 반도체장치 제조 방법.
제1항에 있어서,

상기 필라형 전하저장전극을 형성하는 단계는,

절연막을 형성하는 제1단계;

상기 절연막을 식각하여 제1홀을 갖는 상기 제1전하저장전극모듈을 형성하는 제2단계; 및

상기 제1홀 내에 매립되는 상기 필라형 전하저장전극을 형성하는 제3단계를 포함하고,

상기 제1단계 내지 제3단계를 적어도 2회 이상 진행하여 상기 필라형 전하저장전극을 다층 구조로 형성하는 반도체장치 제조 방법.
제1항에 있어서,

상기 실린더형 전하저장전극을 형성하는 단계는,

상기 필라형 전하저장전극이 형성된 제1전하저장전극모듈 상에 몰드층을 형성하는 단계;

상기 몰드층을 식각하여 상기 필라형 전하저장전극의 표면을 개방시키는 제2홀을 갖는 상기 제2전하저장전극모듈을 형성하는 단계;

상기 제2홀이 형성된 구조의 표면을 따라 도전막을 형성하는 단계; 및

상기 도전막을 선택적으로 식각하여 상기 실린더형 전하저장전극을 형성하는 단계

를 포함하는 반도체장치 제조 방법.
제6항에 있어서,

상기 제2홀 형성시 상기 필라형 전하저장전극의 표면에 홈을 형성하는 반도체장치 제조 방법.
제6항에 있어서,

상기 제2홀의 하부선폭은 상기 필라형 전하저장전극의 상부 선폭보다 작게 형성하는 반도체장치 제조 방법.
제1항에 있어서,

상기 필라형 전하저장전극과 실린더형 전하저장전극은 금속 질화막 또는 금속막을 포함하는 반도체장치 제조 방법.
제1항에 있어서,

상기 필라형 전하저장전극은 원형 필라 형태 또는 타원형 필라 형태로 형성하는 반도체장치 제조 방법.
제1전하저장전극모듈 내에 매립되는 필라형 전하저장전극을 형성하는 단계;

상기 필라형 전하저장전극 상에 제2전하저장전극모듈과 지지대층의 적층구조에 의해 측벽이 고정되는 실린더형 전하저장전극을 형성하는 단계;

상기 지지대층의 일부를 식각하여 개구부를 형성하는 단계; 및

상기 개구부를 통해 식각액을 공급하여 상기 제1 및 제2전하저장전극모듈을 제거하는 단계

를 포함하는 반도체장치 제조 방법.
제11항에 있어서,

상기 필라형 전하저장전극을 형성하는 단계는,

상기 몰드층을 형성하는 단계;

상기 몰드층을 식각하여 제1홀을 갖는 상기 제1전하저장전극모듈을 형성하는 단계;

상기 제1홀을 매립하도록 전면에 도전막을 형성하는 단계; 및

상기 도전막을 선택적으로 제거하여 상기 제1홀 내에 매립되는 상기 필라형 전하저장전극을 형성하는 단계

를 포함하는 반도체장치 제조 방법.
제11항에 있어서,

상기 필라형 전하저장전극을 형성하는 단계는,

제1절연막과 상기 제1절연막보다 습식식각률이 작은 제2절연막을 적층하는 단계;

상기 제2절연막과 제1절연막을 건식식각하여 제1홀을 갖는 상기 제1전하저장전극모듈을 형성하는 단계;

습식식각을 통해 상기 제1홀의 선폭을 넓히는 단계;

상기 넓어진 제1홀을 매립하도록 전면에 도전막을 형성하는 단계; 및

상기 도전막을 선택적으로 제거하여 상기 넓어진 제1홀 내에 매립되는 상기 필라형 전하저장전극을 형성하는 단계

를 포함하는 반도체장치 제조 방법.
제13항에 있어서,

상기 제1절연막은 BPSG, PSG 또는 SOD 중 어느 하나를 포함하고, 상기 제2절연막은 PETEOS 또는 LPTEOS를 포함하는 반도체장치 제조 방법.
제11항에 있어서,

상기 개구부를 형성하는 단계는,

상기 실린더형 전하저장전극이 형성된 구조의 전면에 희생막을 형성하는 단계;

상기 희생막 상에 상기 개구부가 정의된 포토레지스트패턴을 형성하는 단계; 및

상기 포토레지스트패턴을 식각장벽으로 하여 상기 희생막과 지지대층을 식각하는 단계

를 포함하는 반도체장치 제조 방법.
제11항에 있어서,

상기 지지대층은 질화막 또는 언도우프드폴리실리콘막을 포함하는 반도체장치 제조 방법.
제11항에 있어서,

상기 필라형 전하저장전극을 형성하는 단계는,

절연막을 형성하는 제1단계;

상기 절연막을 식각하여 제1홀을 갖는 상기 제1전하저장전극모듈을 형성하는 제2단계; 및

상기 제1홀 내에 매립되는 상기 필라형 전하저장전극을 형성하는 제3단계를 포함하고,

상기 제1단계 내지 제3단계를 적어도 2회 이상 진행하여 상기 필라형 전하저장전극을 다층 구조로 형성하는 반도체장치 제조 방법.
제11항에 있어서,

상기 실린더형 전하저장전극을 형성하는 단계는,

상기 필라형 전하저장전극이 형성된 제1전하저장전극모듈 상에 몰드층과 지지대층을 적층하는 단계;

상기 지지대층과 몰드층을 식각하여 상기 필라형 전하저장전극의 표면을 개방시키는 제2홀을 갖는 상기 제2전하저장전극모듈을 형성하는 단계;

상기 제2홀이 형성된 구조의 표면을 따라 도전막을 형성하는 단계; 및

상기 도전막을 선택적으로 식각하여 상기 실린더형 전하저장전극을 형성하는 단계

를 포함하는 반도체장치 제조 방법.
제18항에 있어서,

상기 제2홀 형성시 상기 필라형 전하저장전극의 표면에 홈을 형성하는 반도 체장치 제조 방법.
제18항에 있어서,

상기 제2홀의 하부선폭은 상기 필라형 전하저장전극의 상부 선폭보다 작게 형성하는 반도체장치 제조 방법.
제11항에 있어서,

상기 필라형 전하저장전극과 실린더형 전하저장전극은 금속 질화막 또는 금속막을 포함하는 반도체장치 제조 방법.
제11항에 있어서,

상기 필라형 전하저장전극은 원형 필라 형태 또는 타원형 필라 형태로 형성하는 반도체장치 제조 방법.
적어도 1층 이상의 다층으로 이루어진 복수의 필라형 전하저장전극;

각각의 상기 필라형 전하저장전극 상에 적층된 실린더형 전하저장전극; 및

이웃하는 상기 실린더형 전하저장전극들의 측벽을 지지하면서 상기 실린더형 전하저장전극들 사이에 부분적으로 개구부를 제공하는 일체형의 지지대층

를 포함하는 반도체장치.
제23항에 있어서,

상기 다층의 필라형 전하저장전극 중 최상층의 필라형 전하저장전극의 상부면에 홈이 구비되고, 상기 홈에 상기 실린더형 전하저장전극의 하부가 안착되는 구조인 반도체장치.
제23항에 있어서,

상기 지지대층은 절연막인 반도체장치.
제23항에 있어서,

상기 지지대층은 질화막 또는 언도우프드 폴리실리콘막을 포함하는 반도체장치.
제23항에 있어서,

상기 필라형 전하저장전극의 다층구조에서,

하부층 필라형 전하저장전극의 상부선폭이 상부층 필라형 전하저장전극의 하부선폭보다 더 큰 반도체장치.
제23항에 있어서,

상기 필라형 전하저장전극의 다층구조에서,

하부층 필라형 전하저장전극은 측벽이 계단형 구조인 반도체장치.